JPS60157649A - コンピユ−タ装置 - Google Patents
コンピユ−タ装置Info
- Publication number
- JPS60157649A JPS60157649A JP59011955A JP1195584A JPS60157649A JP S60157649 A JPS60157649 A JP S60157649A JP 59011955 A JP59011955 A JP 59011955A JP 1195584 A JP1195584 A JP 1195584A JP S60157649 A JPS60157649 A JP S60157649A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- output
- random access
- ram
- parity error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、２組の同等のランダム・アクセス・メモリ（
以後ＲＡＭと略称）を備えて、その−万にパリティ・エ
ラーが発生しても中央処理装置などの処理に依存するこ
となく、パリティ・エラー検出信号自体によシ直ちにア
クセスを切換えて。
以後ＲＡＭと略称）を備えて、その−万にパリティ・エ
ラーが発生しても中央処理装置などの処理に依存するこ
となく、パリティ・エラー検出信号自体によシ直ちにア
クセスを切換えて。
シスｆＡ（Ｄ稼ｆｍを続行できるよ５１ｃｔ、ｆＣコン
ピュータ装置に関する。
ピュータ装置に関する。
第１図は従来のコンピュータ装置のパリティ、・エラー
検出回路の一例を示す。本図にお−て、１は主ＲＡＭ系
列（パリティ・ビットを付カｏして記憶する）、２はパ
リティ・ジェネレータで、パリティ・ビットを付加し、
また、出力時パリティ・エラーの検出を行う。
検出回路の一例を示す。本図にお−て、１は主ＲＡＭ系
列（パリティ・ビットを付カｏして記憶する）、２はパ
リティ・ジェネレータで、パリティ・ビットを付加し、
また、出力時パリティ・エラーの検出を行う。
このような従来のコンピュータ装置では、パリティ・エ
ラー検出回路を用因ることによって、パリティ・エラー
の発生は検出できるが、コンピュータ装置はＲＡＭを１
系列しか備えて込ないため、パリティ・エラー発生時に
はコンピュータ・システムは稼働を自己中断しなければ
ならなりと云う欠点があった。
ラー検出回路を用因ることによって、パリティ・エラー
の発生は検出できるが、コンピュータ装置はＲＡＭを１
系列しか備えて込ないため、パリティ・エラー発生時に
はコンピュータ・システムは稼働を自己中断しなければ
ならなりと云う欠点があった。
第５図は、パリティ・エラー発生時の従来のコンピュー
タ装置の対応動作を概念的に示す図である。
タ装置の対応動作を概念的に示す図である。
本発明の目的は、上記従来のコンピュータ装置の欠点を
なく’Ｌ、ＲＡＭにパリティ・エラーが発生しても、コ
ンピュータ・システムとしてＦｉ稼働を継続できるよう
にしたコンピュータ装置を提供することにある。
なく’Ｌ、ＲＡＭにパリティ・エラーが発生しても、コ
ンピュータ・システムとしてＦｉ稼働を継続できるよう
にしたコンピュータ装置を提供することにある。
上記目的を達成するために本発明にお員ては、２系列の
同等のＲＡＭを備え、これらに常に同一内容の情報をパ
リティ・ビットを付加して記憶させ、平常は、その内の
主系列と定めた一方のみにアクセスすることによって稼
働し、この主系列にパリティ・エラーが発生した場合に
は、中央演算処理装置などの処理に依存することなく、
ハリティ・エラー検出信号自体によシ直ちに、アクセス
を他方すなわち補助系列と定めたＲＡＭに切換える手段
を設けて、システムの稼働を継続できるようＫした。
同等のＲＡＭを備え、これらに常に同一内容の情報をパ
リティ・ビットを付加して記憶させ、平常は、その内の
主系列と定めた一方のみにアクセスすることによって稼
働し、この主系列にパリティ・エラーが発生した場合に
は、中央演算処理装置などの処理に依存することなく、
ハリティ・エラー検出信号自体によシ直ちに、アクセス
を他方すなわち補助系列と定めたＲＡＭに切換える手段
を設けて、システムの稼働を継続できるようＫした。
すなわち、本発明では、主ＲＡＭ系列と同等な補助ＲＡ
Ｍ系列を設け、主ＲＡＭ系列にパリティ・エラーが発生
した場合にＦｉ、パリティ・ジェネレータの出力を判定
して、セレクタ圧よシ、データ・バスに供給するＲＡＭ
の出力データを、主ＲＡＭの出力から補助ＲＡＭの出力
に切換え、ＲＡＭのデータが連続的に有効になるように
したのである。
Ｍ系列を設け、主ＲＡＭ系列にパリティ・エラーが発生
した場合にＦｉ、パリティ・ジェネレータの出力を判定
して、セレクタ圧よシ、データ・バスに供給するＲＡＭ
の出力データを、主ＲＡＭの出力から補助ＲＡＭの出力
に切換え、ＲＡＭのデータが連続的に有効になるように
したのである。
第２図は本発明の一実施例のブロック図を示し、Ｍ４図
に同実ｍ例のパリティ・エラー発往時のコンピュータφ
システムの対応動作を概念的に示す。
に同実ｍ例のパリティ・エラー発往時のコンピュータφ
システムの対応動作を概念的に示す。
第２図におりてＳ ＳＦｉ補助用ＲＡＭ系列（パリティ
・ビットを含む）ｓ ４＃ｉパリティ判別用デコーダ、
５Ｆｉオア・ゲート、６Ｆｉデータ・セレクタ、７＃ｉ
データ出力のラッチ、１と２ ＃′ｉ＊従来装置の場合
と同様、それぞれ、主ＲＡＭ系列用パリティ・ジェネレ
ータである。
・ビットを含む）ｓ ４＃ｉパリティ判別用デコーダ、
５Ｆｉオア・ゲート、６Ｆｉデータ・セレクタ、７＃ｉ
データ出力のラッチ、１と２ ＃′ｉ＊従来装置の場合
と同様、それぞれ、主ＲＡＭ系列用パリティ・ジェネレ
ータである。
正常な場合は、主ＲＡＭ系列用パリティ・ジェネレータ
（以下ＰＧ１と略称）及び補助用ＲＡＭ系列パリティ・
ジェネレータＣ以下ＰＧ２と略称）の出力が共に”Ｌ″
′とな）、パリティ判別用デ・ ３ ・ コーグ４の出力０のみが′Ｈ”となる。その結果ＲＡＭ
出力選択用のオア・ゲート（以下ＯＲ１と略称）の出力
が”Ｈ”となり、データ・セレクタ６から主ＲＡＭ系列
１の出力がデータ・バスに出力される。
（以下ＰＧ１と略称）及び補助用ＲＡＭ系列パリティ・
ジェネレータＣ以下ＰＧ２と略称）の出力が共に”Ｌ″
′とな）、パリティ判別用デ・ ３ ・ コーグ４の出力０のみが′Ｈ”となる。その結果ＲＡＭ
出力選択用のオア・ゲート（以下ＯＲ１と略称）の出力
が”Ｈ”となり、データ・セレクタ６から主ＲＡＭ系列
１の出力がデータ・バスに出力される。
次ぎに、補助用ＲＡＭ系列３にパリティ・エラーが発生
したと仮定すると、ＰＯ２の出力すなわちパリティ判別
用デコーダ４のＡ入力が”Ｈ＃となシ、ハリティ判別用
デコーダ４の出力１のみが”Ｈ＃となって、上記の場合
と同様に、データ・セレクタ６によって主ＲＡＭ系列１
の出力が選択されてデータ噂バスに出力される。
したと仮定すると、ＰＯ２の出力すなわちパリティ判別
用デコーダ４のＡ入力が”Ｈ＃となシ、ハリティ判別用
デコーダ４の出力１のみが”Ｈ＃となって、上記の場合
と同様に、データ・セレクタ６によって主ＲＡＭ系列１
の出力が選択されてデータ噂バスに出力される。
次ぎに、主ＲＡＭ系列１にパリティ・工２〜が発生した
と仮定するとＰＧＩの出力すなわちパリティ判別用デコ
ーダ４０Ｂ入力が”Ｈ″となシ。
と仮定するとＰＧＩの出力すなわちパリティ判別用デコ
ーダ４０Ｂ入力が”Ｈ″となシ。
パリティ判別用デコーダ４の出力０及び１がａｓＬ”と
なるため、データ・セレクタ６のＳ入力ＩＥ”Ｌ”とな
って補助用ＲＡＭ系列３の出力が選択されてデータ・バ
スに出力される。
なるため、データ・セレクタ６のＳ入力ＩＥ”Ｌ”とな
って補助用ＲＡＭ系列３の出力が選択されてデータ・バ
スに出力される。
ここで、主ＲＡＭ系列１にパリティ・二＝ラーが・ ４
・ 生じた時はパリティ判別用デコーダ４は出力２のみが”
Ｈ″′となるのである。また、実際に住する確率は皆無
に等しいと思われるが、もし主ＲＡＭ系列１と補助用Ｒ
ＡＭ系列３の双方に同時にパリティ・エラーが発生した
場合には、パリティ判別用デコーダ４は出力３のみが”
■”となる。
・ 生じた時はパリティ判別用デコーダ４は出力２のみが”
Ｈ″′となるのである。また、実際に住する確率は皆無
に等しいと思われるが、もし主ＲＡＭ系列１と補助用Ｒ
ＡＭ系列３の双方に同時にパリティ・エラーが発生した
場合には、パリティ判別用デコーダ４は出力３のみが”
■”となる。
主ＲＡＭ系列１と補助用ＲＡＭ系列３の双方が正常に動
作している時は、全く問題な込ので同等特別な措置は取
られな−が、何れかのＲＡＭにパリティ・エラーが発生
した場合には、パリティ判別用デコーダ４の＃ＨＮにな
った出力信号がラッテ７にラッチされて中央演算処理装
置に転送され、割込み処理によって二−ザに警告を与え
て、下記のような重大な事故に発展する以前にしかるべ
き対策を取らせるようにする。２系列のＲＡＭが同時に
工２−を生ずることは事案上皆無とは考えられるが、生
じた場合は極めて重大なので、パリティ判別用デコーダ
の出力３が＃Ｈ”となった場合忙は最優先割込み信号を
送出して対処する（この場合だけは稼働を中断せざるを
得な−）。
作している時は、全く問題な込ので同等特別な措置は取
られな−が、何れかのＲＡＭにパリティ・エラーが発生
した場合には、パリティ判別用デコーダ４の＃ＨＮにな
った出力信号がラッテ７にラッチされて中央演算処理装
置に転送され、割込み処理によって二−ザに警告を与え
て、下記のような重大な事故に発展する以前にしかるべ
き対策を取らせるようにする。２系列のＲＡＭが同時に
工２−を生ずることは事案上皆無とは考えられるが、生
じた場合は極めて重大なので、パリティ判別用デコーダ
の出力３が＃Ｈ”となった場合忙は最優先割込み信号を
送出して対処する（この場合だけは稼働を中断せざるを
得な−）。
以上説明したように本発明によれば、ＲＡＭにパリティ
・エラーが発生しても、直ちに他方のＲＡＭにアクセス
を切換えて稼働を継続することが出来る。システムとし
ての価格が上昇することは免れないが、比率的には僅か
なものであル、稼働の中断が避けられることと比較すれ
ば問題ではない。
・エラーが発生しても、直ちに他方のＲＡＭにアクセス
を切換えて稼働を継続することが出来る。システムとし
ての価格が上昇することは免れないが、比率的には僅か
なものであル、稼働の中断が避けられることと比較すれ
ば問題ではない。
第１図は従来装置のパリティ・エラー検出回路例図、第
２図は本発明一実施例のブロック図、第３図は従来装置
のエラー発注時の対応動作を示す概念図、第４図は本発
明装置のエラー発注時の対応動作を示す概念図である。 １・・・主ＲＡＭ系列、２・・・パリティ・ジェネレー
タ、５・・・補助用ＲＡＭ系列Ｓ ４・・・パリティ判
別用デコーダ、６・・・データ・セレクタ、７・・・ラ
ッチ。 代理人弁理士 高 橋 明 夫 ・ ７ ・ 、１７１１ 図 ｆＨ上べ２子信号 １３図 ￥→ 固
２図は本発明一実施例のブロック図、第３図は従来装置
のエラー発注時の対応動作を示す概念図、第４図は本発
明装置のエラー発注時の対応動作を示す概念図である。 １・・・主ＲＡＭ系列、２・・・パリティ・ジェネレー
タ、５・・・補助用ＲＡＭ系列Ｓ ４・・・パリティ判
別用デコーダ、６・・・データ・セレクタ、７・・・ラ
ッチ。 代理人弁理士 高 橋 明 夫 ・ ７ ・ 、１７１１ 図 ｆＨ上べ２子信号 １３図 ￥→ 固
Claims (1)
- ２系列の同等のランダム・アクセス・メモリを備え、こ
れらに常に同一内容の情報をパリティ・ビットを付加し
て記憶させ、平常は、その内の主系列と定めた一方のみ
にアクセスすることによって稼働し、この主系列にパリ
ティ・エラーが発生した場合には、パリティ・エラー検
出信号自体によル、直接、アクセスを他方すなわち補助
系列と定めたランダム・アクセス・メモリに切換える手
段を設けて、システムの稼働を継続できるようにしたこ
とを特徴とするコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011955A JPS60157649A (ja) | 1984-01-27 | 1984-01-27 | コンピユ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011955A JPS60157649A (ja) | 1984-01-27 | 1984-01-27 | コンピユ−タ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60157649A true JPS60157649A (ja) | 1985-08-17 |
Family
ID=11792039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59011955A Pending JPS60157649A (ja) | 1984-01-27 | 1984-01-27 | コンピユ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60157649A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386051A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | メモリ装置 |
| JP2008137693A (ja) * | 2006-11-30 | 2008-06-19 | Yoshino Kogyosho Co Ltd | 詰め替え用容器 |
| JP2008137692A (ja) * | 2006-11-30 | 2008-06-19 | Yoshino Kogyosho Co Ltd | 詰め替え用容器 |
| JP2008188449A (ja) * | 2008-05-08 | 2008-08-21 | Sophia Co Ltd | 遊技機 |
| JP2008188450A (ja) * | 2008-05-08 | 2008-08-21 | Sophia Co Ltd | 遊技機 |
-
1984
- 1984-01-27 JP JP59011955A patent/JPS60157649A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386051A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | メモリ装置 |
| JP2008137693A (ja) * | 2006-11-30 | 2008-06-19 | Yoshino Kogyosho Co Ltd | 詰め替え用容器 |
| JP2008137692A (ja) * | 2006-11-30 | 2008-06-19 | Yoshino Kogyosho Co Ltd | 詰め替え用容器 |
| JP2008188449A (ja) * | 2008-05-08 | 2008-08-21 | Sophia Co Ltd | 遊技機 |
| JP2008188450A (ja) * | 2008-05-08 | 2008-08-21 | Sophia Co Ltd | 遊技機 |
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