JPS60153635A - Noise eliminating circuit - Google Patents

Abstract

PURPOSE:To improve the disorder of synchronism in a weak electric field by selecting the period of a clock and the number of stages (n) of a counter to eliminate noise having a width close to the pulse width of an input data, and eliminate effectively the noise component of a synchronizing signal system of a television receiver or the like. CONSTITUTION:A noise elimination circuit consists of a storage circuit 11, gate 12 and a counter 13, and an input data A is inputted to a data input terminal of the circuit 11. A data read clock phi is supplied to a clock input terminal CK of the circuit 11 and also the output at an output terminal Q of the circuit 11 and the clock phi are supplied to each input terminal of the gate 12. The output of the gate 12 is fed to the counter 13 and also the signal A is supplied to a reset input terminal R of the counter 13 and the output terminal Qn of the counter 13 is used as an output of data. Then an input data having a pulse width wider than n-time of the period of the clock phi is trnansmitted and the noise having a shorter pulse width is eliminated so as to eliminate effectively the noise component of the synchroniizing signal system of TV or the like.

Description

【発明の詳細な説明】 （技術分野） 本発明はデジタル回路の入力データの雑音除去回路に関
するものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a noise removal circuit for input data of a digital circuit.

（従来技術） 従来、デジタル回路の入力データ雑音除去回路としては
、第１図や第２図の回路が用いられていた。(Prior Art) Conventionally, circuits shown in FIGS. 1 and 2 have been used as input data noise removal circuits for digital circuits.

第１図は、抵抗ＲとコンデンサＣによる平滑回路に入力
データを加え、その出力をインバータを介して出力する
ものである。この平滑回路は、入力データのパルス幅よ
りも小さな時定数になる様抵抗ＲとコンデンサＣとの値
を選ぶ事により、入力データのパルス幅よりも十分に小
さなパルス幅を持つ雑音を除去できる。In FIG. 1, input data is applied to a smoothing circuit made up of a resistor R and a capacitor C, and the output is outputted via an inverter. This smoothing circuit can remove noise having a pulse width sufficiently smaller than the pulse width of the input data by selecting the values of the resistor R and capacitor C so that the time constant is smaller than the pulse width of the input data.

しかし、第１図の回路ではコンデンサＣと抵抗Ｒとを集
積回路チップ内に作った場合に、コンデンサＣの容量は
１０％穆度ばらつき、抵抗Ｒの抵抗値は３０％程度ばら
つき、かつ温度依存性を持つ為抵抗ＲとコンデンサＣと
の時定数を精度良〈実現できず、あま多入力データのパ
ルス幅に近づけられない。入力データのパルス幅よ漫も
非常に小さなパルス幅の雑音しか除去できない。又、入
力データを伝送する場合の、伝搬遅延時間も、抵抗Ｒの
抵抗値とコンデンサＣの容量値のばらつきに伴なってば
らつくという欠点を有する。However, in the circuit shown in Figure 1, when capacitor C and resistor R are fabricated within an integrated circuit chip, the capacitance of capacitor C varies by 10%, and the resistance value of resistor R varies by about 30%, and is temperature dependent. Because of this characteristic, the time constant of the resistor R and capacitor C cannot be realized with high accuracy, and the pulse width of the large amount of input data cannot be achieved. Only noise with a very small pulse width can be removed from the input data. Another disadvantage is that the propagation delay time when transmitting input data also varies due to variations in the resistance value of the resistor R and the capacitance value of the capacitor C.

第２図はマスタースレーブ・７リツプフロツプ１と、こ
れの出力を入力クロッフグに対し半２０２７分遅らせる
為のディレィラッチ２と、前記フリップフロップ１及び
ディレィラッチ２の各出力の論理積を取シ微分パルスを
得るゲート回路３とカラなっている。雑音除去の機能は
、マスタースレイブｅフリップ７０ツブ１が有し、その
動作はまず、入力クロックＸが高レベル時において、雑
音成分を含むデータ入力信号Ａが、フリップフロップ１
のマスター・フリップフロップに書き込まれる。次に入
カクロックダが低レベル時に、マスター・フリップ７０
ツブ１に書き込まれている内容が、スレイプ・フリップ
フロップへと書き込まれる。従って第３図の様に、クロ
ッフグが高レベルの時にマスター側に書き込まれる可能
性のめる雑音成分については、クロックｙが低レベルの
時に書き込みとなるスレイプフリップフロップ１は書き
込まれなく、この様な雑音成分に対しては除去効果が有
る。又、第３図タイミングチャートから明らかな様にゲ
ート回路の出力は、入カクロックグに対し、半２０２７
分に相当するパルス幅を有し前記クロッフグの立下りに
同期した出力パルスＢが得られる為、他の回路へのトリ
が一信号として有効である。Figure 2 shows a master-slave 7 flip-flop 1, a delay latch 2 for delaying its output by half 2027 minutes with respect to the input clock, and a differential pulse obtained by calculating the AND of each output of the flip-flop 1 and delay latch 2. The gate circuit 3 which obtains this is empty. The noise removal function is possessed by the master-slave e-flip 70 block 1, and its operation begins when the input clock
is written to the master flip-flop. Next, when the input clock is low level, the master flip 70
The contents written to knob 1 are written to the slave flip-flop. Therefore, as shown in Figure 3, regarding the noise component that is likely to be written to the master side when the clock signal is at a high level, the slave flip-flop 1, which is written when the clock signal y is at a low level, is not written to, and such noise It has a removal effect on components. Also, as is clear from the timing chart in Figure 3, the output of the gate circuit is half 2027 times with respect to the input clock.
Since an output pulse B having a pulse width equivalent to 100 min and synchronized with the falling edge of the clock signal is obtained, it is effective as a single signal to be sent to other circuits.

しかし１、この従来回路では、クロッフグが高レベルか
ら低レベルに変化する間に雑音成分が存在する場合には
、マスク側に書き込まれた雑音成分はスレイプ側にも書
き込まれ、ゲート回路３にも現われて雑音除去効果を持
たない。雑音成分のパルス幅が入カクロックグの半りロ
ック分以上あると、上記の様に、入力クロックが高レベ
ルから低レベルに変化する間に雑音成分は必ず存在する
。However, 1. In this conventional circuit, if there is a noise component while the clock changes from a high level to a low level, the noise component written to the mask side is also written to the slice side, and the gate circuit 3 is also written. appears and has no noise removal effect. If the pulse width of the noise component is equal to or more than half a lock of the input clock, the noise component always exists while the input clock changes from a high level to a low level, as described above.

すなわち、この従来回路は入カクロックダの半りロック
分以上のパルス幅を持つ雑音成分を除去できないという
欠点を有する。That is, this conventional circuit has the drawback that it cannot remove noise components having a pulse width equal to or more than half the lock of the input clock.

（発明の目的） 本発明の目的は、入力データのパルス幅に近い程の大き
なパルス幅の雑音成分迄をも除去する事の出来る回路を
提供する事にある。(Objective of the Invention) An object of the present invention is to provide a circuit that can even remove noise components with a pulse width as large as the pulse width of input data.

（発明の構成） 本発明によれば、データ読み込み信号（以下クロッフグ
と呼ぶ）を記憶回路のクロック入力端子に接続し、入力
データを記憶回路のデータ入力端子に接続し、記憶回路
の出力と、クロッフグとをゲート回路の異なる入力端子
に接続し、ゲート回路の出力をカウンタ回路のクロック
入力端子に接続し、入力データをカウンタ回路のリセッ
ト入力端子に接続し、カウンタ回路の出力をデータ出力
端子とした雑音除去回路を得る。(Structure of the Invention) According to the present invention, a data read signal (hereinafter referred to as clock signal) is connected to a clock input terminal of a memory circuit, input data is connected to a data input terminal of the memory circuit, and an output of the memory circuit is connected to the clock input terminal of the memory circuit. The output of the gate circuit is connected to the clock input terminal of the counter circuit, the input data is connected to the reset input terminal of the counter circuit, and the output of the counter circuit is connected to the data output terminal. Obtain a noise canceling circuit.

（実施例） 本発明を図面を参照してよシ詳細に説明する。(Example) The present invention will be explained in detail with reference to the drawings.

第４図は、本発明の一実施例を示すもので、第５図はそ
のタイミングチャートである。入力データが低レベルの
時（又は高レベルの時）、これをリセット信号とするｎ
段のカウンタ１３はリセット状態にある為、カウンタ１
３の出力Ｑｎは非アクテイブ状態にある。次に、入力デ
ータが高レベルの時（又は低レベルの時）には、カウン
タ１３のリセット入力は、反転する為カウンタ１３はク
ロック入力を受け入れ、計数を開始する。FIG. 4 shows an embodiment of the present invention, and FIG. 5 is a timing chart thereof. When the input data is low level (or high level), use this as a reset signal.
Since the counter 13 of the stage is in the reset state, the counter 1
3's output Qn is in an inactive state. Next, when the input data is at a high level (or when it is at a low level), the reset input of the counter 13 is inverted, so the counter 13 accepts the clock input and starts counting.

カウンタ１３はゲート回路１２を介してクロッフグを計
数するが、ゲート回路１２の一方の入力には記憶回路１
１の出力が接続されている為、これがイネーブル状態に
なってからカウンタ１３のクロック入力にクロックＳが
伝達される。記憶回路１１の出力はクロッフグの後縁で
変化する為、これがイネーブル状態になるのは、入力デ
ータが高レベルになってから第１回目のクロッフグの後
縁になる時である。The counter 13 counts the clocks through the gate circuit 12, but one input of the gate circuit 12 has a memory circuit 1.
Since the output of counter 1 is connected, the clock S is transmitted to the clock input of the counter 13 after this is enabled. Since the output of the memory circuit 11 changes at the trailing edge of the clock, it is enabled at the trailing edge of the first clock after the input data goes high.

すなわち、入力データが高レベルになっテかう第１回目
のクロッフグの後縁で入力データはゲート回路１２に与
えられ、ゲート回路１２はイネーブル状態となシ、クロ
ッ′クダをカウンタ１３へ伝達し、カウンタ１３はクロ
ッフグを計数する。That is, at the trailing edge of the first clock when the input data becomes high level, the input data is given to the gate circuit 12, and the gate circuit 12 is in an enabled state and transmits the clock signal to the counter 13. The counter 13 counts the cloffish.

入力データのパルス幅がクロッフグの周期のｎ倍よシ長
ければ、カウンタ１３のＱｎはアクティブ状態になシ入
カデータを出力する事となる。又入力データのパルス幅
がクロッフグの周期のｎ段よシ短かければ、カウンタ出
力Ｑｎがアクティブ状態にならないうちに、入力データ
は低レベルにもどりカウンタ１３はリセットされ、入力
データはカウンタ１３の出力Ｑｎに現わねない。If the pulse width of the input data is longer than n times the clock cycle, the counter Qn of the counter 13 becomes active and outputs the input data. If the pulse width of the input data is shorter than n stages of the clock cycle, the input data returns to the low level and the counter 13 is reset before the counter output Qn becomes active, and the input data becomes the output of the counter 13. It does not appear in Qn.

すなわち、本回路はクロッフグの周期の１倍よシ長いパ
ルス幅の入力データは伝達し、こねより短かいパルス幅
の雑音を除去する効果を有する。In other words, this circuit has the effect of transmitting input data with a pulse width longer than one time the clock cycle, and eliminating noise with a pulse width shorter than the clock cycle.

本発明はクロッフグの周期とカウンタの段数ｎを選ぶ事
により、任意のパルス幅の雑音を除去できる為、目的と
する入力データのパルス幅に近いパルス幅の雑音をも除
去でき、テレビ等の同期信号系のデジタル処理に用いる
と、同期信号に含まわる靴音成分を除去し弱電界での雑
音による同期の乱ねを大きく改善できる。The present invention can remove noise with an arbitrary pulse width by selecting the clock cycle and the number of stages n of the counter, so it can also remove noise with a pulse width close to the pulse width of the target input data, and synchronizes TV etc. When used in digital processing of signal systems, it can remove the shoe sound component included in the synchronization signal and greatly improve synchronization disturbances caused by noise in weak electric fields.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の雑音除去回路の回路図である。 第２図は従来の他の雑音除去回路のブロック図で、第３
図はそのタイミングチャートである。 第４図は本発明の一実施例による雑音除去回路のブロッ
ク図で、第５図はそのタイミングチャートである。 １・・・・・・マスタースレーツユフリップフロップ、
２・・・・・・ディレィラッチ、３・・・・・・ゲート
、１１・・・・・・記憶回路、１２・・・・・・ゲート
、１３・・・・・・カウンタ。 ”　””：ｇ’） １、、．７FIG. 1 is a circuit diagram of a conventional noise removal circuit. Figure 2 is a block diagram of another conventional noise removal circuit.
The figure is a timing chart. FIG. 4 is a block diagram of a noise removal circuit according to an embodiment of the present invention, and FIG. 5 is a timing chart thereof. 1... Master Slate Yu flip-flop,
2... Delay latch, 3... Gate, 11... Memory circuit, 12... Gate, 13... Counter. """:g') 1,,.7

Claims (1)

【特許請求の範囲】[Claims] 入力データを記憶回路のデータ入力端子に接続し、デー
タ読み込み信号入力端子を前記記憶回路のクロック入力
端子に接続し、記憶回路の出力とデータ読み込み信号端
子とを、ゲート回路の異なる入力端子に各々接続し、前
記ゲート回路の出力をカウンタ回路のクロック入力端子
に接続し、前記入力データを前記カウンタ回路のリセッ
ト入力端子に接続し、前記カウンタ回路の出力端子をデ
ータ出力端子とする事を特徴とする雑音除去回路。Connecting input data to a data input terminal of a storage circuit, connecting a data read signal input terminal to a clock input terminal of the storage circuit, and connecting the output of the storage circuit and the data read signal terminal to different input terminals of the gate circuit, respectively. the output terminal of the gate circuit is connected to a clock input terminal of a counter circuit, the input data is connected to a reset input terminal of the counter circuit, and the output terminal of the counter circuit is used as a data output terminal. Noise removal circuit.