JPS60151749A - Information processor - Google Patents
Information processorInfo
- Publication number
- JPS60151749A JPS60151749A JP59005693A JP569384A JPS60151749A JP S60151749 A JPS60151749 A JP S60151749A JP 59005693 A JP59005693 A JP 59005693A JP 569384 A JP569384 A JP 569384A JP S60151749 A JPS60151749 A JP S60151749A
- Authority
- JP
- Japan
- Prior art keywords
- store
- buffer
- instruction
- processing device
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は情報処理装置に関し、特に演算処理装置とこの
演算処理装置により索引される主記憶装置の内容の一部
である複数のオペランドを記憶するオイラント゛バッフ
ァメモリとの組合わせを少なくとも１組と、命令処理装
置とこの命令処理装置により索引される主記憶装置の内
容の一部である複数の命令を記憶する命令バッファメモ
リとの組合せを少なくとも１組有する情報処理装置のス
トアバッファ方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to an information processing device, and in particular to an arithmetic processing device and a device that stores a plurality of operands that are part of the contents of a main memory device indexed by the arithmetic processing device. at least one combination of an oilant buffer memory that stores a plurality of instructions, and a combination of an instruction processing device and an instruction buffer memory that stores a plurality of instructions that are part of the contents of a main storage device indexed by the instruction processing device. The present invention relates to a store buffer system for an information processing device having at least one set.
この種の情報処理装置に演算処理装置から主記憶装置へ
のストアリクエストを保持するストアバッファを設ける
場合、このストアバッファ内の上記ストアリクエストが
後続の命令処理装置又は演算処理装置から発せられるリ
ードリクエストに反映されなければならず、上記ストア
バッファ内の上記ストアリクエストのアドレスと上記リ
ードリフニス）・のアドレスとの一致を検出する必要が
ある。When this type of information processing device is provided with a store buffer that holds store requests from the arithmetic processing device to the main memory, the store request in this store buffer is a read request issued from a subsequent instruction processing device or arithmetic processing device. It is necessary to detect a match between the address of the store request in the store buffer and the address of the read request.
しかしながら、ストアバッファが一つの場合には、命令
処理装置からのリードリクエストと演算処理装置からの
リードリクエストに対して、それぞれ上記の如き一致を
同時に検出することは困難であシ、どちらかの検出が待
たされることになり。However, when there is only one store buffer, it is difficult to simultaneously detect a match as described above for a read request from an instruction processing unit and a read request from an arithmetic processing unit. I ended up having to wait.
性能の低下を招く。This results in a decrease in performance.
本発明の目的は、演算処理装置及び命令処理装置に対応
させてそれぞれストアバッファを設けることによシ、こ
れらの演算処理装置及び命令処理装置から発せられた各
々のリードリクエストに対して演算処理装置に対応した
ストアバッファと命令処理装置に対応したストアバッフ
ァの内容との一致を同時に検出できるようにした情報処
理装置を提供することにある。An object of the present invention is to provide a store buffer corresponding to an arithmetic processing device and an instruction processing device, so that the arithmetic processing device can respond to read requests issued from these arithmetic processing devices and instruction processing devices. An object of the present invention is to provide an information processing device capable of simultaneously detecting coincidence between the contents of a store buffer corresponding to an instruction processing device and a store buffer corresponding to an instruction processing device.
本発明の他の目的は、上記ストアバッファの金物量を小
さくした情報処理装置を提供することにある。Another object of the present invention is to provide an information processing device in which the amount of hardware in the store buffer is reduced.
本発明は、少なくとも１つの演算処理装置とこれに対応
するオペランドバッファメモリ及び少なくとも１つの命
令処理装置とこれに対応する命令バッファメモリを有す
る情報処理装置において。The present invention relates to an information processing apparatus having at least one arithmetic processing unit and an operand buffer memory corresponding thereto, and at least one instruction processing unit and an instruction buffer memory corresponding thereto.
上記演算処理装置及び命令処理装置に対応させてそれぞ
れ、上記演算処理装置から主記憶装置へ送出されるスト
アリクエストの情報を保持するストアバ、ファを設け、
しかも上記演算処理装置によりこれに対応する上記スト
アバッファ内のストアリクエストの情報を検索する手段
と、上記命令処理装置によりこれに対応する上記ストア
バッファ内のストアリクエストの情報を検索する手段と
を設けた情報処理装置である。特に、上記演算処理装置
に対応するストアバッファは、ストア・クツファとして
必要なストアリクエストの情報をすべて保持し、命令処
理装置に対応するストア・クソファは、上記必要な情報
の一部を保持するようにしたことを特徴とする。A store server and a store buffer are provided corresponding to the arithmetic processing device and the instruction processing device, respectively, for holding information on store requests sent from the arithmetic processing device to the main storage device;
Furthermore, means for searching information of a corresponding store request in the store buffer by the arithmetic processing device, and means for searching information of a corresponding store request in the store buffer by the instruction processing device are provided. This is an information processing device. In particular, the store buffer corresponding to the arithmetic processing unit holds all the store request information necessary as a store request, and the store buffer corresponding to the instruction processing unit holds some of the necessary information. It is characterized by the following.
次に９本発明の実施例を図面を参照して説明する。 Next, nine embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例として命令処理装置と演算処
理装置とがそれぞれ１つの場合の情報処理装置のブロッ
ク構成を示す。１は命令処理装置。FIG. 1 shows a block configuration of an information processing device as an embodiment of the present invention in which there is one instruction processing device and one arithmetic processing device. 1 is an instruction processing device.
２は演算処理装置、３は主記憶装置、４はコピーストア
アドレスバッファ部、５はメインストアアドレスバッフ
ァ部、６はストアデータノぐツファ部。2 is an arithmetic processing unit, 3 is a main storage device, 4 is a copy store address buffer section, 5 is a main store address buffer section, and 6 is a store data buffer section.
７は命令バッファメモリ、８はオペラントノぐラフアメ
モリである。そして、メインストアアドレスバッファ部
５とストアデータアドレスノ々、７７部６とでストアバ
ッファとして必要なストアリクエストの情報がすべて保
持される。7 is an instruction buffer memory, and 8 is an operant buffer memory. The main store address buffer section 5 and the store data address section 77 6 hold all the store request information necessary as a store buffer.
次に、これらの動作について、コピーストアアドレスバ
ッファ部４．メインストアアドレスバッファ部５．スト
アデータバッファ部６を詳細に示した第２図を参照して
説明する。Next, regarding these operations, the copy store address buffer unit 4. Main store address buffer section 5. This will be explained with reference to FIG. 2, which shows the store data buffer section 6 in detail.
演算処理装置２から出力されたストアリクエストのアド
レスは選択器８５を通ってアドレスレジスタ０ＡＡＲ８
３に入シ、さらにメインストアアドレスバッファ５５及
びコピーストアアドレスノマッファ４５に登録される。The address of the store request output from the arithmetic processing unit 2 passes through the selector 85 and is sent to the address register 0AAR8.
3, and is further registered in the main store address buffer 55 and copy store address nomuffer 45.
また、ストアデータは演算処理装置２からストアデータ
バッファ６１に登録される。この時、書込みアドレスポ
インタ４４゜５４はそれぞれインクリメントされる。Further, store data is registered in the store data buffer 61 from the arithmetic processing device 2 . At this time, the write address pointers 44 and 54 are each incremented.
メインストアアドレスバッファ５５内のストアアドレス
及びストアデータバッフ７６１内のストアデータが掃出
される場合、ストアアドレスは選択器９全通して主記憶
装置３に送られ、ストアデータも同時に主記憶装置３に
送られる。そして。When the store address in the main store address buffer 55 and the store data in the store data buffer 761 are cleared, the store address is sent to the main storage device 3 through the selector 9, and the store data is also sent to the main storage device 3 at the same time. Sent. and.
読出しポインタ４３．５３がそれぞれインクリメントさ
れる。これらの動作と共にコビーストアアドレスパッノ
ア４５からストアアドレスカニ選＃＜ ２％７５を通っ
てアドレスレジスタＩＡＡＲ７３に入り。Read pointers 43 and 53 are each incremented. Along with these operations, the data enters the address register IAAR 73 from the coby store address Panor 45 through the store address crab selection #<2% 75.
命令バッファメモリのアドレスアレイＩＡＡ ７１を索
引して該当エントりを消去する。同様に、メインアドレ
スバッファ５５かもストアアドレスが選択器８５ｉ通っ
てアドレスレジスタ０ＡＡＲ８３に入す、オペランドバ
ッファメモリのアドレスアレイＯＡＡ ８１’を索引し
て該当エントりを消去する。The address array IAA 71 of the instruction buffer memory is indexed and the corresponding entry is erased. Similarly, in the main address buffer 55, the store address passes through the selector 85i and enters the address register 0AAR83, and the address array OAA 81' of the operand buffer memory is indexed to erase the corresponding entry.
以上のメインストアアドレスノぐソファ５５及びストア
データバッフγ６１の登録及び掃出しの動作は制御回路
５２によって指示される。寸だ、制御回路５２から制御
情報が制御回路４２に伝えられ、制御回路４２の指示に
よってコピーストアアドレスバッファ４５の登録及び掃
出しの動作を行う。The above-mentioned operations of registering and clearing out the main store address register 55 and the store data buffer γ61 are instructed by the control circuit 52. At this point, control information is transmitted from the control circuit 52 to the control circuit 42, and operations for registering and flushing out the copy store address buffer 45 are performed according to instructions from the control circuit 42.
命令処理装置１からリードリクエストが出された場合、
このリードリクエストは選択器７５全通してＩＡＡＲ７
３に入れられ、 ＩＡＡ ７１と命令ノぐソファメモリ
のデータアレイＩＤＡ ７２を索引して該当エントリが
あればＩＤＡ ７２からデータが命令処理装置１に送ら
れる。同時に、 ＩＡＡＲ７３の出力はコピーストアア
ドレスバッファ４５の各エントリの出力と比較器４１に
よって比較され、一致の有無が命令処理装置１に知らさ
れる。この動作と並行して演算処理装置２からはストア
リクエスト又はリードリクエストが出される。When a read request is issued from the instruction processing device 1,
This read request is passed through the selector 75 to IAAR7
The IAA 71 and the data array IDA 72 of the instruction sofa memory are indexed, and if a corresponding entry is found, the data is sent from the IDA 72 to the instruction processing device 1. At the same time, the output of the IAAR 73 is compared with the output of each entry of the copy store address buffer 45 by the comparator 41, and the instruction processing device 1 is notified of the presence or absence of a match. In parallel with this operation, the arithmetic processing unit 2 issues a store request or a read request.
演算処理装置２からリードリクエストが出された場合、
同様にこのリードリクエストは選択器８５を通して０Ａ
ＡＲ８３に入れられ、 ＯＡＡ ｓ ｉとオペランドデ
ータアレイ８２を索引して該当エントリがあればＯＤＡ
８２からデータが演算処理装置２に送られる。同時に
、 ０ＡＡＲ８３の出力はメインストアアドレスバッフ
ァ５５の各エントリの出力と比較器５１によって比較さ
れ、一致の有無が演算処理装置２に知らされる。When a read request is issued from the processing unit 2,
Similarly, this read request is sent to 0A through the selector 85.
The OAA s i and the operand data array 82 are indexed and if there is a corresponding entry, the ODA
Data is sent from 82 to the arithmetic processing unit 2. At the same time, the output of the 0AAR 83 is compared with the output of each entry of the main store address buffer 55 by the comparator 51, and the arithmetic processing unit 2 is notified of the presence or absence of a match.
以」二、命令処理装置と演算処理装置とがそれぞれ１つ
の場合について説明したが、上記各処理装置が複数個の
場合でも演算処理装置に対応して設けられるメインスト
アアドレスバッファとストアデ−タバッフーアとに、Ｌ
るストアバッファと命令処理装置に対応して設けられる
コピーストアアドレスバッファは上記実施例と同様に利
用されることはｇ”５１でも無い。In the following, the case where there is one instruction processing device and one arithmetic processing device has been described, but even if there are multiple processing devices, the main store address buffer and store data buffer provided corresponding to the arithmetic processing device will be different. ni, L
The store buffer and the copy store address buffer provided corresponding to the instruction processing device are not used in the same manner as in the above embodiment.
以上説明してきたように２本発明によればストアバッフ
ｆを演算処理装置、命令処理装置対応で設けることによ
シ、性能を低下させることなくこれらの処理装置からの
それぞれのリードリフニスＩ・でストアバッファを検索
できる。しかも、命令処理装置に対応するストアバッフ
ァには検索に必要な情報のみを登録する１１４成とする
ことにより。As explained above, according to the present invention, by providing a store buffer f corresponding to an arithmetic processing unit and an instruction processing unit, it is possible to store data from each read reflux I from these processing units without deteriorating performance. Buffers can be searched. Furthermore, the store buffer corresponding to the instruction processing device has a 114 configuration in which only information necessary for retrieval is registered.
ストアバッファの金物量を小さくすることができる。The amount of gold in the store buffer can be reduced.
第１図は本発明の一実施例を示すブロック図。
第２図は第１図に示したストアバッファ部分を詳細に示
したブロック図である。
図中、１・・・命令処理装置、２・演算処理装置。
３・・・主記憶装置、４・・コピーストアアドレスバッ
ファ部、５ ・メインストアアドレスバッファ部。
６・・ストアデータバッファ部、９，７５．８５・・選
択器、 ４．１ 、５１ 、７６ 、８６・・・比較器
、４２゜５２・・・制御回路、 ４．３ 、５３・・・
読出しポインタ。
４４．５４・・・書込みポインタ、４５・・・コピース
トアアドレスバッファ、５５・・・メインストアアドレ
スバッファ、６１・・・ストアデータバッファ、７４Ｉ
８４・・・書込みレジスタ。FIG. 1 is a block diagram showing one embodiment of the present invention. FIG. 2 is a block diagram showing in detail the store buffer portion shown in FIG. 1. In the figure, 1... instruction processing device, 2. arithmetic processing device. 3... Main storage device, 4... Copy store address buffer section, 5 - Main store address buffer section. 6...Store data buffer unit, 9,75.85...Selector, 4.1, 51, 76, 86...Comparator, 42°52...Control circuit, 4.3, 53...
Read pointer. 44.54...Write pointer, 45...Copy store address buffer, 55...Main store address buffer, 61...Store data buffer, 74I
84...Write register.
Claims (1)
り索引される上記主記憶装置の内容の一部である複数の
オペランドを記憶するオ被ランドバッファメモリとの組
合わせを少なくとも１組と。 命令処理装置と該命令処理装置により索引される上記主
記憶装置の内容の一部である複数の命令を記憶する命令
バッファメモリとの組合わせを少なくとも１組方する情
報処理装置において、上記演算処理装置及び命令処理装
置に対応させてそれぞれ、上記演算処理装置から上記主
記憶装置へ送出されるストアリクエストの情報を保持す
るストアバッファを設け、上記演算処理装置によりこれ
に対応する上記ストアバッファ内のストアリクエストの
情報を検索する手段と、上記命令処理装置によりこれに
対応する上記ストアバッファ内のストアリクエストの情
報を検索する手段とを設けたことを特徴とする情報処理
装置。 ２、特許請求の範囲第１項記載の情報処理装置において
、上記演算処理装置に対応する上記ストアバッファは、
ストアバッファとして必要な情報をすべて保持し、上記
命令処理装置に対応する上記ストアバ、ファは、上記必
要な情報のうちの一部を保持する構成としたことを特徴
とする情報処理装置。[Claims] ■ A combination of a main storage device, an arithmetic processing unit, and an operand buffer memory that stores a plurality of operands that are part of the contents of the main storage device that are indexed by the arithmetic processing unit. with at least one pair. In an information processing device comprising at least one combination of an instruction processing device and an instruction buffer memory that stores a plurality of instructions that are part of the contents of the main storage device indexed by the instruction processing device, the above-mentioned arithmetic processing A store buffer for holding information on a store request sent from the arithmetic processing unit to the main storage device is provided in correspondence with the device and the instruction processing device, respectively, and the arithmetic processing unit stores information in the store buffer corresponding to the store request information sent from the arithmetic processing unit to the main storage device. An information processing device comprising: means for searching for information on a store request; and means for searching for information on a corresponding store request in the store buffer by the instruction processing device. 2. In the information processing device according to claim 1, the store buffer corresponding to the arithmetic processing device:
An information processing apparatus characterized in that a store buffer holds all necessary information, and the store buffer and buffer corresponding to the instruction processing apparatus hold a part of the necessary information.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59005693A JPS60151749A (en) | 1984-01-18 | 1984-01-18 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59005693A JPS60151749A (en) | 1984-01-18 | 1984-01-18 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60151749A true JPS60151749A (en) | 1985-08-09 |
Family
ID=11618178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59005693A Pending JPS60151749A (en) | 1984-01-18 | 1984-01-18 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60151749A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731049A (en) * | 1980-07-31 | 1982-02-19 | Nec Corp | Information processing equipment |
| JPS5829187A (en) * | 1981-08-14 | 1983-02-21 | Nec Corp | Cache memory controller |
-
1984
- 1984-01-18 JP JP59005693A patent/JPS60151749A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731049A (en) * | 1980-07-31 | 1982-02-19 | Nec Corp | Information processing equipment |
| JPS5829187A (en) * | 1981-08-14 | 1983-02-21 | Nec Corp | Cache memory controller |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4638431A (en) | Data processing system for vector processing having a cache invalidation control unit | |
| US6266759B1 (en) | Register scoreboarding to support overlapped execution of vector memory reference instructions in a vector processor | |
| KR970011208B1 (en) | Pipelined register cache | |
| US5226132A (en) | Multiple virtual addressing using/comparing translation pairs of addresses comprising a space address and an origin address (sto) while using space registers as storage devices for a data processing system | |
| GB888023A (en) | Table lock-up system for a data processing device | |
| KR900007135B1 (en) | Buffer storage control system having a priority circuit | |
| JPS60151749A (en) | Information processor | |
| JPS6312030A (en) | Error processing mechanism for information processor | |
| JPS615357A (en) | Data processor | |
| JP3866023B2 (en) | Information processing apparatus and special-purpose arithmetic instruction exception handling method | |
| JP3171289B2 (en) | Information processing device | |
| JP2815850B2 (en) | Data processing unit | |
| JP2895892B2 (en) | Data processing device | |
| JPH0520191A (en) | Cache memory control system | |
| JPS61184684A (en) | Information processor | |
| JPH05189393A (en) | Reset processing circuit | |
| JPS6073771A (en) | Successively processing method of direct access memory unit | |
| JPS56163572A (en) | Data processing system | |
| JPH0497459A (en) | Cache coincidence processing system | |
| JPS63123145A (en) | Buffer memory device | |
| JPH01109449A (en) | Multi-processor system | |
| JPS63191254A (en) | Buffer invalidating system | |
| JPH01319825A (en) | Cache memory control system | |
| JPH05113960A (en) | Parallel process managing method | |
| JPH0248749A (en) | Buffer storage control device |