JPS60145726A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS60145726A JPS60145726A JP59002223A JP222384A JPS60145726A JP S60145726 A JPS60145726 A JP S60145726A JP 59002223 A JP59002223 A JP 59002223A JP 222384 A JP222384 A JP 222384A JP S60145726 A JPS60145726 A JP S60145726A
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- JP
- Japan
- Prior art keywords
- terminal
- input
- output
- circuit
- terminals
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１１発明の技術分野
本発明は、論理回路に係り、特にプログラマブル論理ア
レイ回路等の複数の入力端子及び出力端子ををし、内部
論理のプログラム可能な回路に関する。
レイ回路等の複数の入力端子及び出力端子ををし、内部
論理のプログラム可能な回路に関する。
（２） 従来技術と問題点
ＰＬＡ等の内部論理のプログラム可能な回路では、その
回路の内部論理をプログラムすれば、複数の入力信号に
よって所望の出力信号が得られる。
回路の内部論理をプログラムすれば、複数の入力信号に
よって所望の出力信号が得られる。
第１図に示す如＜ＰＬＡでは、複数のワード線１．２と
それと交差する複数のビット線３による２段のアレイ部
分からなり、前段のアレイ部で入力線としてのワード線
１と後段の出力線としてのワード線２がある。
それと交差する複数のビット線３による２段のアレイ部
分からなり、前段のアレイ部で入力線としてのワード線
１と後段の出力線としてのワード線２がある。
一般に、前段においては、入力回路４のバッファにより
入力端子５に加えられる入力信号と同−論理のワード線
１１または入力回路４のインバータにより前記ワード線
１１と反対の論理のワード線１２をダイオード等を介し
てピント線に接続することにより、接続するワード線ｌ
の論理値からなる論理積の信号をビット線３に発生させ
る。後段においては、ビット線３をダイオード等を介し
て出力線としてのワード線２に接続することにより、接
続するビット線３の論理値の論理和の信号がワード線２
に出力される。すなわち入力信号と同−論理または反対
の論理から構成される積和形式の論理式から得られる信
号が出力線としてのワード線２に発生する。このワード
線２から出力回路６を通し信号を出々する。
入力端子５に加えられる入力信号と同−論理のワード線
１１または入力回路４のインバータにより前記ワード線
１１と反対の論理のワード線１２をダイオード等を介し
てピント線に接続することにより、接続するワード線ｌ
の論理値からなる論理積の信号をビット線３に発生させ
る。後段においては、ビット線３をダイオード等を介し
て出力線としてのワード線２に接続することにより、接
続するビット線３の論理値の論理和の信号がワード線２
に出力される。すなわち入力信号と同−論理または反対
の論理から構成される積和形式の論理式から得られる信
号が出力線としてのワード線２に発生する。このワード
線２から出力回路６を通し信号を出々する。
この回路においては、信号入力に使用する入力端子及び
信号出力に使用する出力端子が製造時に決められており
、回路使用時に、決められた入力端子数より多くの入力
端子が必要な場合や、決められた出力端子数より多くの
出力端子が必要な場合にその回路は使用できず、常に入
力端子及び出力端子がそれぞれ必要数を満足するものを
使用する以外に方法がなかった。
信号出力に使用する出力端子が製造時に決められており
、回路使用時に、決められた入力端子数より多くの入力
端子が必要な場合や、決められた出力端子数より多くの
出力端子が必要な場合にその回路は使用できず、常に入
力端子及び出力端子がそれぞれ必要数を満足するものを
使用する以外に方法がなかった。
（３）発明の目的
本発明の目的は、上述の問題を解消し、入力端子または
出力端子として使用される端子と内部論理回路の間に設
けたバッファ回路を入カバソファまたは出カバソファと
なるよう選択でき一１使用者が端子を入力端子または出
力端子に決定できる論理回路を提供するにある。
出力端子として使用される端子と内部論理回路の間に設
けたバッファ回路を入カバソファまたは出カバソファと
なるよう選択でき一１使用者が端子を入力端子または出
力端子に決定できる論理回路を提供するにある。
（４）発明の構成
入力端子または出力端子として使用される端子と、内部
論理回路と、前記端子と前記内部論理回路の間に設けら
れて入カバソファまたは出カバソファとなるバッファ回
路と、前記端子と前記内部論理回路と前記バッファ回路
の入力側及び出力側に接続された選択部と、−前記選択
部に接続され、前記バッファ回路が入カバソファまたは
出カバソファとなるよう前記選択部を選択し決定する機
能を持つ選択回路を備えたことにより達成される。
論理回路と、前記端子と前記内部論理回路の間に設けら
れて入カバソファまたは出カバソファとなるバッファ回
路と、前記端子と前記内部論理回路と前記バッファ回路
の入力側及び出力側に接続された選択部と、−前記選択
部に接続され、前記バッファ回路が入カバソファまたは
出カバソファとなるよう前記選択部を選択し決定する機
能を持つ選択回路を備えたことにより達成される。
（５）発明の実施例
第２図は本発明一実施例を説明するための回路図である
。この図を参照しつつ入力端子または出力端子に使用さ
れる端子を入力端子または出力端子に決定できるＰＬＡ
回路について説明する。・この回路は図の如く、複数の
ビット線３と、入力線または出力線に使用されるワード
線１１，１２と、インバータ動作を行なうバッファ回路
８゜９と、入力端子または出力端子に使用される端子３
０と、端子３０を入力端子または出力端子とする４つの
ダイオード２０，２１，２２．３３からなる選択部１０
．及び選択部１ｏのダイオードを部分的に切断して端子
３０を入力端子または出力端子とする選択をし、決定を
する選択回路（図示せず）等からなる。
。この図を参照しつつ入力端子または出力端子に使用さ
れる端子を入力端子または出力端子に決定できるＰＬＡ
回路について説明する。・この回路は図の如く、複数の
ビット線３と、入力線または出力線に使用されるワード
線１１，１２と、インバータ動作を行なうバッファ回路
８゜９と、入力端子または出力端子に使用される端子３
０と、端子３０を入力端子または出力端子とする４つの
ダイオード２０，２１，２２．３３からなる選択部１０
．及び選択部１ｏのダイオードを部分的に切断して端子
３０を入力端子または出力端子とする選択をし、決定を
する選択回路（図示せず）等からなる。
端子３０を入力端子とする場合にはヒユーズ２１．２３
を切断する。このとき、インバータ動作を行なうバッフ
ァ回路８，９は入力回路として動作する。
を切断する。このとき、インバータ動作を行なうバッフ
ァ回路８，９は入力回路として動作する。
また、端子３０を出力端子とする場合には、ヒユーズ２
０．２２を切断する。このとき、バッファ回路８は出力
回路として動作し、バッファ回路９はフィードパ、７り
用バッファ回路として動作する・このフィードハック用
バッファ回路は出力回路より得られた出力信号を入力信
号として使用するためのバッファ回路である。
０．２２を切断する。このとき、バッファ回路８は出力
回路として動作し、バッファ回路９はフィードパ、７り
用バッファ回路として動作する・このフィードハック用
バッファ回路は出力回路より得られた出力信号を入力信
号として使用するためのバッファ回路である。
第３図は選択部１０を選択し決定する選択回路を説明す
るための回路図である。図中、４ｏは選択回路、５０は
電源電圧（Ｖｃｃ）供絡線、５１は接地線である。
るための回路図である。図中、４ｏは選択回路、５０は
電源電圧（Ｖｃｃ）供絡線、５１は接地線である。
例えば端子３０を入力端子とするのに選択部１０のヒユ
ーズ２１，２．３を切断する方法について以下に述べる
。まず、ヒユーズを切断可能とする（０４子６０ をＴ
ＴＬレベルのロウ・レベル（０〜０．８ｖ程度）とし、
ヒユーズを選択するための信号端子６１．６２の両端子
をロウ・レベルとすると、トランジスタＱ６及びＱｌ”
Ｉがオフ、Ｑｌ及びＱｌ４．がオンとなる。
ーズ２１，２．３を切断する方法について以下に述べる
。まず、ヒユーズを切断可能とする（０４子６０ をＴ
ＴＬレベルのロウ・レベル（０〜０．８ｖ程度）とし、
ヒユーズを選択するための信号端子６１．６２の両端子
をロウ・レベルとすると、トランジスタＱ６及びＱｌ”
Ｉがオフ、Ｑｌ及びＱｌ４．がオンとなる。
次に端子６３からヒユーズの切断電流を流すと、この電
流は、トランジスタＱ１４．ダイオードＤＺ。
流は、トランジスタＱ１４．ダイオードＤＺ。
ヒユーズ２１及びトランジスタＱｒ７を流れるので、ヒ
ユーズ２１が切断される。
ユーズ２１が切断される。
また、上述において、信号端子６１．６２の両端子をハ
イ・レベル（２〜５ｖ程度）とすれば、ヒユーズ２３が
切断される。このように選択部１０の４つのダイオード
２０，２１，２２．２３のどれを切断するかは、信号端
子６１．６２に加える信号レベルで決まり、信号端子６
１．６２に加える信号レベルと切断されるヒユーズの関
係を下表に示す。表中で、信号端子６１に加える信号レ
ベルをＳｌ、信号端子６２に加える信号レベルをＳ２．
ＴＴＬレヘレベロウ・レベルをり、ＴＴＬレベルのハイ
・レベルをＩ］としている。
イ・レベル（２〜５ｖ程度）とすれば、ヒユーズ２３が
切断される。このように選択部１０の４つのダイオード
２０，２１，２２．２３のどれを切断するかは、信号端
子６１．６２に加える信号レベルで決まり、信号端子６
１．６２に加える信号レベルと切断されるヒユーズの関
係を下表に示す。表中で、信号端子６１に加える信号レ
ベルをＳｌ、信号端子６２に加える信号レベルをＳ２．
ＴＴＬレヘレベロウ・レベルをり、ＴＴＬレベルのハイ
・レベルをＩ］としている。
このヒユーズの切断で特にヒユーズ２０または２１を切
断するときには、インバータ動作を行なうバッファ回路
８の出力段のトランジスタにヒユーズの切断電流が流れ
トランジスタを破壊するおそれがある。そこでヒユーズ
切断のときにバッファ回路８の出力信号線がハイ・イン
ピーダンス状態となるようにする。このバッファ回路８
を第４図に示す。図で、５０は電源電圧（Ｖｃｃ）線。
断するときには、インバータ動作を行なうバッファ回路
８の出力段のトランジスタにヒユーズの切断電流が流れ
トランジスタを破壊するおそれがある。そこでヒユーズ
切断のときにバッファ回路８の出力信号線がハイ・イン
ピーダンス状態となるようにする。このバッファ回路８
を第４図に示す。図で、５０は電源電圧（Ｖｃｃ）線。
５１は接地線、７１は入力信号線、７２は出力信号線で
ある。
ある。
この第４図において、端子７０をＴＴＬレベルのロウ・
レベルとするとトランジスタＱｚｚ、 Ｑ２Ｂがオフと
なり、出力信号線７２がハイ・インピーダンス状態とな
る。また、端子７０をＴＴＬレベルのハイ・レベルとし
ておくことにより、このノ＜ソファ回路はインバータと
して動作する。
レベルとするとトランジスタＱｚｚ、 Ｑ２Ｂがオフと
なり、出力信号線７２がハイ・インピーダンス状態とな
る。また、端子７０をＴＴＬレベルのハイ・レベルとし
ておくことにより、このノ＜ソファ回路はインバータと
して動作する。
以上述べたように、第２図のＰＬＡ回路において、選択
部１０のヒユーズ２０．２１，２２．２３を選択回路（
図示せず）により選択的に切断し、バッファ回路８．９
を入力回路または出力回路とフィードハック用バッファ
回路とし、端子３０を入力端子または出力端子とするこ
とができる。つまり、このＰＬＡ回路の使用者が入力端
子数及び出力端子数を自由に設定でき、１つの回路で使
用できる範囲が広くなる。
部１０のヒユーズ２０．２１，２２．２３を選択回路（
図示せず）により選択的に切断し、バッファ回路８．９
を入力回路または出力回路とフィードハック用バッファ
回路とし、端子３０を入力端子または出力端子とするこ
とができる。つまり、このＰＬＡ回路の使用者が入力端
子数及び出力端子数を自由に設定でき、１つの回路で使
用できる範囲が広くなる。
本実施例においては、ＰＬＡ回路について述べたが、本
発明は何もＰＬＡ回路に限定するものではなく、入出力
に使用可能な配線を有する内部論理回路と入カバソファ
及び出力バッファと入力端子または出力端子に使用でき
る端子を有する論理回路であればよい。また、選択部は
何もダイオードからなるものに限定するものではなく、
切断または短絡により、断線または接続が行なえるもの
であればよい。
発明は何もＰＬＡ回路に限定するものではなく、入出力
に使用可能な配線を有する内部論理回路と入カバソファ
及び出力バッファと入力端子または出力端子に使用でき
る端子を有する論理回路であればよい。また、選択部は
何もダイオードからなるものに限定するものではなく、
切断または短絡により、断線または接続が行なえるもの
であればよい。
（６）発明の効果
本発明によれば、入力端子または出力端子に使用される
端子と内部論理回路とそれらの間に設けられた大カバソ
ファまたは出力バッファとなるへソファ回路に接続され
た選択部を選択回路により選択配線することで、端子を
入力端子または出力端子に決定できるので、入力端子数
及び出力端子数を自由に設定でき、従来の入力端子数及
び出力端子数が製造時に決定されている場合に比べて、
使用範囲の広い論理回路となる。また、１つのバッファ
回路を入カバソファまたは出カバソファとするので、入
力バッファと出力バッファの２つのバッファを用意する
のに比べ合理的である。
端子と内部論理回路とそれらの間に設けられた大カバソ
ファまたは出力バッファとなるへソファ回路に接続され
た選択部を選択回路により選択配線することで、端子を
入力端子または出力端子に決定できるので、入力端子数
及び出力端子数を自由に設定でき、従来の入力端子数及
び出力端子数が製造時に決定されている場合に比べて、
使用範囲の広い論理回路となる。また、１つのバッファ
回路を入カバソファまたは出カバソファとするので、入
力バッファと出力バッファの２つのバッファを用意する
のに比べ合理的である。
第１図は従来のＰＬＡ回路を説明するための回路図、第
２図は本発明によるＰＬＡ回路を説明するための回路図
、第３図は本発明の選択回路の動作を説明するための回
路図、第４図は本発明の入カバソファまたは出カバソフ
ァとなるバッファ回路図である。 図で、１は入力線としてのワード線、２は出力線として
のワード線、３はビット線、４は入力回路、５は入力端
子、６は出力回路、７ば出力端子。 ８．９はバッファ回路、１０は選択部、１１．１２はワ
ード線、２０．２１，２２．２３はヒユーズ、３０は入
力端子または出力端子に使用される端子、４は選択回路
、５０は電源電圧（Ｖｃｃ）線、５１は接地線、６０は
ヒユーズを切断可能とする信号端子、６１．６２は切断
するヒユーズを決定する信号端子、６３はヒユーズの切
断電流を −流す端子、７０はバッファ回路の出力信号
線をハイ・インピーダンス状態とする信号端子、７１は
入力信号端子、７２は出力信号端子である。
２図は本発明によるＰＬＡ回路を説明するための回路図
、第３図は本発明の選択回路の動作を説明するための回
路図、第４図は本発明の入カバソファまたは出カバソフ
ァとなるバッファ回路図である。 図で、１は入力線としてのワード線、２は出力線として
のワード線、３はビット線、４は入力回路、５は入力端
子、６は出力回路、７ば出力端子。 ８．９はバッファ回路、１０は選択部、１１．１２はワ
ード線、２０．２１，２２．２３はヒユーズ、３０は入
力端子または出力端子に使用される端子、４は選択回路
、５０は電源電圧（Ｖｃｃ）線、５１は接地線、６０は
ヒユーズを切断可能とする信号端子、６１．６２は切断
するヒユーズを決定する信号端子、６３はヒユーズの切
断電流を −流す端子、７０はバッファ回路の出力信号
線をハイ・インピーダンス状態とする信号端子、７１は
入力信号端子、７２は出力信号端子である。
Claims (1)
- 入力端子または出力端子として使用される端子と、内部
論理回路と、前記端子と前記内部論理回路の間に設けら
れて入カバソファまたは出カバソファとなるバッファ回
路と、前記端子と前記内部論理回路と前記バッファ回路
の入力側及び出力側に接続された選択部と、前記選択部
に接続され、前記バッファ回路が入カバソファまたは出
カバソファとなるよう前記選択部を選択し決定する機能
を持つ選択回路を備えたことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002223A JPS60145726A (ja) | 1984-01-10 | 1984-01-10 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002223A JPS60145726A (ja) | 1984-01-10 | 1984-01-10 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60145726A true JPS60145726A (ja) | 1985-08-01 |
Family
ID=11523348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59002223A Pending JPS60145726A (ja) | 1984-01-10 | 1984-01-10 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145726A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4985650A (en) * | 1987-06-05 | 1991-01-15 | Siemens Aktiengesellschaft | Programmable logic circuit having bidirectional data lines |
| US4985649A (en) * | 1987-06-05 | 1991-01-15 | Siemens Aktiengesellschaft | Connection network for the adjustable connection of a PLA |
-
1984
- 1984-01-10 JP JP59002223A patent/JPS60145726A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4985650A (en) * | 1987-06-05 | 1991-01-15 | Siemens Aktiengesellschaft | Programmable logic circuit having bidirectional data lines |
| US4985649A (en) * | 1987-06-05 | 1991-01-15 | Siemens Aktiengesellschaft | Connection network for the adjustable connection of a PLA |
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