JPS60145726A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS60145726A JPS60145726A JP59002223A JP222384A JPS60145726A JP S60145726 A JPS60145726 A JP S60145726A JP 59002223 A JP59002223 A JP 59002223A JP 222384 A JP222384 A JP 222384A JP S60145726 A JPS60145726 A JP S60145726A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- input
- output
- circuit
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(11発明の技術分野
本発明は、論理回路に係り、特にプログラマブル論理ア
レイ回路等の複数の入力端子及び出力端子ををし、内部
論理のプログラム可能な回路に関する。
レイ回路等の複数の入力端子及び出力端子ををし、内部
論理のプログラム可能な回路に関する。
(2) 従来技術と問題点
PLA等の内部論理のプログラム可能な回路では、その
回路の内部論理をプログラムすれば、複数の入力信号に
よって所望の出力信号が得られる。
回路の内部論理をプログラムすれば、複数の入力信号に
よって所望の出力信号が得られる。
第1図に示す如<PLAでは、複数のワード線1.2と
それと交差する複数のビット線3による2段のアレイ部
分からなり、前段のアレイ部で入力線としてのワード線
1と後段の出力線としてのワード線2がある。
それと交差する複数のビット線3による2段のアレイ部
分からなり、前段のアレイ部で入力線としてのワード線
1と後段の出力線としてのワード線2がある。
一般に、前段においては、入力回路4のバッファにより
入力端子5に加えられる入力信号と同−論理のワード線
11または入力回路4のインバータにより前記ワード線
11と反対の論理のワード線12をダイオード等を介し
てピント線に接続することにより、接続するワード線l
の論理値からなる論理積の信号をビット線3に発生させ
る。後段においては、ビット線3をダイオード等を介し
て出力線としてのワード線2に接続することにより、接
続するビット線3の論理値の論理和の信号がワード線2
に出力される。すなわち入力信号と同−論理または反対
の論理から構成される積和形式の論理式から得られる信
号が出力線としてのワード線2に発生する。このワード
線2から出力回路6を通し信号を出々する。
入力端子5に加えられる入力信号と同−論理のワード線
11または入力回路4のインバータにより前記ワード線
11と反対の論理のワード線12をダイオード等を介し
てピント線に接続することにより、接続するワード線l
の論理値からなる論理積の信号をビット線3に発生させ
る。後段においては、ビット線3をダイオード等を介し
て出力線としてのワード線2に接続することにより、接
続するビット線3の論理値の論理和の信号がワード線2
に出力される。すなわち入力信号と同−論理または反対
の論理から構成される積和形式の論理式から得られる信
号が出力線としてのワード線2に発生する。このワード
線2から出力回路6を通し信号を出々する。
この回路においては、信号入力に使用する入力端子及び
信号出力に使用する出力端子が製造時に決められており
、回路使用時に、決められた入力端子数より多くの入力
端子が必要な場合や、決められた出力端子数より多くの
出力端子が必要な場合にその回路は使用できず、常に入
力端子及び出力端子がそれぞれ必要数を満足するものを
使用する以外に方法がなかった。
信号出力に使用する出力端子が製造時に決められており
、回路使用時に、決められた入力端子数より多くの入力
端子が必要な場合や、決められた出力端子数より多くの
出力端子が必要な場合にその回路は使用できず、常に入
力端子及び出力端子がそれぞれ必要数を満足するものを
使用する以外に方法がなかった。
(3)発明の目的
本発明の目的は、上述の問題を解消し、入力端子または
出力端子として使用される端子と内部論理回路の間に設
けたバッファ回路を入カバソファまたは出カバソファと
なるよう選択でき一1使用者が端子を入力端子または出
力端子に決定できる論理回路を提供するにある。
出力端子として使用される端子と内部論理回路の間に設
けたバッファ回路を入カバソファまたは出カバソファと
なるよう選択でき一1使用者が端子を入力端子または出
力端子に決定できる論理回路を提供するにある。
(4)発明の構成
入力端子または出力端子として使用される端子と、内部
論理回路と、前記端子と前記内部論理回路の間に設けら
れて入カバソファまたは出カバソファとなるバッファ回
路と、前記端子と前記内部論理回路と前記バッファ回路
の入力側及び出力側に接続された選択部と、−前記選択
部に接続され、前記バッファ回路が入カバソファまたは
出カバソファとなるよう前記選択部を選択し決定する機
能を持つ選択回路を備えたことにより達成される。
論理回路と、前記端子と前記内部論理回路の間に設けら
れて入カバソファまたは出カバソファとなるバッファ回
路と、前記端子と前記内部論理回路と前記バッファ回路
の入力側及び出力側に接続された選択部と、−前記選択
部に接続され、前記バッファ回路が入カバソファまたは
出カバソファとなるよう前記選択部を選択し決定する機
能を持つ選択回路を備えたことにより達成される。
(5)発明の実施例
第2図は本発明一実施例を説明するための回路図である
。この図を参照しつつ入力端子または出力端子に使用さ
れる端子を入力端子または出力端子に決定できるPLA
回路について説明する。・この回路は図の如く、複数の
ビット線3と、入力線または出力線に使用されるワード
線11,12と、インバータ動作を行なうバッファ回路
8゜9と、入力端子または出力端子に使用される端子3
0と、端子30を入力端子または出力端子とする4つの
ダイオード20,21,22.33からなる選択部10
.及び選択部1oのダイオードを部分的に切断して端子
30を入力端子または出力端子とする選択をし、決定を
する選択回路(図示せず)等からなる。
。この図を参照しつつ入力端子または出力端子に使用さ
れる端子を入力端子または出力端子に決定できるPLA
回路について説明する。・この回路は図の如く、複数の
ビット線3と、入力線または出力線に使用されるワード
線11,12と、インバータ動作を行なうバッファ回路
8゜9と、入力端子または出力端子に使用される端子3
0と、端子30を入力端子または出力端子とする4つの
ダイオード20,21,22.33からなる選択部10
.及び選択部1oのダイオードを部分的に切断して端子
30を入力端子または出力端子とする選択をし、決定を
する選択回路(図示せず)等からなる。
端子30を入力端子とする場合にはヒユーズ21.23
を切断する。このとき、インバータ動作を行なうバッフ
ァ回路8,9は入力回路として動作する。
を切断する。このとき、インバータ動作を行なうバッフ
ァ回路8,9は入力回路として動作する。
また、端子30を出力端子とする場合には、ヒユーズ2
0.22を切断する。このとき、バッファ回路8は出力
回路として動作し、バッファ回路9はフィードパ、7り
用バッファ回路として動作する・このフィードハック用
バッファ回路は出力回路より得られた出力信号を入力信
号として使用するためのバッファ回路である。
0.22を切断する。このとき、バッファ回路8は出力
回路として動作し、バッファ回路9はフィードパ、7り
用バッファ回路として動作する・このフィードハック用
バッファ回路は出力回路より得られた出力信号を入力信
号として使用するためのバッファ回路である。
第3図は選択部10を選択し決定する選択回路を説明す
るための回路図である。図中、4oは選択回路、50は
電源電圧(Vcc)供絡線、51は接地線である。
るための回路図である。図中、4oは選択回路、50は
電源電圧(Vcc)供絡線、51は接地線である。
例えば端子30を入力端子とするのに選択部10のヒユ
ーズ21,2.3を切断する方法について以下に述べる
。まず、ヒユーズを切断可能とする(04子60 をT
TLレベルのロウ・レベル(0〜0.8v程度)とし、
ヒユーズを選択するための信号端子61.62の両端子
をロウ・レベルとすると、トランジスタQ6及びQl”
Iがオフ、Ql及びQl4.がオンとなる。
ーズ21,2.3を切断する方法について以下に述べる
。まず、ヒユーズを切断可能とする(04子60 をT
TLレベルのロウ・レベル(0〜0.8v程度)とし、
ヒユーズを選択するための信号端子61.62の両端子
をロウ・レベルとすると、トランジスタQ6及びQl”
Iがオフ、Ql及びQl4.がオンとなる。
次に端子63からヒユーズの切断電流を流すと、この電
流は、トランジスタQ14.ダイオードDZ。
流は、トランジスタQ14.ダイオードDZ。
ヒユーズ21及びトランジスタQr7を流れるので、ヒ
ユーズ21が切断される。
ユーズ21が切断される。
また、上述において、信号端子61.62の両端子をハ
イ・レベル(2〜5v程度)とすれば、ヒユーズ23が
切断される。このように選択部10の4つのダイオード
20,21,22.23のどれを切断するかは、信号端
子61.62に加える信号レベルで決まり、信号端子6
1.62に加える信号レベルと切断されるヒユーズの関
係を下表に示す。表中で、信号端子61に加える信号レ
ベルをSl、信号端子62に加える信号レベルをS2.
TTLレヘレベロウ・レベルをり、TTLレベルのハイ
・レベルをI]としている。
イ・レベル(2〜5v程度)とすれば、ヒユーズ23が
切断される。このように選択部10の4つのダイオード
20,21,22.23のどれを切断するかは、信号端
子61.62に加える信号レベルで決まり、信号端子6
1.62に加える信号レベルと切断されるヒユーズの関
係を下表に示す。表中で、信号端子61に加える信号レ
ベルをSl、信号端子62に加える信号レベルをS2.
TTLレヘレベロウ・レベルをり、TTLレベルのハイ
・レベルをI]としている。
このヒユーズの切断で特にヒユーズ20または21を切
断するときには、インバータ動作を行なうバッファ回路
8の出力段のトランジスタにヒユーズの切断電流が流れ
トランジスタを破壊するおそれがある。そこでヒユーズ
切断のときにバッファ回路8の出力信号線がハイ・イン
ピーダンス状態となるようにする。このバッファ回路8
を第4図に示す。図で、50は電源電圧(Vcc)線。
断するときには、インバータ動作を行なうバッファ回路
8の出力段のトランジスタにヒユーズの切断電流が流れ
トランジスタを破壊するおそれがある。そこでヒユーズ
切断のときにバッファ回路8の出力信号線がハイ・イン
ピーダンス状態となるようにする。このバッファ回路8
を第4図に示す。図で、50は電源電圧(Vcc)線。
51は接地線、71は入力信号線、72は出力信号線で
ある。
ある。
この第4図において、端子70をTTLレベルのロウ・
レベルとするとトランジスタQzz、 Q2Bがオフと
なり、出力信号線72がハイ・インピーダンス状態とな
る。また、端子70をTTLレベルのハイ・レベルとし
ておくことにより、このノ<ソファ回路はインバータと
して動作する。
レベルとするとトランジスタQzz、 Q2Bがオフと
なり、出力信号線72がハイ・インピーダンス状態とな
る。また、端子70をTTLレベルのハイ・レベルとし
ておくことにより、このノ<ソファ回路はインバータと
して動作する。
以上述べたように、第2図のPLA回路において、選択
部10のヒユーズ20.21,22.23を選択回路(
図示せず)により選択的に切断し、バッファ回路8.9
を入力回路または出力回路とフィードハック用バッファ
回路とし、端子30を入力端子または出力端子とするこ
とができる。つまり、このPLA回路の使用者が入力端
子数及び出力端子数を自由に設定でき、1つの回路で使
用できる範囲が広くなる。
部10のヒユーズ20.21,22.23を選択回路(
図示せず)により選択的に切断し、バッファ回路8.9
を入力回路または出力回路とフィードハック用バッファ
回路とし、端子30を入力端子または出力端子とするこ
とができる。つまり、このPLA回路の使用者が入力端
子数及び出力端子数を自由に設定でき、1つの回路で使
用できる範囲が広くなる。
本実施例においては、PLA回路について述べたが、本
発明は何もPLA回路に限定するものではなく、入出力
に使用可能な配線を有する内部論理回路と入カバソファ
及び出力バッファと入力端子または出力端子に使用でき
る端子を有する論理回路であればよい。また、選択部は
何もダイオードからなるものに限定するものではなく、
切断または短絡により、断線または接続が行なえるもの
であればよい。
発明は何もPLA回路に限定するものではなく、入出力
に使用可能な配線を有する内部論理回路と入カバソファ
及び出力バッファと入力端子または出力端子に使用でき
る端子を有する論理回路であればよい。また、選択部は
何もダイオードからなるものに限定するものではなく、
切断または短絡により、断線または接続が行なえるもの
であればよい。
(6)発明の効果
本発明によれば、入力端子または出力端子に使用される
端子と内部論理回路とそれらの間に設けられた大カバソ
ファまたは出力バッファとなるへソファ回路に接続され
た選択部を選択回路により選択配線することで、端子を
入力端子または出力端子に決定できるので、入力端子数
及び出力端子数を自由に設定でき、従来の入力端子数及
び出力端子数が製造時に決定されている場合に比べて、
使用範囲の広い論理回路となる。また、1つのバッファ
回路を入カバソファまたは出カバソファとするので、入
力バッファと出力バッファの2つのバッファを用意する
のに比べ合理的である。
端子と内部論理回路とそれらの間に設けられた大カバソ
ファまたは出力バッファとなるへソファ回路に接続され
た選択部を選択回路により選択配線することで、端子を
入力端子または出力端子に決定できるので、入力端子数
及び出力端子数を自由に設定でき、従来の入力端子数及
び出力端子数が製造時に決定されている場合に比べて、
使用範囲の広い論理回路となる。また、1つのバッファ
回路を入カバソファまたは出カバソファとするので、入
力バッファと出力バッファの2つのバッファを用意する
のに比べ合理的である。
第1図は従来のPLA回路を説明するための回路図、第
2図は本発明によるPLA回路を説明するための回路図
、第3図は本発明の選択回路の動作を説明するための回
路図、第4図は本発明の入カバソファまたは出カバソフ
ァとなるバッファ回路図である。 図で、1は入力線としてのワード線、2は出力線として
のワード線、3はビット線、4は入力回路、5は入力端
子、6は出力回路、7ば出力端子。 8.9はバッファ回路、10は選択部、11.12はワ
ード線、20.21,22.23はヒユーズ、30は入
力端子または出力端子に使用される端子、4は選択回路
、50は電源電圧(Vcc)線、51は接地線、60は
ヒユーズを切断可能とする信号端子、61.62は切断
するヒユーズを決定する信号端子、63はヒユーズの切
断電流を −流す端子、70はバッファ回路の出力信号
線をハイ・インピーダンス状態とする信号端子、71は
入力信号端子、72は出力信号端子である。
2図は本発明によるPLA回路を説明するための回路図
、第3図は本発明の選択回路の動作を説明するための回
路図、第4図は本発明の入カバソファまたは出カバソフ
ァとなるバッファ回路図である。 図で、1は入力線としてのワード線、2は出力線として
のワード線、3はビット線、4は入力回路、5は入力端
子、6は出力回路、7ば出力端子。 8.9はバッファ回路、10は選択部、11.12はワ
ード線、20.21,22.23はヒユーズ、30は入
力端子または出力端子に使用される端子、4は選択回路
、50は電源電圧(Vcc)線、51は接地線、60は
ヒユーズを切断可能とする信号端子、61.62は切断
するヒユーズを決定する信号端子、63はヒユーズの切
断電流を −流す端子、70はバッファ回路の出力信号
線をハイ・インピーダンス状態とする信号端子、71は
入力信号端子、72は出力信号端子である。
Claims (1)
- 入力端子または出力端子として使用される端子と、内部
論理回路と、前記端子と前記内部論理回路の間に設けら
れて入カバソファまたは出カバソファとなるバッファ回
路と、前記端子と前記内部論理回路と前記バッファ回路
の入力側及び出力側に接続された選択部と、前記選択部
に接続され、前記バッファ回路が入カバソファまたは出
カバソファとなるよう前記選択部を選択し決定する機能
を持つ選択回路を備えたことを特徴とする論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59002223A JPS60145726A (ja) | 1984-01-10 | 1984-01-10 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59002223A JPS60145726A (ja) | 1984-01-10 | 1984-01-10 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60145726A true JPS60145726A (ja) | 1985-08-01 |
Family
ID=11523348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59002223A Pending JPS60145726A (ja) | 1984-01-10 | 1984-01-10 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60145726A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4985650A (en) * | 1987-06-05 | 1991-01-15 | Siemens Aktiengesellschaft | Programmable logic circuit having bidirectional data lines |
US4985649A (en) * | 1987-06-05 | 1991-01-15 | Siemens Aktiengesellschaft | Connection network for the adjustable connection of a PLA |
-
1984
- 1984-01-10 JP JP59002223A patent/JPS60145726A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4985650A (en) * | 1987-06-05 | 1991-01-15 | Siemens Aktiengesellschaft | Programmable logic circuit having bidirectional data lines |
US4985649A (en) * | 1987-06-05 | 1991-01-15 | Siemens Aktiengesellschaft | Connection network for the adjustable connection of a PLA |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6515505B1 (en) | Functionality change by bond optioning decoding | |
JPH04321319A (ja) | 出力パッドを駆動するための方法及び装置 | |
US3914628A (en) | T-T-L driver circuitry | |
US6492853B1 (en) | Master/slave method for a ZQ-circuitry in multiple die devices | |
JP2865256B2 (ja) | バイポーラ・mos論理回路 | |
JPS60145726A (ja) | 論理回路 | |
US4355246A (en) | Transistor-transistor logic circuit | |
JPH08204582A (ja) | 半導体集積回路 | |
US5208487A (en) | RS flip-flop | |
US4965470A (en) | High integrated Bi-CMOS logic circuit | |
JP3237420B2 (ja) | 半導体装置 | |
US3760190A (en) | Non-current summing multiple input latching circuit | |
US3986057A (en) | High performance latch circuit | |
US5319262A (en) | Low power TTL/CMOS receiver circuit | |
KR910005611B1 (ko) | 고집적 바이 씨 모스 논리회로 | |
JPS60139023A (ja) | アレイ・ロジツク回路 | |
WO2003007307A1 (en) | Zero static power programmable fuse cell for integrated circuits | |
JP2867253B2 (ja) | 3入力エクスクルシーブオアゲート | |
KR910005612B1 (ko) | 고집적 바이 씨 모스 논리회로 | |
JP3128661B2 (ja) | 高分解能タイミング調整回路 | |
JP2546398B2 (ja) | レベル変換回路 | |
JPH0191398A (ja) | 半導体記憶回路 | |
JP2751387B2 (ja) | Ecl回路の入力回路 | |
JPH0234211B2 (ja) | ||
JPH0220923A (ja) | プログラマブル・ロジック・デバイス |