JPS6014529B2 - Phase synchronization detection method - Google Patents

Description

【発明の詳細な説明】 本発明は、基準信号に対し位相同期状態とする比較信号
が、基準信号に対し非同期状態となったことを検出する
際に適用される位相同期検出方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a phase synchronization detection method that is applied when detecting that a comparison signal that is in phase synchronization with a reference signal is out of synchronization with the reference signal. .

位相同期回路は、周波数シンセサィザ等において、電圧
制御発振器の出力を基準信号へ同期させる場合等に用い
られているが、比較信号としての電圧制御発振器出力の
周波数が、同期引込範囲から外れたときに、同期引込範
囲周波数よりも高い周波数または低い周波数のいずれへ
変化したかを検出し、同期状態で入る速度が速やかとな
る様に制御することが行なわれており、この目的上位相
同期検出回路が用いられている。第１図は、電圧制御発
振器を制御する位相同期回路と共に、従来の方式による
位相同期検出回路を示すブロック図であり、入力ｍへ与
えられた基準信号Ｒと、電圧制御発振器ＶＣＯからの比
較信号Ｖとを、位相比較器ＰＣＰにおいて位相比較を行
ない、第１図における各部の波形を示す第２図Ａのタイ
ムチャートのとおり、基準信号Ｒの周波数ｆＲと比較信
号Ｖの周波数ｆｖとが等しく、かつ、同期状態となった
ときには、共に“Ｈ”（高レベル）となり、非同期状態
のｆＲ＞ｆｖまたはｆＲ＜ｆｖでは、両信号Ｒ，Ｖの差
が“Ｌ”（低レベル）として抽出される出力Ｕ，Ｄを得
ている。Phase synchronized circuits are used in frequency synthesizers and the like to synchronize the output of a voltage controlled oscillator with a reference signal, but when the frequency of the voltage controlled oscillator output as a comparison signal is out of the synchronization pull-in range. , it is performed to detect whether the frequency has changed to a higher or lower frequency than the synchronization pull-in range frequency and to control the speed to enter the synchronization state quickly.For this purpose, a phase synchronization detection circuit is used. It is used. FIG. 1 is a block diagram showing a conventional phase synchronization detection circuit as well as a phase synchronization circuit that controls a voltage controlled oscillator. As shown in the time chart of FIG. 2A showing the waveforms of each part in FIG. 1, the frequency fR of the reference signal R and the frequency fv of the comparison signal V are equal, and In addition, when they are in a synchronized state, they both become "H" (high level), and when fR>fv or fR<fv in an asynchronous state, the difference between both signals R and V is extracted as "L" (low level). Outputs U and D are obtained.

出力Ｕ，Ｄは、チャージポンプ回路ＣＰ川こおいて処理
され、周波数ｆＲとｆｖとの関係に応じて極性の反転す
るパルスＰ，となってから、完全積分形低減炉波器等の
ループフィルタＬＰＦにおいて平滑化され、これが制御
電圧として電圧制御発振器ＶＣＯへ与えられ、これによ
って、比較信号Ｖが基準信号Ｒに対し位相同期状態とな
る様に制御される。なお、位相比較器ＰＣＰおよびチャ
ージポンプ回路ＣＰＣとしては、モトラロ社製のＭＣ４
０４４修築積回路が一般に用いられ、出力Ｐ，は常時が
ｏの電圧が生じており、これが出力Ｕ，Ｄに応じＥｏま
たは紅。The outputs U and D are processed by the charge pump circuit CP to become a pulse P whose polarity is inverted according to the relationship between the frequencies fR and fV, and then passed through a loop filter such as a fully integral type reduction wave generator. It is smoothed in the LPF and given as a control voltage to the voltage controlled oscillator VCO, thereby controlling the comparison signal V to be in phase synchronization with the reference signal R. The phase comparator PCP and charge pump circuit CPC are MC4 manufactured by Motoraro.
A 044 repair product circuit is generally used, and the output P always produces a voltage of O, which is Eo or red depending on the outputs U and D.

へ変化するものとなっている。以上の位相同期回路に対
し、同期検出回路は積分器ＩＮＴおよび電圧比較器ＶＣ
Ｐ，，ＶＣＰ２により構成されており、比較信号Ｖの周
波数ｆｖに応じた出力Ｐ，の変化にしたがって、積分器
ＩＮＴの出力Ｐ２は第２図Ｂに示すとおり、基準信号Ｒ
の周波数ｆＲを中心として変化するものとなっている。It is expected to change to. For the above phase-locked circuit, the synchronization detection circuit includes an integrator INT and a voltage comparator VC.
As shown in FIG. 2B, the output P2 of the integrator INT changes according to the change in the output P, according to the frequency fv of the comparison signal V.
It changes around the frequency fR of .

出力Ｐ２は、第２図Ｂの傾斜部によって示される同期引
込範囲周波数における上限側および下限側の周波数ｆａ
，ｆｂと対応する基準電圧Ｖａ，Ｖｂと、電圧比較器Ｖ
ＣＰ，，ＶＣＰ２により比較され、第２図Ｃに示すとお
りの比較出力Ｐ３，Ｐ４となり、これが同期検出々力Ｐ
ＵＴ，，ＯＵＴ２として送出される。すなわち、比較信
号Ｖの周波数ｆｖがｆａ以上となれば出力Ｐ３が“Ｈ”
となるのに対し、ｆｂ以下となれば出力Ｐ４が“Ｈ”と
なるため、これによって比較信号Ｖの周波数ｆｖが、同
期引込範囲周波数の高い方または低い方のいずれへ変化
したかを求めることができる。The output P2 is the frequency fa at the upper and lower limits of the synchronous pull-in range frequency indicated by the slope part in FIG. 2B.
, fb, the corresponding reference voltages Va, Vb, and the voltage comparator V
CP,,VCP2 are compared, resulting in comparison outputs P3 and P4 as shown in Fig. 2C, which is the synchronization detection power P.
It is sent as UT,,OUT2. That is, if the frequency fv of the comparison signal V becomes equal to or higher than fa, the output P3 becomes "H".
On the other hand, if it becomes less than fb, the output P4 becomes "H", so it is necessary to find out whether the frequency fv of the comparison signal V has changed to the higher or lower side of the synchronization pull-in range frequency. I can do it.

しかし、以上の同期検出方式においては、電圧比較器Ｖ
ＣＰ，，ＶＣＰ２にアナログ量としての基準亀圧Ｖａ，
Ｖｂを与えねばならず、この設定が微妙となり、調整
が困難であると共に、積分器ｍＴおよび電圧比較器ＶＣ
Ｐ，，ＶＣＰ２の温度特性に基づき、比較出力Ｐ３，Ｐ
４の変化点が変動する等の欠点を生じている。However, in the above synchronous detection method, the voltage comparator V
CP,, standard tortoise pressure Va, as an analog quantity to VCP2,
Vb must be given, and this setting is delicate and difficult to adjust, and the integrator mT and voltage comparator VC
Based on the temperature characteristics of P,,VCP2, the comparison output P3,P
However, there are disadvantages such as the change point of No. 4 fluctuating.

本発明は、従来のか）る欠点を根本的に解決する目的を
有し、基準信号と比較信号との周波数差を加減算カウン
タによりカウントし、そのカウント値が所定値に達した
とき基準信号と比較信号との非同期状態を検出すること
により、ディジタル回路による構成を実現し、調整の容
易化と動作の安定化とを同時に得るものとした極めて理
想的な、位相同期検出方式を提供するものである。The present invention has the purpose of fundamentally solving the above-mentioned drawbacks of the conventional art, and the frequency difference between a reference signal and a comparison signal is counted by an addition/subtraction counter, and when the count value reaches a predetermined value, the frequency difference is compared with the reference signal. By detecting an asynchronous state with a signal, a configuration using a digital circuit is realized, and an extremely ideal phase synchronization detection method is provided that simultaneously facilitates adjustment and stabilizes operation. .

以下、実施例を示す第３図Ｌ汎蜂により本発明の詳細を
説明する。第３図のブロック図においては、位相比較器
ＣＰＣとして反転排他的論理和（以下、ＮＥＸＯＲ）ゲ
ート○．が用いられていると共に、ループフィルタＬＰ
Ｆには、演算増幅器Ａに対し、入力抵抗器Ｒ，、帰還抵
抗器Ｒ２および帰還コンデンサＣ．の付加された完全積
分形アクチブフィル夕が用いられており、ＮＥＸＯＲゲ
ート○．により基準信号ａと比較信号ｂとの波形差を抽
出のうえ、これをループフィルタＬＰＦにより平滑化し
てから電圧制御発振器ＶＣＯを制御し、これらによって
位相同期回路を構成している。The details of the present invention will be explained below with reference to FIG. 3, which shows an embodiment. In the block diagram of FIG. 3, the phase comparator CPC is an inverted exclusive OR (hereinafter referred to as NEXOR) gate ○. is used, and the loop filter LP
F has an input resistor R, a feedback resistor R2, and a feedback capacitor C. A fully integral active filter with an additional NEXOR gate ○. After extracting the waveform difference between the reference signal a and the comparison signal b, this is smoothed by a loop filter LPF and then the voltage controlled oscillator VCO is controlled, thereby forming a phase locked circuit.

たゞし、演算増幅器Ａに与える基準電圧Ｖ８は、基準信
号Ｒと比較信号Ｖとの波形立上り時点が同一とならない
様に、ループフィルタＬＰＦの出力電圧がなるものとし
て設定されている。However, the reference voltage V8 applied to the operational amplifier A is set so that the output voltage of the loop filter LPF is such that the reference signal R and the comparison signal V do not have the same waveform rise time.

また、各部の波形は第４図のタイムチャートに示すとお
りであり、同図Ａは同期状態、同図ＢはｆＲ＜ｆｖの非
同期状態、同図ＣはｆＲ＞ｆｖの非同期状態を示してい
る。The waveforms of each part are as shown in the time chart in Figure 4, where A shows the synchronous state, B shows the asynchronous state where fR<fv, and C shows the asynchronous state where fR>fv. .

一方、位相同期検出回路は、遅延ィンバータ瓜，，ＩＮ
２、ＮＡＮＤゲートＧ２，Ｇ３乃至Ｄ形のフリツプフロ
ップ回路（以下、ＦＦＣ）ＦＦ２，ＦＦ３により構成さ
れており、後述のとおり同期状態ではＦＦＣ・ＦＦ，が
リセット状態であり、その出力ｉが“Ｈ”となっている
ため、遅延ィンバータＩＮ，，凪２の遅延時間に応じた
パルス幅の基準パルスｃと、比較パルスｄとが、基準信
号ａと比較信号ｂとに基づき、ＮＡＮＤゲート○２およ
び○３により各個に形成され、これが、プリセッタブル
形の加減算カウンタＵＤＣにおける加算入力ＵＰおよび
減算入力ＤＮへ各個に与えられる。On the other hand, the phase synchronization detection circuit is connected to a delay inverter
2. It is composed of NAND gates G2, G3 and D-type flip-flop circuits (hereinafter referred to as FFC) FF2 and FF3.As will be described later, in the synchronous state, the FFC and FF are in the reset state, and the output i is "H". Therefore, the reference pulse c whose pulse width corresponds to the delay time of the delay inverter IN, 2 and the comparison pulse d are connected to the NAND gates ○2 and ○ based on the reference signal a and the comparison signal b. 3, and these are respectively applied to the addition input UP and subtraction input DN of the presettable addition/subtraction counter UDC.

また、カウンタ等を用いたタイミングパルス発生器ＴＰ
Ｇにおいては、基準信号ａの立上り変化点をカウントし
て分周し、基準信号ａのＮ個毎にタイミングパルスｅを
発生しており、これが遅延回路ＤＬを介して加減算カウ
ンタＵＤＣのロ−ド端子Ｌへ与えられると共に、同カウ
ンタＵＤＣのデータ入力Ｄ＾〜Ｄｃは、Ｄ＾，Ｄ８にア
ース、Ｄｃに電源Ｖｃｃが印加され、２進数の“４”に
相当する電圧状態となっているため、まず、‘‘４”が
基準値としてプリセットされ、カウント出力Ｑ＾〜Ｑｃ
は第４図Ａのｇ〜ｊに示すとおり、２進数の“４”を表
わす状態となる。In addition, a timing pulse generator TP using a counter etc.
In G, the rising and changing points of the reference signal a are counted and frequency-divided, and a timing pulse e is generated every N times of the reference signal a, which is loaded into the addition/subtraction counter UDC via the delay circuit DL. In addition to being applied to the terminal L, the data inputs D^ to Dc of the counter UDC are in a voltage state corresponding to the binary number "4", with the ground being applied to D^ and D8 and the power supply Vcc being applied to Dc. , First, ``4'' is preset as the reference value, and the count output Q^~Qc
As shown in g to j of FIG. 4A, becomes a state representing the binary number "4".

この状態に対し、基準パルスｃは加算、比較パルスｄは
減算を行なうが、同期状態であれば、“４”に対し±“
１”の加減算は行なわれても、より以上の加減算は行な
われず、カウント出力Ｑ＾〜Ｑｃが示すカウント値は“
３”〜“５”の範囲内に留まり、第３図の例では、ィン
バータＩＮ３，川４およびＮＡＮＤゲート○４，Ｇ５に
より、カウント出力Ｑ＾〜Ｑｃが所定値としての“６”
に達したときＮＡＮＤゲート○４の出力ｋが“Ｌ”、同
様に所定値としての“２”に達しときＮＡＮＤゲートＧ
５の出力１が“Ｌ”にな回路を構成しているため、各出
力ｋ，１は“Ｈ”であり、これらとタイミングパルスｅ
との一致によりＦＦＣ・ＦＦ２，ＦＦ３がセット状態を
維持し、その出力ｍ，ｎは‘ＩＬ”となっており、これ
が同期検出々力ＯＵＴ，，ＯＵＬとして送出される。In this state, the reference pulse c performs addition and the comparison pulse d subtracts, but in a synchronous state, ±“
Even if the addition/subtraction of 1" is performed, no further addition/subtraction is performed, and the count value indicated by the count outputs Q^~Qc is "
In the example shown in FIG. 3, the count output Q^ to Qc is set to the predetermined value "6" by the inverter IN3, the river 4, and the NAND gates ○4 and G5.
When the output k of the NAND gate ○4 reaches "L", similarly when the output k of the NAND gate ○4 reaches "2" as the predetermined value, the output k of the NAND gate G
Since the circuit is configured such that the output 1 of 5 is "L", each output k, 1 is "H", and these and the timing pulse e
Due to the coincidence, the FFCs FF2 and FF3 maintain the set state, and their outputs m and n become 'IL', which is sent out as the synchronization detection power OUT, , OUL.

なお、出力ｋ，１の“Ｈ”がＮＡＮＤゲートＧ６へ与え
られており、その出力が‘ＩＬ”となっているため、Ｆ
ＦＣ・ＦＦ，はセットされず、出力ｉが“Ｈ”となって
いることにより、ＮＡＮＤゲートＧ２，Ｇ３において上
述のとおり基準パルスｃおよび比較パルスｄの形成が行
なわれる。Note that "H" of output k,1 is given to NAND gate G6, and its output is 'IL', so F
Since FC and FF are not set and the output i is "H", the reference pulse c and the comparison pulse d are formed in the NAND gates G2 and G3 as described above.

以上に対し、ｆＲ＜ｆｖの非同期状態となれば、第４図
Ｂのとおり、比較パルスｄによる減算が反復され、カウ
ント出力ＱＡ〜Ｑｃが“２”を示す状態となり、これに
よってＮＡＮＤゲートＧ５の出力１が“Ｌ”へ転じ、Ｎ
ＡＮＤゲートＧ６の出力は“Ｈ”となるため、ＦＦＣ・
ＦＦ，がセットされてその出力ｊを‘‘Ｌ”とし、ＮＡ
ＮＤゲートＧ２，Ｇ３の出力を“Ｈ”に固定して基準パ
ルスｃおよび比較パルスｄの形成を阻止する。On the other hand, if the asynchronous state of fR<fv occurs, the subtraction by the comparison pulse d is repeated as shown in FIG. Output 1 changes to “L” and N
Since the output of AND gate G6 becomes “H”, FFC・
FF, is set and its output j is set to ``L'', and NA
The outputs of ND gates G2 and G3 are fixed at "H" to prevent the formation of reference pulse c and comparison pulse d.

なお、ＮＡＮＤゲートＧ５の出力１が“Ｌ”となること
により、ＦＦＣ・ＦＦ３はリセット状態となり、出力ｎ
が“Ｈ”となって、これが同期検出々力ＯＵＴ２として
送出され、ｆＲ＜ｆｖの方向へ比較信号ｂの周波数ｆｖ
が変化したことの検出が行なわれる。Note that when the output 1 of the NAND gate G5 becomes "L", the FFC/FF3 becomes a reset state, and the output n
becomes “H”, and this is sent out as the synchronization detection power OUT2, and the frequency fv of the comparison signal b increases in the direction of fR<fv.
A change in is detected.

なおｆＲくｆｖの時非同期検出々力に“Ｌ”が必要な場
合は、同期検出々力ＯＵＴ２としてＦＦＣ・ＦＦ３のＱ
端子を使用する。If "L" is required for the asynchronous detection force when fR x fv, use the Q of FFC/FF3 as the synchronous detection force OUT2.
Use terminals.

また、ｆＲ＞ｆｖの非同期状態とすれば、第４図Ｃのと
おり、基準パルスｃによる加算が反復され、カウント出
力Ｑ＾〜Ｑｃが“６”を示す状態となり、これによって
ＮＡＮＤゲートＧ４の出力ｋが“Ｌ”へ転じ、前述と同
様にＮＡＮＤゲートＧ６の出力が“Ｈ”となり、ＦＦＣ
・ＦＦ，がセットされて出力ｉを“Ｌ’’とし、基準パ
ルスｃおよび比較パルスｄの形成を阻止すると共に、Ｎ
ＡＮＤゲートＧ４の出力ｋ‘こよりＦＦＣ・ＦＦ２をリ
セット状態とし、出力ｍの“Ｈ”を同期検出々力ＯＵＴ
，として送出するため、これによって、比較信号ｂの周
波数ｆｖがｆＲ＞ｆｖの方向へ変化したことの検出が行
なわれる。Furthermore, if the asynchronous state is fR>fv, as shown in FIG. k turns to "L", the output of NAND gate G6 becomes "H" as before, and the FFC
・FF, is set to make the output i “L” and prevent the formation of the reference pulse c and the comparison pulse d, and the N
The FFC/FF2 is reset from the output k' of the AND gate G4, and the "H" of the output m is output from the synchronization detection power OUT.
, so that it is detected that the frequency fv of the comparison signal b has changed in the direction of fR>fv.

なお、タイミングパルス発生器ＴＰＧにおける基準信号
ａのカウント数をＮとすれば、非同期状態の検出精度は
次式によって示される。Note that if the count number of the reference signal a in the timing pulse generator TPG is N, the detection accuracy of the asynchronous state is expressed by the following equation.

器・±台 小【１１ したがって、カウント数Ｎの設定により、第２図Ｂに示
す周波数ｆａ，ｆｂを定めることができる。Therefore, by setting the count number N, the frequencies fa and fb shown in FIG. 2B can be determined.

また、ィンパルス性雑音等に基づく瞬間的な非同期状態
の検出を阻止する場合には、ィンバータｍ３，ＩＮ４お
よびＮＡＮＤゲ−トＧ４，Ｇ５により検出する加減算カ
ウンタＵＤＣのカウント数を、“６”より大かつ、“２
”より小とすればよい。In addition, in order to prevent the detection of instantaneous asynchronous states due to impulse noise, etc., the count number of the addition/subtraction counter UDC detected by inverters m3 and IN4 and NAND gates G4 and G5 should be set to a value greater than "6". And “2
``You can make it smaller.

第５図は、他の実施例を示すブロック図であり、第３図
におけるＦＦＣ・ＦＦ，を省略し、代りにインバータＷ
５を設けたものであり、第３図の構成と同様の結果が得
られる。FIG. 5 is a block diagram showing another embodiment, in which the FFC and FF in FIG. 3 are omitted and an inverter W is used instead.
5, and the same result as the configuration shown in FIG. 3 can be obtained.

なお、ＯＲゲートＧ７は、非同期状態をｆＲ＜ｆｖ、ｆ
Ｒ＞ｆｖにか）わらず検出するためのものであり、同期
検出々力ＯＵＴ，，ＯＵＴ２のいずれが“Ｈ”となって
も、同期検出々力ＯＵＴ３は“Ｈ”となる。Note that the OR gate G7 defines the asynchronous state as fR<fv, f
R>fv), and even if any of the synchronization detection forces OUT, , OUT2 becomes "H", the synchronization detection power OUT3 becomes "H".

このほか、比較信号ｂを分周のうえ遅延ィンバータ風２
およびＮＡＮＤゲートＧ３へ与えてもよく、遅延ィンバ
ータ川，、ＩＮ２を微分回路としても同機であり、種々
の変形が自在である。In addition, the comparison signal b is frequency-divided and delayed inverter wind 2
and NAND gate G3, and the delay inverter RI, IN2 can also be used as a differentiating circuit, and various modifications are possible.

以上の説明により明らかなとおり本発明によれば、ディ
ジタル回路により位相同期検出回路が構成され、集積回
路化による小形、軽量化が容易であると共に、調整の簡
易化、動作の安定化および低価格化が実現し、非同期状
態検出周波数の設定も確実となるため、各種位相同期回
路の非同期状態検出に用いて顕著な効果を呈する。As is clear from the above explanation, according to the present invention, the phase synchronization detection circuit is configured by a digital circuit, and it is easy to reduce the size and weight by integrating the circuit, as well as simplify the adjustment, stabilize the operation, and reduce the cost. , and the asynchronous state detection frequency can be set reliably, so it can be used to detect the asynchronous state of various phase-locked circuits and has a remarkable effect.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来例のブロック図、第２図Ａは第１図におけ
る各部の波形を示すタイムチャート、第２図Ｂは比較信
号の周波数を積分器の出力との関係を示す図、第２図Ｃ
は比較信号の周波数と電圧比較器の出力との関係を示す
図、第３図は本発明の実施例を示すブロック図、第４図
は第３図における各部の波形を示すタイムチャートであ
り、Ａは同期状態、Ｂ，Ｃは非同期状態、第５図は他の
実施例を示すブロック図である。 ｍ，，ＩＮ２・・・・・・遅延ィンバータ、ＩＮ３，Ｉ
Ｎ４・・・・・・ィンノゞータ、Ｇ２〜Ｇ５・・・・・
・ＮＡＮＤゲート、ＴＰＧ・・・タイミングパルス発生
器、ＤＬ・・・・・・遅延回路、ｍ℃・・…・加減算カ
ウンタ、ａ…・・・基準信号、ｂ・…・・比鮫信号、ｃ
・・・・・・基準パルス、ｄ・・・・・・比較パルス、
ｅ……タイミングパルス。 第１図 第２図 第３図 第４図 第４図 第５図Fig. 1 is a block diagram of the conventional example, Fig. 2A is a time chart showing the waveforms of each part in Fig. 1, Fig. 2B is a diagram showing the relationship between the frequency of the comparison signal and the output of the integrator, Diagram C
is a diagram showing the relationship between the frequency of the comparison signal and the output of the voltage comparator, FIG. 3 is a block diagram showing an embodiment of the present invention, and FIG. 4 is a time chart showing waveforms of various parts in FIG. A is a synchronous state, B and C are asynchronous states, and FIG. 5 is a block diagram showing another embodiment. m,, IN2... Delay inverter, IN3, I
N4...Inno Data, G2~G5...
・NAND gate, TPG...timing pulse generator, DL...delay circuit, m℃...addition/subtraction counter, a...reference signal, b...Hisame signal, c
...Reference pulse, d...Comparison pulse,
e...timing pulse. Figure 1 Figure 2 Figure 3 Figure 4 Figure 4 Figure 5

Claims (1)

【特許請求の範囲】[Claims] １ 基準信号から形成した基準パルスと、前記基準信号
に対し同期状態とする比較信号から形成した比較パルス
とをプリセツタブル形加減算カウンタの加算入力および
減算入力へ各個に与え、かつ、同期引込範囲周波数の上
限および下限周波数に応じたカウンタ数により前記基準
信号の変化点を分周して発生したタイミングパルスを遅
延させたパルスにしたがい前記加減算カウンタへ基準値
をプリセツトし、該加減算カウントのカウント出力が所
定値に達したとき前記基準信号と比較信号との非同期状
態を検出することを特徴とした位相同期検出方式。1. Apply a reference pulse formed from a reference signal and a comparison pulse formed from a comparison signal to be synchronized with the reference signal to the addition input and subtraction input of a presettable addition/subtraction counter, and A reference value is preset to the addition/subtraction counter according to a pulse obtained by delaying a timing pulse generated by dividing the changing point of the reference signal by a number of counters corresponding to the upper and lower limit frequencies, and the count output of the addition/subtraction count is set to a predetermined value. A phase synchronization detection method, characterized in that an asynchronous state between the reference signal and the comparison signal is detected when the reference signal and the comparison signal reach a certain value.