JPS60144332U - Serial data input - parallel data output circuit - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本考案によるシリアルデータ入力−パラレルデ
ータ出力回路の一実施例を示す回路図、第２図は第１図
の動作説明に供するタイムチャートである。 ＳＲ１〜ＳＲ８・・・シフトレジスタ、ＳＲＧ・・・シ
フトレジスタ群、ＰＳＣＮＴ・・・プリセットカウンタ
ー、ＤＣＲ・・・デコーダ。FIG. 1 is a circuit diagram showing an embodiment of the serial data input/parallel data output circuit according to the present invention, and FIG. 2 is a time chart for explaining the operation of FIG. 1. SR1 to SR8...shift register, SRG...shift register group, PSCNT...preset counter, DCR...decoder.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] パラレルデータ出力機能を有するシフトレジスタを、入
力されるシリアルデータを所定のビット要分連続して保
持するためにカスケード接続したシフトレジスタ群と、
任意のカウントデータがプリセットできかつデータリー
ド信号の入力によりカウントデータを順次１づつ更新す
るプリセットカウンターｉ、このプリセットカウンター
のカウントデータに対応して前記シフトレジスタ群の特
゛定のシフトレジスタに対してパラレルデータの出力要
求信号を生成するデコーダとにより構成され、所定のビ
ット要分連続して入力されたシリアルデ二りをシフトレ
ジスタ単位に任意のビット列を指定して読出し得るよう
にしたことを特徴とするシリアルデータ入力−パラレル
データ出力回路。a shift register group in which shift registers having a parallel data output function are cascaded to continuously hold a predetermined number of bits of input serial data;
A preset counter i that can be preset with arbitrary count data and that sequentially updates the count data by 1 by inputting a data read signal, and a preset counter i that can sequentially update the count data by 1 by inputting a data read signal, and a preset counter i that corresponds to the count data of this preset counter to a specific shift register of the shift register group. and a decoder that generates a parallel data output request signal, and is characterized in that serial digital data continuously input for a predetermined number of bits can be read out by specifying an arbitrary bit string for each shift register. Serial data input-parallel data output circuit.