JPS60143783A - Voltage comparison apparatus - Google Patents

Abstract

PURPOSE:To enable set-off compensation of stray capacity, by connecting the semiconductor capacitor wherein an insulating layer is embedded between two semiconductor layers to the inversed input terminal of an operational amplifier. CONSTITUTION:A semiconductor layer N<+>1 is opposed to a conductor layer 11 through an insulating layer S1 on a P type silicon substrate 4 and the terminal ends of the opposed layers form an overlapped part L1 while a semiconductor layer N<+>2 is opposed to the conductor layer 11 through an insulating layer S2 and the terminal ends of the opposed layers form an overlapped part L2. In this case, the layers N<+>1, N<+>2 are held under an electrical continuity state and, further, in the space between opposed leading end edge parts of the overlapped layers N<+>1, N<+>2, a thick insulating layer 10 is embedded between the substrate 4 and the layer 11 to electrically block both layers N<+>1, N<+>2. Therefore, even if any drive signal is supplied to the layer 11, the formation of a channel is not formed on the substrate 4 and, therefore, the stray capacity thereof is uniquely determined as the sum of capacities C2', C2''. As a result, electrostatic capacity for compensating a semiconductor capacitor is always held to a definite value to gate voltage showing alternating change between power source voltage and earth and, therefore, the set-off compensation of stray capacity at the reversal input terminal of an operation amplifier becomes good.

Description

【発明の詳細な説明】 く技術分野〉 この発明は逐次比較形電圧比較装置に係わり、特に、入
力電圧と基準電圧とが、その一端に対して択一的に、交
互に供給される電圧記憶用コンデンサと、該コンデンサ
の他端からの出、力雷庄を増幅オる演算増幅器と、該増
幅器の入出力端子間を駆動信号に応答して断続する電界
効果形トランジスタと、該駆動信号と補相関係にある補
相駆動信号の信号源と該増幅器の反転入力端子間に設け
た補償用半導体コンデンサとからなる逐次比較形電圧比
較装置において、該補償用半導体コンデンサをその静電
容量が補相駆動信号の大きさに依存することなく常に一
定値を維持するような構造に形成し、該増幅器の反転入
力端子に表われる不所望の電圧変動を取り除き、高精度
の電圧比較を可能にする電圧比較装置に関するものであ
る。[Detailed Description of the Invention] Technical Field> The present invention relates to a successive approximation type voltage comparator, and particularly to a voltage memory in which an input voltage and a reference voltage are alternatively and alternately supplied to one end of the voltage comparator. an operational amplifier that amplifies the output from the other end of the capacitor, a field effect transistor that connects the input and output terminals of the amplifier in and out in response to a drive signal; In a successive approximation type voltage comparator device comprising a signal source of complementary drive signals having a complementary relationship and a compensating semiconductor capacitor provided between the inverting input terminal of the amplifier, the capacitance of the compensating semiconductor capacitor is compensated. It is formed in a structure that always maintains a constant value regardless of the magnitude of the phase drive signal, eliminates undesired voltage fluctuations appearing at the inverting input terminal of the amplifier, and enables highly accurate voltage comparison. This invention relates to a voltage comparator.

〈従来技術〉 第１〜３図を用いて従来例の構成と動作を説明すれば以
下の通りである。<Prior Art> The configuration and operation of a conventional example will be explained below using FIGS. 1 to 3.

従来例の構成は、第１図に示すように、入力電圧と基準
電圧とがそれぞれ電界効果形トランジスタ等のスイッチ
ング素子２および３を介して、その一端に対して択一的
に、交互に供給される電圧記憶用コンデンサＣと、該コ
ンデンサの他端がその反転入力端子に接続され、その非
反転入力端子が接地された演算増幅器１と、該増幅器の
入出力端子間を駆動信号φに応答して断続する電界効果
形トランジスタＦＥＴＩ　と、該増幅器の反転入力端子
と該駆動信号の補相信号である補相駆動信号ｉの信号源
との間に補償用静電容量Ｃ２を形成する補償用半導体コ
ンデンサＦＥＴ２　とからなる。As shown in FIG. 1, the conventional configuration is such that the input voltage and the reference voltage are alternately supplied to one end of the switching elements 2 and 3, such as field effect transistors, respectively. A voltage storage capacitor C is connected to an operational amplifier 1 whose other end is connected to its inverting input terminal and whose non-inverting input terminal is grounded, and a voltage storage capacitor C is connected between the input and output terminals of the amplifier in response to a drive signal φ. A compensating capacitor C2 is formed between the field effect transistor FETI which is turned on and off, and the inverting input terminal of the amplifier and the signal source of the complementary drive signal i which is the complementary signal of the drive signal. It consists of a semiconductor capacitor FET2.

電界効果形ｌ・ランジスタＦＥＴＩおよびＦＥＴ２の構
造は、第３図に示すように、Ｐ形シリコン基板４の上に
拡散層を隔絶して設け、一方をソース５、他方をドレイ
ン６とし、さらに、その」−に二酸化シリコンの薄い絶
縁層７を介して、ソース５およびドレイン６の各々に対
して、その両縁端部が略々等面積の、二つの重なり部分
Ｌ１およびＬ２を形成する位置に、多結晶シリコンの導
体層８を設けている。As shown in FIG. 3, the structure of the field effect transistors FET I and FET 2 is as shown in FIG. A thin insulating layer 7 of silicon dioxide is interposed between the source 5 and the drain 6 at a position where both edges thereof form two overlapping portions L1 and L2 of approximately equal area. , a conductor layer 8 of polycrystalline silicon is provided.

従来例の動作は、第２図に示すように、入力電圧供給期
間中、スイッチング素子２のゲートに対して、ｒｌＪの
駆動信号Ｓ＋を印加すると（第２図（Ａ）　ａ　）　、
該スイッチング素子がオンとなり、入力端子Ｖｉｎが電
圧記憶用コンデンサＣの一端に供給される。次に、後続
の基準電圧供給期間中、スイッチング素子３のゲートに
対して、ｒｌＪの駆動信号Ｓ２を供給すると（第２図（
Ｂ）　ｂ　）　、該スイッチング素子がオンとなり、基
準電圧Ｖｓｔが電圧記憶用コンデンサＣの一端に供給さ
れる。そして、入力端子供給期間中、駆動信号Ｓ１に同
期して、電界効果形トランジスタＦＥＴＩのゲートに対
しては、「１」の駆動信号φが、供給される（第２図（
Ｃ）　Ｃ）。As shown in FIG. 2, the operation of the conventional example is such that when a drive signal S+ of rlJ is applied to the gate of the switching element 2 during the input voltage supply period (FIG. 2 (A) a),
The switching element is turned on, and the input terminal Vin is supplied to one end of the voltage storage capacitor C. Next, during the subsequent reference voltage supply period, when the rlJ drive signal S2 is supplied to the gate of the switching element 3 (see FIG.
B) b) The switching element is turned on and the reference voltage Vst is supplied to one end of the voltage storage capacitor C. During the input terminal supply period, a drive signal φ of "1" is supplied to the gate of the field effect transistor FETI in synchronization with the drive signal S1 (see FIG.
C) C).

このように、電界効果形トランジスタＦＥＴ１のゲート
に対して、「１」の駆動信号φが供給される期間（第２
図（Ｃ）　ｃ　）では、該電界効果形トランジスタがオ
ンとなり、演算増幅器１は微分器として作動し、その反
転入力端子に接続された電圧記憶用コンデン、すＣの他
端が仮想接地となるので、該電圧記憶用コンデンサの方
、電界効果形トランジスタＦＥＴＩのゲートに対して、
「０」の駆動信号φが供給される期間（第２図（Ｃ）　
ｄ　）では、該電界効果形トランジスタがオフとなり、
演算増幅器ｌは所定のスレショルド値と利得を有する増
幅器として作動し、電圧記憶用コンデンサＣの一端にお
ける入力電圧Ｖｉｎと基準電圧Ｖｓｔの差分を該電圧記
憶用コンデンサの他端における電圧変化として検出して
出力する。　以下、同様に、第２図（Ａ）（Ｂ）（Ｃ）
に示すように、周期的に変化する駆動信号Ｓ１．Ｓ２お
よびφにより駆動されて、スイッチング素子２および３
と、電界効果形トランジスタＦＥＴＩおよびＦＥＴ２が
、それぞれ、オンオフし、かくして、逐次比較形電圧比
較、装置が実現する。In this way, the period (second
In Figure (C) c), the field effect transistor is turned on, the operational amplifier 1 operates as a differentiator, and the other end of the voltage storage capacitor, sC, connected to its inverting input terminal becomes virtual ground. Therefore, the voltage storage capacitor is connected to the gate of the field effect transistor FETI,
Period during which drive signal φ of “0” is supplied (Fig. 2 (C)
In d), the field effect transistor is turned off,
The operational amplifier l operates as an amplifier having a predetermined threshold value and gain, and detects the difference between the input voltage Vin at one end of the voltage storage capacitor C and the reference voltage Vst as a voltage change at the other end of the voltage storage capacitor C. Output. Hereinafter, similarly, Fig. 2 (A) (B) (C)
As shown in FIG. 3, the periodically changing drive signal S1. Driven by S2 and φ, switching elements 2 and 3
Then, the field effect transistors FETI and FET2 are turned on and off, respectively, thus realizing a successive approximation type voltage comparison device.

しかるに、上記従来例の電圧比較装置においては、その
構造上、電界効果形トランジスタＦＥ、ＴＩのドレイン
５〜ゲート８間に漂遊容量Ｃ１が形成され、該漂遊容量
が電圧記憶用コンデンサＣに記憶された電圧を分圧する
ので、入力電圧とノ、（準電圧の比較結果に誤差を生ず
るという欠点かあり、この欠点を解消するためには、゛
屯界効果形トランジスタＦＥＴＩと類似構造の補償用半
導体コンデンサＦＥＴ２を伺設し、該補償用゛１′。導
体コンデンサの漂遊容Ｂ、　Ｃ２でもって１−記６１°
６Ｍ容量Ｃ１を相殺補償している。すなわち、電界効果
形トランジスタＦＥＴＩ　と補償用半導体コンデンサＦ
ＥＴ２のそれぞれのゲートに幻して、互いに補相関係に
ある駆動信号φ、φを供給することにより、該ゲートの
駆動源を補相関係に置き、一方を電源とする場合には他
力を接地とし、−力を接地とする場合には、他方を電源
とし、これを交互に繰り返すことによって、逐次電圧比
較の動作中、常に上記の補償が維持されるようにはから
れている。そのためには、電界効果形トランジスタＦＥ
ＴＩのゲートにｒｌＪの駆動信号φが供給されている期
間（第２図（Ｃ）　Ｃ）中、補償用半導体コンデンサＦ
ＥＴ２には、・「０」の補相駆動信号Ｔが供給され（第
２図（Ｄ）　ｅ　）　、一方、該トランジスタＦＥＴＩ
のゲートに「０」の駆動信りφが供給されている期間（
第２図（Ｃ）　ｄ　）中、該半導体コンデンサＦＥＴ２
には、「１」の補相駆動信号五が供給される（第２図（
Ｄ）ｆ）。かかる漂遊容量の相殺補償に用いられる補償
用半導体コンデンサＦＥＴ２は、電界効果形トランジス
タＦＥＴ１と類似の構造を有しているか、そのドレイン
とソースを直結して用いているので、機能的には、電界
効果形トランジスタとしてではなく、その漂遊容量を補
償用静電容量として利用可能な半導体コンデンサである
。However, in the conventional voltage comparison device described above, a stray capacitance C1 is formed between the drain 5 and the gate 8 of the field effect transistors FE and TI due to its structure, and this stray capacitance is stored in the voltage storage capacitor C. Since the input voltage is divided into voltages, there is a drawback that an error occurs in the comparison result between the input voltage and the (quasi-voltage). A capacitor FET2 is installed for compensation ゛1'. With the stray capacitance B and C2 of the conductor capacitor,
The 6M capacity C1 is offset and compensated. That is, the field effect transistor FETI and the compensation semiconductor capacitor F
By supplying drive signals φ and φ that are complementary to each other to each gate of ET2, the drive sources of the gates are placed in a complementary relationship, and when one is used as a power source, the other power is applied. When one power source is grounded and the other is used as a power source, the above compensation is maintained at all times during the operation of the successive voltage comparison by alternately repeating this. For this purpose, the field effect transistor FE
During the period when the drive signal φ of rlJ is supplied to the gate of TI (Fig. 2 (C) C), the compensation semiconductor capacitor F
A complementary drive signal T of "0" is supplied to ET2 (Fig. 2 (D) e), and on the other hand, the transistor FETI
The period during which the drive signal φ of “0” is supplied to the gate of (
In Figure 2 (C) d), the semiconductor capacitor FET2
is supplied with a complementary drive signal of "1" (see Fig. 2 (
D) f). The compensating semiconductor capacitor FET2 used for canceling and compensating for such stray capacitance has a structure similar to that of the field effect transistor FET1, or its drain and source are directly connected. It is a semiconductor capacitor whose stray capacitance can be used as compensation capacitance rather than as an effect type transistor.

しかしながら、上記従来例の電圧比較装置に関してなお
残存する欠点は、電界効果形トランジスタＦＥＴＩおよ
びＦＥＴ２の漂遊容量が、その動作状態によって変動し
、上述の相殺補償が定常的に完全には行なわれ得ないと
いうことである。すなわち、第３図に示すように、電界
効果形トランジスタのゲートが接地されているときには
、漂遊容量はゲート８〜ドレイン５間にＣ２’、ゲート
〜ソース間にＣ２゛としてイを在し、電界効果形トラン
ジスタのゲートに電源が接続されて、所定のスレショル
ド電圧を越える駆動信号φが供給されているときには、
ゲート８の下面に対向するＰ形シリコン基板４上に、チ
ャネル９の形成がみられ、これが原因となって、漂遊容
量が増大する。実際上、該チャネルの形成に起因して増
大する漂遊容量は、該チャネルの形成がないときに比べ
て２〜２．５倍に達するほどになる。このように、電界
効果形トランジスタの漂遊容量が、そのゲートの電位に
応じて変動することは、とりわけ、上記従来例のように
、２個の電界効果形トランジスタを互いに補相関係に保
って駆動することにより、上述の漂遊容量の補償を行な
う必要があるときには、例えば、電界効果形トランジス
タＦＥＴＩにチャネルが形成されて、その漂遊容量Ｃ１
が増大する際に、補償用半導体コンデンサＦＥＴ２には
、チャネルの形成がなく、その補償用静電容量としての
漂遊容量Ｃ２が減少しており、両漂遊容量ＣＩ　、Ｃ２
の不平衡度が相互に増長されるので、演算増幅器１の反
転入力端子に不所望の電圧を生起し、高精度な電圧比較
を行なう上で多大な支障をもたらすという欠点があった
。However, a drawback that still remains regarding the conventional voltage comparator is that the stray capacitances of the field effect transistors FETI and FET2 vary depending on their operating conditions, and the above-mentioned cancellation compensation cannot be performed completely on a regular basis. That's what it means. That is, as shown in FIG. 3, when the gate of the field effect transistor is grounded, stray capacitance exists as C2' between the gate 8 and the drain 5, and C2' between the gate and the source. When a power supply is connected to the gate of the effect transistor and a drive signal φ exceeding a predetermined threshold voltage is supplied,
Formation of a channel 9 is observed on the P-type silicon substrate 4 facing the lower surface of the gate 8, which causes an increase in stray capacitance. In fact, the increased stray capacity due to the formation of the channel amounts to 2 to 2.5 times more than without the formation of the channel. In this way, the fact that the stray capacitance of a field-effect transistor varies depending on the potential of its gate is particularly important when two field-effect transistors are driven while maintaining a complementary relationship with each other, as in the above conventional example. By doing this, when it is necessary to compensate for the stray capacitance mentioned above, for example, a channel is formed in the field effect transistor FETI, and its stray capacitance C1 is
increases, no channel is formed in the compensating semiconductor capacitor FET2, and its stray capacitance C2 as its compensating capacitance decreases, and both stray capacitances CI and C2
Since the degree of unbalance between the two is amplified, an undesired voltage is generated at the inverting input terminal of the operational amplifier 1, which poses a serious problem in performing highly accurate voltage comparison.

く目　的〉 この発明の目的は、上記従来技術に基づく電圧比較装置
における漂遊容量の補償の問題点に鑑み、従前の補償用
半導体コンデンサに代えて、二つの半導体層間に両層を
電気的に完全に遮断するような厚い絶縁層を埋設して成
る補償用半導体コンデンサを演算増幅器の反転入力端子
に接続することにより、上記欠点を除去し。Purpose> In view of the problem of compensation for stray capacitance in a voltage comparator based on the above-mentioned prior art, an object of the present invention is to provide an electrical connection between two semiconductor layers in place of the conventional compensation semiconductor capacitor. The above disadvantages are eliminated by connecting a compensating semiconductor capacitor embedded with a thick insulating layer that completely blocks the circuit to the inverting input terminal of the operational amplifier.

電源電圧〜接地間を交番して変化する電圧（補相駆動信
号）に対しても、常に一定値の静電容量を形Ｊ＆可能と
し、もって、該演算増幅器の反転入力端子に作用する漂
遊容量を相殺補償し、該漂遊容量の作用に起因して該増
幅器の反転入力端子に表われる不所望の電圧変化を取り
除き、高精度の電圧比較を可能とする優れた電圧比較装
置を提供せんとするものである。Even when the voltage (complementary drive signal) changes alternately between the power supply voltage and the ground, it is possible to maintain a constant capacitance at all times, thereby reducing the stray capacitance that acts on the inverting input terminal of the operational amplifier. An object of the present invention is to provide an excellent voltage comparison device that cancels out and compensates for the undesired voltage changes appearing at the inverting input terminal of the amplifier due to the effect of the stray capacitance, and enables highly accurate voltage comparison. It is something.

く構　成〉 上記目的に沿うこの発明の構成は、入力電圧と基準電圧
とが、その一端に対して択一的に、交互に供給される電
圧記憶用コンデンサ゛Ｃと、該コンデンサの他端からの
出力電圧を増幅する演算増幅器１と、該増幅器の入出力
端子間を駆動信号φに応答して断続する電界効果形トラ
ンジスタＦＥＴＩ　と、該駆動信号と補相関係にある補
相駆動信号φの信号源と該増幅器の反転入力端子間に、
一定の補償用静電容量を形成する補償用半導体コンデン
サＦＥＴ２°を設け、電圧比較に際しては、電圧記憶用
コンデンサＣに入力電圧Ｖｉｎが供給されている期間中
には、駆動信号φに応答させて電界効果形トランジスタ
ＦＥＴＩをオン状態に移行させ、このとき、該駆動信号
１：（（電源）と該増幅器の反転入力端子間に形成され
る漂遊容量Ｃ１を、補相駆動信号源（接地）と該増幅器
の反転入力端子間に形成される一定の補償用静電容量Ｃ
２にて相殺補償し、一方、該期間に後続する、電圧記憶
用コンデンサＣに基準電圧Ｖｓｔが供給されている期間
中には、駆動信号φに応答させて電界効果形トランジス
タＦＥＴＩをオフ状態に移行させ、このとき、該駆動信
号源（接地）と該増幅器の反転入力端子間に形成される
漂遊容ｉｃＩ’を、補相駆動信号源（電源）と該入力端
子間に形成される一定の補償用静電容量Ｃ２にて相殺補
償し、かかる一定値の補償用静電容量を形成するための
補償用半導体コンデンサＦＥＴ２には、補相駆動信号源
が供給される導電体層１１に対して薄い絶縁層を介して
、」；尼僧幅器ｌの反転入力端子に共通接続される第一
、第一の半導体層Ｎ＋１．　Ｎ＋２を、該導電体層の両
輪縁部に対して第一、第二の重なり部分Ｌ１．Ｌ２が形
成されるように対向配置し、第一、第二の重なり部分間
には、第一、第二の半導体層が電気的に遮断されるよう
に、厚い絶縁層を埋設したことを要旨とするものである
。The structure of the present invention in accordance with the above object includes a voltage storage capacitor C to which an input voltage and a reference voltage are alternatively and alternately supplied to one end thereof, and a voltage storage capacitor C to which an input voltage and a reference voltage are alternately supplied from the other end of the capacitor. an operational amplifier 1 that amplifies the output voltage of the amplifier, a field effect transistor FETI that connects the input and output terminals of the amplifier in and out in response to a drive signal φ, and a complementary drive signal φ that is in a complementary relationship with the drive signal. between the signal source and the inverting input terminal of the amplifier,
A compensating semiconductor capacitor FET2° that forms a constant compensating capacitance is provided, and during voltage comparison, it is made to respond to the drive signal φ during the period when the input voltage Vin is supplied to the voltage storage capacitor C. The field effect transistor FETI is turned on, and at this time, the stray capacitance C1 formed between the drive signal 1:((power supply) and the inverting input terminal of the amplifier is connected to the complementary drive signal source (ground). A constant compensating capacitance C formed between the inverting input terminal of the amplifier
2, the field effect transistor FETI is turned off in response to the drive signal φ during the period in which the reference voltage Vst is supplied to the voltage storage capacitor C following this period. At this time, the stray capacitance icI' formed between the drive signal source (ground) and the inverting input terminal of the amplifier is reduced to a constant capacitance formed between the complementary drive signal source (power supply) and the input terminal. The compensating semiconductor capacitor FET2, which performs offset compensation using the compensating capacitor C2 to form a compensating capacitance having a constant value, has a capacitance for the conductive layer 11 to which a complementary drive signal source is supplied. Through a thin insulating layer, the first and first semiconductor layers N+1 . N+2 to the first and second overlapping portions L1 . The first and second semiconductor layers are arranged facing each other so as to form L2, and a thick insulating layer is embedded between the first and second overlapping portions so that the first and second semiconductor layers are electrically isolated. That is.

〈実施例〉 続いて、第４図に基づき、第１図をも参照しつつ、この
発明の一実施例の構成と動作を説明すれば以下の通りで
ある。尚、第４図において第３図と同じ構成要素には、
同一の符号が付されている。<Embodiment> Next, based on FIG. 4 and with reference to FIG. 1, the configuration and operation of an embodiment of the present invention will be described as follows. In addition, the same components in FIG. 4 as in FIG. 3 include:
The same reference numerals are given.

第４図は、この発明の一実施例としての補償用半導体コ
ンデンサＦＥＴ２°の構造を抽出して示す図であって、
Ｐ形シリコン基板４上に、第一の半導体層Ｎ＋１と、薄
い絶縁層Ｓｔを介して導電体層１１とがそれぞれの一端
縁部に対して第一の重なり部分Ｌ１を形成するように対
向配置され、第二の半導体層Ｎ”２と、薄い絶縁層Ｓ２
を介して上記導電体層の他端縁部とが第二の重なり部分
Ｌ２を形成するように対向配置されている。また、第一
の半導体層Ｎ”ｌと第二の半導体層Ｎ＋２は電気的に導
通状態に置かれている。更に、上記第一、第二の重なり
部分Ｌ１、Ｌ２の相対向する先端縁部間には、第一、第
二の半導体層Ｎ＋１．　Ｎ＋２を電気的に遮断するよう
に、Ｐ形シリコン基板４と導電体層１１の双方側に臨む
十分に厚い絶縁層１０が埋設されている。FIG. 4 is a diagram showing an extracted structure of a compensation semiconductor capacitor FET2° as an embodiment of the present invention,
On a P-type silicon substrate 4, a first semiconductor layer N+1 and a conductor layer 11 are arranged to face each other with a thin insulating layer St interposed therebetween so as to form a first overlapping portion L1 with respect to one end edge of each. a second semiconductor layer N''2 and a thin insulating layer S2
The conductor layer is disposed to face the other end edge of the conductor layer via the conductor layer so as to form a second overlapping portion L2. Further, the first semiconductor layer N''l and the second semiconductor layer N+2 are placed in an electrically conductive state. A sufficiently thick insulating layer 10 facing both sides of the P-type silicon substrate 4 and the conductor layer 11 is buried in between so as to electrically isolate the first and second semiconductor layers N+1 and N+2. .

上記の構造を持つ補償用半導体コンデンサＦＥＴ２°に
おいては、その構造」二、導電体層１１にいかなる駆動
信号が供給されても、Ｐ形シリコン基板４上にチャネル
の形成を見ることがないので、その漂遊容量Ｃ２はＣ２
＝Ｃ２’＋Ｃ２”として一義的に定まる。In the compensation semiconductor capacitor FET 2° having the above structure, no matter what drive signal is supplied to the conductor layer 11, no channel is formed on the P-type silicon substrate 4; Its stray capacity C2 is C2
=C2'+C2''.

従って、かかる補償用半導体コンデンサＦＥＴ２°を補
償用静電容量として第１図に示す従前の実施例に適用す
ると、該補償用半導体コンデンサＦＥＴ２’の補償用静
電容量が、電源電圧〜接地間を交番して変化するゲート
電圧（補相駆動信号）に対しても、常に一定値に維持さ
れるので、演算増幅器１の反転入力端子におけるｔ７！
遊容量の相殺補償が良好となる。Therefore, when the compensation semiconductor capacitor FET2° is applied as a compensation capacitance to the previous embodiment shown in FIG. 1, the compensation capacitance of the compensation semiconductor capacitor FET2' becomes Since the gate voltage (complementary drive signal) that changes alternately is always maintained at a constant value, t7! at the inverting input terminal of the operational amplifier 1!
Offset compensation for free capacity becomes better.

く効　果〉 以」−のように、この発明によれば、補償用半導体コン
デンサを、シリコン基板上の第一の半導体層と第二の半
導体層を電気的に遮断するように、シリコン基板と導電
体層の双方側に臨む十分に厚い絶縁層を埋設する構造と
したことにより、該コンデンサにおけるチャネルの形成
が完全に阻止され、その補償用静電容量が、該コンデン
サに対する補相駆動ｅ号に全く依存せずに、常に一定値
の漂遊容量Ｃ２として一義的に定まるので、演算増幅器
ｌの反転入力端子に作用する電界効果形トランジスタＦ
ＥＴＩ　Ｌ７）漂遊容量の、相殺補償が良好となり、従
前、そうであったような、補償用半導体コンデンサＦＥ
Ｔ２の漂遊容量の変動に起因して該増幅器の反転入力端
子に表われる不所望の電圧変化をより完全に取り除くこ
とができ、より高精度な電圧比較装置を実現することが
できる。According to the present invention, the compensation semiconductor capacitor is placed between the silicon substrate and the silicon substrate so as to electrically isolate the first semiconductor layer and the second semiconductor layer on the silicon substrate. By embedding sufficiently thick insulating layers facing both sides of the conductor layer, the formation of a channel in the capacitor is completely prevented, and the compensating capacitance is used as a complementary drive signal e for the capacitor. Since it is uniquely determined as a stray capacitance C2 that always has a constant value without depending on
ETI L7) Stray capacitance offset compensation has become better, and the compensation semiconductor capacitor FE, which was previously
Undesired voltage changes appearing at the inverting input terminal of the amplifier due to fluctuations in the stray capacitance of T2 can be more completely eliminated, and a more accurate voltage comparison device can be realized.

しかも、この発明の一構成要素である補償用半導体コン
デンサの製造工程、すなわち、シリコン基板」二に拡散
層を隔絶して設け、二酸化シリコンの薄い絶縁層を介し
て多結晶シリコンの導電体層を相対向させ、さらに、上
記隔絶した半導体拡散層の間に電気的遮断を目的として
、基板と導電体層の双方側に臨む十分に厚い二酸化シリ
コンの絶縁層を埋設するといった一連の製造工程は、従
前のプレーナ技術によるウェハプロセスにおいて容易に
採用し得るものであることから、かかる半導体コンデン
サは、電界効果形トランジスタばかりか、他の回路素子
と同時的にモノリシックに形成可能であって、集積回路
への応用価値が高いという利点もある。Moreover, in the manufacturing process of the compensating semiconductor capacitor, which is one component of the present invention, a diffusion layer is provided in isolation on a silicon substrate, and a conductive layer of polycrystalline silicon is formed through a thin insulating layer of silicon dioxide. A series of manufacturing steps includes embedding a sufficiently thick silicon dioxide insulating layer facing both sides of the substrate and the conductor layer between the isolated semiconductor diffusion layers for the purpose of electrical isolation. Because they can be easily adopted in conventional planar technology wafer processing, such semiconductor capacitors can be formed monolithically with field effect transistors as well as other circuit elements, making them ideal for integrated circuits. Another advantage is that it has high application value.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、従来の逐次比較形？ｆｉ圧比較装置の構成示
す回路図、第２図は第１図の逐次比較形電圧比較装置の
動作を示す波形図である。 第３図は、従来の電界効果形トランジスタの構造を示す
断面図、第４図はこの発明の一実施例に採用された半導
体コンデンサの構造を示す断面図である。 Ｖｉｎ・・・・・・・・・測定電圧 Ｖｓｔ・・・・・・・・・基準電圧 Ｃ・・・・・・・・・電圧記憶用コンデンサｌ　・・・
・・・・・・演算増幅器 ＦＥＴ１・・・電界効果形トランジスタＦＥＴ２　、Ｆ
ＥＴ２°・・・・・・補償用半導体コンデンサ φ　・・・・・・・・・駆動信号 φ　・・・・・・・・・補相駆動信号 ４　・・・・・・・・・シリコン基板 ５　・・・・・・・・・ソース ６　・・・・・・・・・ドレイン ７　・・・・・・・・・絶縁層 ８．１１・・・導体層 Ｎ”１．Ｎ＋２・・・・・・半導体層 特許出願人　日本テキサス・インスツルメンツ株式会社 第１図 第２図 第　３　図 第４図 第１頁の続き ＠発明者篠崎　克己束 キ ０発　明　者　新　地　修　東 キ 京都港区北前出３丁目６番１鏝　前出富士ビル　日本テ
サス・インスツルメンツ株式会社内 京都港区北青山３丁目６番１汚　前出富士ビル　日本テ
サス・インスツルメンツ株式会社内Is Figure 1 the conventional successive approximation type? FIG. 2 is a circuit diagram showing the structure of the fi voltage comparator, and FIG. 2 is a waveform diagram showing the operation of the successive approximation type voltage comparator shown in FIG. FIG. 3 is a sectional view showing the structure of a conventional field effect transistor, and FIG. 4 is a sectional view showing the structure of a semiconductor capacitor adopted in an embodiment of the present invention. Vin......Measurement voltage Vst...Reference voltage C...Voltage storage capacitor l...
...Operation amplifier FET1...Field effect transistor FET2, F
ET2°...Compensation semiconductor capacitor φ...Drive signal φ...Complementary drive signal 4...Silicon substrate 5......Source 6......Drain 7...Insulating layer 8.11...Conductor layer N''1.N+2... ... Semiconductor layer patent applicant Texas Instruments Japan Co., Ltd. Figure 1 Figure 2 Figure 3 Figure 4 Continued from page 1 Inventor Katsumi Shinozaki Inventor Osamu Shinji Minato-ku, Kyoto, Tokyo Kitamaede 3-6-1 Fuji Building Nippon Tesus Instruments Co., Ltd. Kita-Aoyama Minato-ku, Kyoto 3-6-1 Kitamaede Fuji Building Nippon Tesus Instruments Co., Ltd.

Claims (1)

【特許請求の範囲】[Claims] その一端に対して、入力電圧Ｖｉｎと基準電圧Ｖｓｔが
択一的に交互に供給される電圧記憶用コンデンサＣと、
該コンデンサＣの他端に対して、その反転入力端子が接
続された演算増幅器ｌと、該増幅器ｌの出力端子に対し
て、そのソースが接続され、該増幅器１の反転入力端子
に対してそのドレインが接続され、そのゲートに供給さ
れる駆動信号φに応答してオンあるいはオフ状態となる
電界効果形トランジスタＦＥＴ１と、該増幅器１の反転
入力端子に対して、その第一、第二の半導体層Ｎ＋ｌ、
　Ｎ＋２が共通接続され、その導電体層１１に供給され
る補相駆動信号番に対して静電容量を形成する補償用半
導法１ソデソ什ＲＲＴクシか４山　ｌ−％Ｊ鋪槍田１ン
デンサＦＥＴ２の第一の半導体層Ｎ”ｌは薄い絶縁層Ｓ
１を介して上記導電体層１１の一端縁部に対して第一の
重なり部分Ｌｌを形成するように対向配置され、上記補
償用コンデンサＦＥＴ２の第二の半導体層Ｎ２は薄い絶
縁層Ｓ２を介して上記導電体層１１の他端縁部に対して
第二の重なり部分Ｌ２を形成するように対向配置され、
更に５上記第一、第二の重なり部分Ｌ１．Ｌ２の相対向
する先端縁部間には、第一、第二の半導体層Ｎ１、Ｎ２
を電気的に遮断するように厚い絶縁Ｒ１０が埋設されて
いることを特徴とする電圧比較装置。a voltage storage capacitor C to which an input voltage Vin and a reference voltage Vst are alternatively and alternately supplied;
An operational amplifier l whose inverting input terminal is connected to the other end of the capacitor C, whose source is connected to the output terminal of the amplifier l, and whose inverting input terminal is connected to the inverting input terminal of the amplifier l. A field effect transistor FET1 whose drain is connected and which is turned on or off in response to a drive signal φ supplied to its gate, and its first and second semiconductors are connected to the inverting input terminal of the amplifier 1. Layer N+l,
Compensation semiconductor method in which N+2 are commonly connected and form a capacitance with respect to the complementary drive signal number supplied to the conductive layer 11. The first semiconductor layer N"l of FET2 is a thin insulating layer S
The second semiconductor layer N2 of the compensation capacitor FET2 is arranged to face one end edge of the conductive layer 11 through the thin insulating layer S2 so as to form a first overlapping portion Ll. are arranged to face each other so as to form a second overlapping portion L2 with respect to the other end edge of the conductor layer 11,
Furthermore, 5 above-mentioned first and second overlapping portions L1. First and second semiconductor layers N1 and N2 are provided between the opposing tip edges of L2.
A voltage comparison device characterized in that a thick insulation R10 is embedded so as to electrically cut off the voltage.