JPS6014338A - 計算機システムにおける分岐機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業−１−の利用分野］ 本発明は、計算機システムにおける勿岐機構に係る。

［従来技術］ 最近のＶＬＳＩ技術の発達により、マイクロプロセッサ
の設計に関しては、相反する２つのアプローチが可能に
なってきた。第１のアプローチは、ＶＴ、ＳＩを十二分
に利用して、これまではソフトウェアで実現されていた
機能をハードウェアで実現させるものである。当然の結
果として、マイクロプロセッサの物理的な構成は複雑に
なる。これに対して第２のアプローチは、これまでより
多くの機能をソフトウェアで実現させることによって、
簡単で且つ高速のマイクロプロセッサを構成しようとす
るものである。後者のアプローチの代表的な例が下記の
文献に記載されている。

（］）　Ｇｅｏｒｇｅ　Ｒａｄｊｎ“Ｔｈｅ　８０１　
Ｍｊｎｉｃｏｍｐｕｔｅｒ”Ａ　ＣＭ　Ｓ　Ｔ　Ｇ　Ｐ
　Ｌ　Ａ　Ｎ　Ｎ　ＯＴ　Ｔ　ＣＥＳ、第１７巻、第４
吟、１９８２年４月、３９〜４７頁（２）　Ｐａｔ；１
；ｅｒｓｏｎ、５ｅｑｕｊ、ｎ　“ＲＩＳＣＩ−：　ａ
Ｒｅｄｕｃｅｄ　Ｉｎ５ｔｒｕｃｔ；、ｉｏｎ　Ｓｅｔ
；　ＶＬＳＩ　Ｃｏｍｐｕｔｅｒ”ＩＥＥＥＣｏｍｐｕ
ｔｅｒ、１．９８２年９月、８−２０頁第１のアプロー
チは、ラフｌ−ウェアの開発費用及びその実行速度を考
えた場合、年ごとに安くなっているＶＴ、、、ＳＩ回路
を用いてシステムを構成した方が全体として価格性能比
を上げることができる、という考えに基いている。従っ
て、第１のアプローチをとるシステム設計者は、ＶＬＳ
Ｉ回路の潜在能力に合わせてアーキテクチャをより複雑
にしている。これは、最近の計算機とその前の計算機、
例えばＶＡＸＩＩとＦＤＰ−１，１、ｉＢＭシヌシステ
ム８とＩＢＭシステム／３、インテルＡ　Ｐ　１．−４
３２と８０８６、などを比較してみれば明らかである。

ただし、アーキテクチャが複雑になると、それだけシス
テム設計に要する時間が長くなり、設計ミスの可能性も
増える。この型のシステムは大規模命令セラ１−Ｈ１算
機システム、略してＣｌ５Ｃシステムと呼ばれている。

これに対して、前記の文献に記載されているような第２
のアプローチに従って構成されたシステムは小規模命令
セットＲ１算機（ＲＩＳＣ）システムあるいは基本命令
セラｈｒｔｌ算機システム（以下、ＰＲＴＳＭシステ１
１という）と呼ばれる。Ｉ】Ｒ１３Ｍシステムの中心１
：ｉ：　ＣＰ　Ｕである。システム設計の大部分け、ユ
ーザに刻してＣＲＴ、Ｊの基本能力を使用可能にする。

ということに向１．−Ｊられている。

全体的な構成は従来のＣＩ”　Ｕとは幾分異なっている
。

以下、前記の分献に記載されているＣ　ＰＵの設計原理
及び従来のＣＰ　Ｕとの違いについて少し詳しく説明す
る。

小型ないし中型の汎用用算機システムにおける通常のＣ
ＰＵば、アーキテクチャを“解釈”する配線マイクロプ
ロセッサで構成さ、ｌしている。このようなＣＰ　Ｕで
は、１つのＣＰ　Ｕ命令を実行するために、制御記憶装
置１Ｃ，Ｉにある幾つかのマイクロ命令が実行される。

１つの平均的なＣＰＵ命令を実行するのに必要なマイク
ロ命令（マシンサイクル）の数は、使用されているマイ
ク［１プロセツザの能３− 力（従って価格）ＣＰＵアーキテクチャの複雑さ、及び
実行中のアプリケーション（即ち命令ミックス）によっ
て左右される。例えば、ＩＢＭシステム／３７０モデル
１６８は１つのシステム／３７０命令当り３〜６サイク
ルを要し、モデル１４８は］Ｏ〜１５サイクルを要し、
システム／３６０モデル３０は３０サイクル以」二にな
る。

ＣＰＵの設計によっては、ルックアヘッド、並列処理及
び分岐の記録といった技術を用いることにより、１命令
当りのマシンサイクル数を１−に近づけることができる
。

アプリケーションによる相違については、例えば一般に
科学技術計算は浮動小数点命令を使用するが、１「務Ｎ
ｉ算は］Ｏ進演算を使用する。ところが、アプリケーシ
ョンコードの代りに走行システム全体を追跡してみると
、最も＠繁に使用される命令に顕著な類似性があること
がわかる。これらの命令はロード、記憶、分岐、比較、
整数演算、論理桁送りといった比較的簡単な命令であり
、基礎となるマイクロプロセッサの命令セットにもこ４
− れらと同じ機能を持った命令がある。従って、マイクロ
プロセッサのアーキテクチャがＣＰ　Ｈのアーキテクチ
ャと正確には一致しない場合であっても、そのような機
能についてまでＣＰ　Ｕアーキテクチャをマイクロプロ
セッサで１１解釈”することは無駄であると考えられた
。

従って、Ｐ　ＲＩ　Ｓ　Ｍシステムのために設計された
基本命令セラ１−はハードウェアで直接実行することが
できる。即ち、各々の基本命令は」マシンサイクルしか
必要としない。複雑な機能は、通常のＣＰＵの場合と同
じく、マイクロコードで実現される。ただし、Ｐ　ＲＩ
　Ｓ　Ｍシステムにお【づるマイクロコードは正にコー
ドであって、関連する機能は基本命令セラｌ−上で走行
するラフ１−ウェアサブルーチンによって実現される。

高速の制御記憶装置に記憶されていることから生じるマ
イクロコードの利点は、キャッシュをデータ用と命令用
とに分けた記憶階層では、事実上消滅する。命令キャッ
シュは″ページ可能″制御記憶装置として働らく。通常
のＣＰＵでは、全てのアプリケーションにわたってどの
機能が最も頻繁に使用されるかは、設計者が前もって決
める。

従って、例えば倍精度の浮動小数点除算命令は常に高速
の制御記憶装置にあるが、第ルベル割込みハンドラは主
記憶装置にある。命令キャッシュ任用いた場合は、最近
の使用状況によって、どの機能がより速く使用できるか
が決まる。

このアプローチによれば、特定のジョブを実行するのに
要するサイクル数は、最悪の場合であっても、複鮒な命
令がマイクロプログラムされている通常の小型ないし中
型ＣＰＵにおしづるサイクル数以下である。更に、基本
命令の定義づけをうまく行えば、必要なサイクル数がよ
り少なくなることがわかった。

大部分の命令ミックスによれば、データの書込みまたは
読取りに関する命令が全体の２０〜４０％を占め、分岐
命令が１，５〜３０％を占めている。

更に、多くのアプリケーションにおいては、記憶装置帯
域幅のかなりの部分がＩｌｏのためにさかれている。記
憶装置アクセスのためにＣＰ　Ｕが多くのザイクルにわ
たって待ち状態へ強制されるど、その間の処理時間が無
駄になる。

従って、ＰＲＩＳＭシステムの第２の目的は、記憶装置
アクセスに起因するＣ　Ｐ　Ｕの遊休時間をできるだけ
短くするように記憶階層及びシステムアーキテクチャを
構築することであった。まず、ＣＰＵのマシンサイクル
に匹敵するアクセス時間を持ったキャッシュが必要なこ
とは明らかである。

次に、記憶命令が出されても直ちに主記憶装置への記憶
を行なわなくてもよいということから、ストアイン方式
のキャッシュが採用された。かりに１つのワードを記憶
するのに１０ザイクルを要し、旧つ命令全体の１．０　
％が記憶命令であるとすると、記憶命令及びそれに続く
命令を並行して実行できない限り、ＣＩ）　ＴＪの遊休
時間は全体の約半分に達する。

しかし、ザイクルごとに新しい命令を必要とし、月つ２
ザイクルおきにデータをアクセスするｃＰＵ構成におい
ては、ザイクルごとにワードを供給する通常のキャッシ
ュを用いると、性能が低下す７− る。従って、キャッシュはデータを含む部分と、命令を
含む部分とに分けられた。このようにしてキャッシュへ
の帯域幅は実質的に倍にされ、外部記憶装置からの命令
及びデータの非同期的取出しが可能になった。

通常のアーキテクチャでは、データの記憶は命令を変更
することによって行なわれるため、２つのキャッシュが
適切に同期していることをハードウェアが保証しなけれ
ばならない。これはコスト高になり、また性能の低下に
もつながる。命令先取り機構でさえ、記憶有効アドレス
と命令アドレスレジスタの内容を比較しなければならな
いので、複雑になる。

ところが指標レジスタが計算機に導入されるようになっ
て、命令を変更する頻度が大幅に減少され、今日に至る
まで事実」二命令が変更されることはなくなった。従っ
てＰＲＩＳＭアーキテクチャは、上述のようなハードウ
ェア回報通信を必要としない。その代りに勺割キャッシ
ュの存在がソフトウェアに対して明示され、必要なとき
にキャラ−９−１＋Ｉｎ１ ８− シュを同期さぜるための命令がラフ１〜ウエアに与えら
れた。同期が必要なのは、例えばプログラム取出しのよ
うな特別の機能の場合だけである。

同様に、キャッシュの存在がソフトウェア側からはわか
らない通常のシステムによりいては、Ｉ１０オペレーシ
ョンもキャッシュを介して行なう必要がある。その間Ｃ
Ｉ）ＴＪは待機していなければならず、またＴ１０オペ
１ノージヨンが終了した後のキャッシュの内容ｔｉ、実
行中のプロセスの実効ベージセラ１−ではなくなるので
、キャッシュを強制的に一部モードへ戻さなければなら
ない。高価なシステムにおいてすら、ディレクトりを重
複して設けると性能の低下を招く。

現在のシステムでは、■／○オペレーションを開始する
責任は、サブシステム・バッファとユーザ領域との間で
固定ブロック転送を行なうシステムアクセス方式（ＩＭ
Ｓ、ＶＳＡＭ、ＶＴＡＭ、ページングなど）に移ってき
ている。これは、アクセス方式がバッファの位置及び範
囲だ【プでなく、Ｉ１０転送が処理される時も知ってい
ることを意１０− 味する。従って、このソフトウェアはキャッシュを適切
に同期させることができ、チャネル（ＰＲＴＳＭシステ
ムにおける直接メモリアダプタ）は外部記憶装置との間
で直接転送を行なうことができる。この結果、記憶装后
帯域幅の半分がＩｌｏのために使用中であっても、ＣＰ
Ｕの性能が低下することはない。

これまでの説明でいえることは、実現させるのに費用が
かかるか、または低速のシステム機能があり、且つソフ
トウェアが頻繁に生じる性能低下要因を認識できる（あ
るいは機能全体を走行時間からコンパイル時間へ移すこ
とができる）場合には、その機能はハードウェアからソ
フトウェアへ移され、それによってニスト低減及び性能
改善が達成される、ということである。

次に本発明の主題である分岐について説明する。

これまでにも様々な分岐命令が考え出されているが、そ
れらは分岐の条件に特徴がある。ところが、レジスタＲ
及びその中のビットＢを指定し、ピッＩ−ｒ３が例えば
１１１　ＩＩのときに分岐するという機能を実現させよ
うとすると、従来のやり方では少なくとも２つの命令が
必要であった。システム／３７０の命令を例にとると、
もしレジスタＲの内容を保存する必要がなければ、次の
２つの命令が実行される。

命令］、：Ｎ　Ｒ，ＭＡＳＫ 命令２：ＢＮＺ　ＷＨＥＲＥ 命令１はレジスタＲの内容と、ビットＢのところだけが
“１″で残りは全てｒｔｏ”のマスクとの論理積製計算
するＡＮＤ命令であり、命令２は命令１の結果が非ゼロ
のときに’ＷＩＩＥＲＥ’″へ分岐する条件分岐命令で
ある。その命令シーケンスは、命令を２個必要とする外
に、マスクのためにメモリ参照を必要とする。メモリ参
照を避けるなら、次のような命令シーケンスになる。

命令１：ｓＬＲ，Ｂ 命令２：Ｔ、ＴＲＲ，Ｒ 命令３：ＢＭ　ＷＨＦＲＥ 命令１は、ピッＩ−Ｂが符号位置にくるまでレジスタＲ
の内容を左へ桁送りする左指送り命令であ１１− リ、命令２はＲの符号を表示するように条件レジスタを
設定するロード・テスト命令であり、命令３はＲの符号
が負（ピッＩ−Ｂ　＝　１　）　のときにＩＩＷＩ−Ｔ
　Ｅ　ＲＥ　”へ分岐する条件分岐命令である。この命
令シーケンスではメモリ参照は不要であるが、前のシー
ケンスに比べて命令が１つ増えている。

レジスタＲの内容を保存する必要があり、且つ別のレジ
スタＳを使用できるのであれば、」１記の命令シーケン
スのいずれかを実行する前に、レジスタＲの内容をレジ
スタＳへ移すロード命令１１ＬＲ８，Ｒ”を実行しなけ
ればならない。

最後に、レジスタＲの内容を保存する必要があり、且つ
他のレジスタを使用できなければ、一般に次の命令シー
ケンスが使用される。

命令１．：ＳＴ　Ｒ，ＴＥＭＰ 命令２：ＴＭ　ＴＥＭＰ＋Ｂ／８、Ｍ 命令３：ＢＮＺ　ＷＨＥＲＥ 命令］。はレジスタＲの内容をメモリの指定された記憶
位置ＴＥＭＰに記憶する記憶命令であり、命令２はビッ
トＢに対応する位置だけが１１１　ＩＩで＝１２− 残りが全て１０”であるマスク（８ビツト）を用いて、
記憶位置ＴＥＭＰにある１ノジスタＲのビットＢをテス
トするマスク・テスＩ・命令である。このシーケンスは
２回のメモリ参照を必要とする。

［発明が解決しようとする問題点］ これらの命令シーケンスは少なくとも２つの命令を必要
とすることの外に、コンパイルの面でも問題がある。と
いうのは、上記の各命令シーケンスはその前提条件がい
ずれも異なっているが、コンパイラはそのような前提条
件を区別できない場合が多く、従って最も一般的な最後
の命令シーケンスを選択してしまう。これは多くの場合
、最適のシーケンスではない。

従って本発明の目的は、任意のレジスタ中の任意のピッ
１〜の値を分岐条件とする分岐命令（以下、レジスタ・
ビット分岐命令という）を単一マシン・サイクルで実行
できるようにすることである。

［問題点を解決するための手段］ 本発明で使用されるレジスタ・ピッ１ル分岐命令は、分
岐条件をテストされるべきビットを指定する第１フイー
ルド（ＢＴ）、このビットを含むレジスタを指定する第
２フイールド（ＲＡ）、及び分岐先の目標アドレスを生
成するための第３フイールド（ＤまたはＲＢ）を含んで
いる。更に、レジスタ・ビット分岐命令がロードされる
命令レジスタと、第１フイールド及び第２フイールドの
内容に応じてレジスタ・ピッ１ル分岐命令のサイクル内
で分岐条件にテス１へし分岐するか否かを判断する分岐
判断手段と、第３フイールドの内容に応じて同じサイク
ル内で目標アドレスを生成する目標アト１ノス生成手段
とが設けられる。これにより、単一マシンサイクル内で
分岐の判断及び目標アドレスの生成を終らせることがで
きる。

［実施例］ 以下、本発明を文献（１）のＰＲＩＳＭシステムに適用
した例について説明する。

−（Δ）ＰＲＩ±−ｒｌ−アーキテクチャの概要前述の
ように、ＰＲＩＳＭシステムの中心はＣＰ　ＴＪである
が、ＰＲＩＳＭシステムはＣＰＵの他に、主記憶装置、
キャッシュ機構、母線ユニット及びシステム１．１０を
含んでいる（第１図参照）。

キャッシュ機構はデータ部と命令部に分かれている。

ＣＰＵアーキテクチャは従来のものに比べて非常に簡単
である。本１）ＲＩＳＭシステムの特徴として、各々の
命令はハードウェアにより単一マシンサイクルで実行さ
れる。このような命令を基本命令という。基本命令は記
憶装置アクセス（普通は並行処理される）を除くと、マ
シンサイクルを１つしか必要としない。ここで“基本”
という語は、簡単さというよりもむしろ時間、即ち単一
マシンサイクルに関係している。基本命令自体は単一マ
シンサイクル内で実行可能であるが、それに伴う実際の
機能は複雑なことがある。

“単一マシンサイクル”という語も幾つかの定義が可能
である。例えば、ｑｌ−マシンサイクルは″継続的に繰
返される基本システムクロックの期間であって、その間
に基本システムオペレーションが遂行されるもの”であ
る。もし少し別のいい方をすれば、単一マシンサイクル
は″基本クロッ１５− り期間に含まれる全てのクロックパルスをシステムが１
回完全に使用するのに必要な時間″である。

従って、単一マシンサイクル内でＣＰＵの全てのデータ
フロー機構を１８回使用することができる。

本発明に従うレジスタ・ビット分岐命令も単一マシンサ
イクルで実行できる基本命令であり、分岐の判断に要す
る時間を短縮することを意図している。本発明に従えば
、分岐の判断及び分岐先の目標アドレスの計算を単一マ
シンサイクルで終らせることができる。

ＰＲＩＳＭシステムのアーキテクチャ及びその命令セラ
１へは下記の３つを達成するものである。

（１）命令当り１サイクルの高速ＣＰＵをコンパイルに
適した命令セットを用いて定義する。

（２）記憶階層、Ｉｌｏ、割振及びソフトウェアの活動
がＣＰＵでの命令実行と並行して行なわれる。これによ
り待ち時間が短くなる。

（３）　全てのプログラムをうまくコンパイルできるコ
ードを生成する最適化コンパイラを開発する。

１６− 単一マシンサイクルで実行可能であるということに加え
て、命令に関する重要なテーマにその規則性がある。こ
れはハードウェアによる実施を容易にしていた。例えば
、全てのオペランドは自分の大きさに合った境界を持っ
ていなければならない（半ワードの場合は半ワード境界
、ワードの場合はワード境界）。命令は全てフルワード
であり、従ってその境界もフルワード境界である。

レジスタ名フィールドはシステム／３７０の４ビツトに
刻し、１ピッｌ−増えて５ピツ１、である。

これによりレジスタを３２個まで装備できる。従って、
ＰＲＩＳＭシステムを用いて、例えばシステム／３７０
のように１６個の汎用レジスタを備えた他のアーキテク
チャをエミュレートすることができる。システム／３７
０の命令セラＩ−における基本命令サブセットを用いて
複雑な命令をエミュレートする場合は、レジスタ名フィ
ールドの長さく４ビツト）がネックになる。

更に、命令の長さが４バイトあるので、各命令で使用さ
れるレジスタを明示指定することができ、従って入力オ
ペランドを壊す必要はない。これは一般に、′３アドレ
ス″形と呼ばれている。

Ｐ　Ｒ、ｒ　Ｓ　Ｍシステムは真の３２ピツ１〜アーギ
テクチヤであり、１６ビツ１ヘアーキテクチヤに拡張レ
ジスタを加えたものではない。アドレスは３２ビツト長
であり、算術演算には３２ビツトの２の補数が使用され
、論理命令及び桁送り命令は３２ピツ１へのワードを取
扱う。桁送りは３１ビツトまで可能である。

Ｐ　ＲＩ’　Ｓ　Ｍシステ１１のＣＰ　Ｕの主構成要素
は、Ａ、　Ｌ　Ｕ、汎用レジスタファイル（３２ビツト
の汎用レジスタを３２個含む）、ならびに３２ピツｈの
条件Ｉノシフタを含む条件論理である。条件レジスタは
オペレーションに関する種々の条件を示すもので、検査
及び分岐を可能にする。条件レジスタの各ビットの意味
は下記の表１のとおりである。

宍、　１（条」牛↓仁ン−７、乞］− ＯＳｏ　合Ｈ１あふれ １　’　ＯＶ　あふれ ２　丁、Ｔ　より小さい、負値 ３　（３Ｔ　より大きい、正値 ４　Ｅ　Ｑ　等しい、ゼロ値 ５　ＬＴ、、　論理的により小さい ６　ＬＧ　論理的により大きい ７　ＣＡ　ピッｌ〜０からの桁−にげ ８　Ｃ４ビット４からの桁」−げ ９　Ｃ８ピッｌ〜８からの桁上げ １．０　Ｃ１，２ピッ１−１２からの桁−トげ１１　Ｃ
１，６ピッ１−１６からの桁」；げ１．２　Ｃ２０ビッ
ト２０からの４１Ｉ３−にげ１．３　Ｃ２４ピッ１〜２
４からの桁−」：げ１４　Ｃ２８ピッ１−２８からの桁
上げ１９− １５　’ＣＤ　任意の４ビツトニブルからの桁上げ １６　ＰＺ　常時ゼロ １７〜２５（将来の使用に備えて予約）２６　Ｅ　ＣＯ
外部条件０ ２７　Ｅ　Ｃ１−外部条件１ ２８　Ｅ　Ｃ２外部条件２ ２９　１’：　Ｃ３外部条件３ ３０　８Ｂ　母線使用中 （条件付き母線オペレーシ ョン用） ３］　ＨＯ半ワードあふれ （下位１６ビツ１−からのあ ふれ） 条（１川ノジスタの各ビットは命令によって変更させな
い限り、前の値を保つ。

一イ１トーＱ−（−＄−９−Ｌ−は合計あふれビットで
、次のあふれビットが命令によってセラ１〜されるとき
は常に“１″にセラＩ−される。除算ステップにおけ２
０− る特別の標識としてあふれを使用する場合は、合計あふ
れは変更されない。

Ｉｆｆ　”／−トＬ工ｑＮ）−はあふれピッ１へで、命
令実行中にあふれが生じたときにセラ１−される。あふ
れビットは、加算及び減算においてピッｌ−０からの桁
−にげとピッ１−１からの桁上げとが異なっていると１
１１”にセラ１〜され、さもなければＩＩ　Ｏ＋１にセ
ラ１〜される。これは除算ステップのための専用標識と
しても使用される。ただし比較命令によって変更される
ことはない。

□くクー！−２〜」は実行された命令の計算結果（大オ
ペランドを２の補数形式の符号付き整数と考えてセット
され、旦り一ト５ユＬ　ｒ−）及び□（遥仁ドη−’（
ＬＧ）−は、２つのオペラン１〜を３２ピツ１〜の無符
号整数と考えてセラ１〜される。ピッｌ〜２〜６は比較
及び論理命令によってもセラ１〜される。

Ｍｙドア〜１町はし）ずれも桁−１＝、げピッ１〜であ
る。

いてピッ１−〇からの桁上げがあると１１１１１にセラ
１〜され、さもなければＩＩ　Ｏ”にセラＩ〜される。

これは除算及び乗算命令のための専用標識としても使用
されるが、比較命令に３１、って変更されることはない
。これに対して、−！ぐソ斗−８二１−矢はＡ　Ｔ−Ｕ
ｔこＪ柵する各ニブルの桁−にげを示す。例えば−４７
−トー４３（−Ｃ４）−はピッ１〜４からの桁」―げが
あると“１”にセラ１−され、さもなければＬＬ　ＯＩ
Ｉにセットされる。、（ツードーリ：１」−も同様であ
る。これらの桁上げは］０進演算で使用される。（スト
１５（ＣＤ＞−は任意の４ビツトニブルにおいて桁上げ
が生じるとＮ　Ｉ　ＩＩ　ｂこセラ１−され、さもなけ
れば＋１０１１にセラ１〜される。これを利用すれば、
１０進デイジツ１〜の有効性を検証することができる。

−ζ−ソー１Σ、ｉ、６．（ＰＺ）−は常時ゼロビット
であって、ｒｒ　ｉ　ｕにセラ１〜されることはない。

これは、常時ゼロピッ１−を参照する分岐命令による無
条件分岐を可能にする。

一！ξ−／ｈｌ’７−ζ可は予約ビットである。これら
は本実施例では使用されないが、将来の使用に備えて設
けられている。

旦り−ド虜ユリ１鼾ｑ−工肝Ｃ刈ご−Ｅｑ３つ＝は外部
条件ビットであり、外部条件が有効なときにＣＰＵへの
対応する外部条件入力の値にセラ１−される。

旦Ｚ芥ｐｏ（−ＢＢ）は母線使用中ビットであり、母線
ユニットが使用中のためにそこで母線オペ１ノージヨン
に関する命令を実行できないときに１１１”にセラ１−
され、さもなければ０”にセラ１〜される。

ｇ〉りぢ３−１．工用ｑルは半ワードあふれビットであ
り、下位の１６ビツ１−のあふれ状態を示す。これは、
加算及び減算においてピッ１〜］−５及び１６の桁」二
げが異なっているとＬＬ　Ｉ　ＩＩにセラ１〜され、さ
もなければＩＩ　ＯＬ＋にセラ１−される。このピッ１
へは比較命令によって変更されることはない。

なお、条件レジスタの各ビットかどのようにしたセット
されるかの詳細は本発明とは無関係であるから、ここで
は省略する。

前述のように、命令は全て４バーで１・長である。

ＰＲＩＳＭシステムテｔｉｔ：　、　Ｄ形式、Ｔ、Ｊ　
Ｌ形式、Ｍ２３− 形式及びＸ形式の命令がイ吏用される。これらの命令形
式を下記の表２に示す。

萩−２ Ｄ形式、Ｕ　Ｌ形式 ０　６　Ｈ１，６３１ ０６１，１，１６２１３１ ２４− Ｘ形式 ％式％］ 命令中の各フィールドの意味は次の通りである。

０ＰＣＤ　（０〜５）：命令の○Ｐコード。

ＲＴ（６〜１０）：命令の実行結果を受取る目的レジス
タの名前。

Ｒ５（６〜１０）：命令実行のためのソースレジスタの
名前 ＲＡ　（１１−１５）　：第１オペランドレジスタ、ま
たは回転命令の場合は目的レジスタとして 使用されるレジスタの名前。

ＲＢ（１６〜２０）；第２オペランドレジスタの名前。

ＢＩ（６〜］０）：　レジスタビットまたは１−ラップ
マスクを指定する即値フィールド。

Ｓｌ＋（１６〜２０）：シフ１〜量を指定する即値フィ
ールド。

Ｄ（１６〜３１）：１６ビツトの符号付き整数を２の補
数形式で指定する即値フィールド。

拡張のため３２ピツ１〜の長さを持っ た別のフィールドと組合わせて使用 することができる。

ＭＡ！Ｊ（２１〜３］、）　：　”　Ｏ”によって囲ま
れたｔｒ　Ｉ　ＩｔのサブスＩ・リングまたは“］”に
よっ て囲まれた７７０”のサブストリング から成る３２ビツトのマスクを指定 する即値フィールド。ビット２］−が “ＯＩＴであれば前者のサブストリン グが指定され、Ｉｔ　Ｉ　ＩＩであれば後者のサブス１
へリングが指定される。ビ ット２２〜２６はサブストリングの 左端ビットへのインデックス、ピッ １〜２７〜３１はサブス１へリングの右端ビットへのイ
ンデックスである。

“１０００００１１１１１”のマス クフィールドは全て１１０　＋＋のマスクを発生し、”
　ＯＯＯＯＯＯ１，１１−１１−”のマスクフィールド
は全てｒｒ　Ｉ　＋＋のマスク髪発生する。

ＥＯ（２１〜３１）：拡張ｏｐコード。

（的　レジ不ｊ二くマ」Σ分」唆−命令Ｐ　Ｒ，Ｉ　Ｓ
　Ｍシステムにおいては、命令は全てフルワード（４バ
イト）であるから、生成された分岐目標アドレスのピッ
１−３０及び３１は無視される。目標アドレスは分岐命
令のアドレスに定数を加算するか、または絶対アドレス
を指定することによって計算される。アト１ノス計算に
命令の即値フィールド（Ｄ）を使用する場合は、即値フ
ィールドは３２ピツ１〜へ符号拡張される。

分岐命令には、実行形と非実行形がある。実行形の分岐
命令では、分岐の判断の外に、たとえ分岐が行なわれる
としても、後続の命令（物理的に次の命令）が無条件に
実行される。この後続の命令を実行形分岐におけるザブ
ジエクト命令という。

ただしどのような命令でもザブジエクト命令になれるわ
けではなく、分岐命令、Ｉ−ラップ命令、Ｓ２７− ＶＣ命令、命令アドレス加算命令、及び割込み戻り命令
はサブジエン１〜命令になり得ない。

非実行形の分岐命令では１分岐条件が満たされている場
合、分岐の判断時点から分岐先の命令を取出してくるま
での間に幾らかの時間がある。実行形の分岐命令は、こ
の時間を有効に利用してサブジエクト命令を実行させる
ものである。

本発明におけるレジスタ・ピッ１ル分岐命令と従来の分
岐命令との違いは、任意のレジスタ中の任意のビットの
値を分岐条件とする分岐のテストが単一マシンサイクル
で行なわれることである。前述のシステム／３７０命令
の表記法を用いると、本発明では１つのレジスタ・ビッ
ト分岐命令“ＢＴ　Ｂ、Ｖ、ＷＨＥＲＥ”　（ビットＢ
がオンノときに分岐）、または”ＢＦ　Ｂ、Ｒ，ＷＨＥ
ＲＥ”（ピッｌ−１３がオフのときに分岐）をコード化
することだけが必要である。これは従来の命令シーケン
スに比べて短く、従って実行時間が速く、しかもコンパ
イルの面でもコード選択に関する問題はない。

２８− レジスタＲのビットＢがオンのときに”　Ｗ　Ｉ丁ＥＲ
Ｅ″へ分岐するＢＴ命令（ＢＲＡＮＣＴ−丁　１゛ＲＵ
Ｅ）及びレジスタＲのピッｌ−Ｂがオフのときに“ＷＨ
ＥＲＥ”へ分岐するＢ　Ｆ命令（Ｂ　ＲＡ　Ｎ　ＣＨＦ
ＡＬＳＥ）はいずれも実行形と非実行形があり、命令形
式はＤ形式及びＸ形式である。従ってレジスタ・ビット
分岐命令は全部で８種類ある。

いずれにおいても、］ノレジスタはＲＡフィールド（ピ
ッ１へ］］〜１５）によって指定され、ピッ１−ＢはＢ
Ｉフィールド（ビット６〜１０）によって指定される。

ＲＡがゼロのときは前述の条件レジスタが指定され、非
ゼロのときは汎用レジスタが指定される。

分岐先の命令のアドレス計算は、Ｄ形式とＸ形式とでは
異なっている。１〕形式の場合は、現分岐命令のアドレ
スに符号拡張されたＤフィールドの内容が加算され、Ｘ
形式の場合はＲＢフィールド（ビット１６〜２０）によ
って指定された汎用レジスタの内容が目標アドレスどし
て使用される。

勿論、ＢＴ命令においてピッＩ−Ｂがオフのとき、また
は１３Ｆ命令においてピッ１〜Ｂがオンのときは、分岐
は行なわれない。実行型のレジスタ・ピッ１ル分岐命令
の場合は、ピッｌ−Ｂの値とは無関係にサブジエクト命
令が実行される。

なお、レジスタ・ピッ１ル分岐命令の実行によって前述
の条件レジスタの内容が変更されることはない。

胆ルＡ二」Σ文四１− 代表的なＰ　ＲＩ　Ｓ　Ｍシステムの構成を第１図に示
す。システムの内部毎ａ１０には、ＣＰ　Ｕ　１−２、
複数の母線ユニット１４、］６（浮動小数点ユニツ１−
など）、命令キャッシュ機構１８、データキャッシュ機
構２０、及びシステム母線ユニツｌ−２２が接続されて
いる。キャッシュ機構１８．２゜はいずれもキャッシュ
、ディレクトリ及び変換索引緩衝機構（ＴＬＢ）を含ん
でいる。システム母線ユニツ１−２２は主としてＩ１０
オペレーションを制御するもので、主記憶装置２４にも
接続されている。主記憶装置２４と命令キャッシュ機構
１８及びデータキャッシュ機構２０との間では命令及び
データが別々にやりとりされる。命令は命令キャッシュ
機構１８から命令母線２６を介してＣＰＵ１２へ取出さ
れる。

ＣＰＵ］、２の種々の構成要素のうち、レジスタ・ビッ
ト分岐命令の実行に関グ、するものを第２図に示す。図
示さ九ていないものには命令解読器などがあるが、そわ
ら目従来のシステムで使用されている公知のものである
。

本発明に関する限り、レジスタ・ビット分岐命令によっ
てテストされるべきピッ１〜がどのような条件のもとて
如何にして設定されたかは重要ではない。レジスタ・ピ
ッ１ル分岐命令で指定された汎用レジスタの内容は、先
行命令の結果として保管された条件レジスタの内容であ
ってもよい。また第２図では３２ビットの条件レジスタ
５０が使用されているが、もつと少ないピッ１〜数の条
件レジスタを含むシステ１１であっても、本発明を適用
することができる。

第２図の例では、命令Ｉノシフタ３２はＤ形式のレジス
タ・ピッ１ル分岐命令を含んでいる。この命３１− 令は命令アドレスレジスタ（ＩＡＲ）３４によって命令
キャッシュ機構１８（第１図）から取出されたものであ
る。

まず○Ｐコード（ビット０〜５）が命令解読器（図示せ
ず）で解読され、それによりＢＴ命令またはＢＦ命令を
示す信号が発生されて、ビット選択器６０へ供給される
。ビット選択器６０は命令レジスタ３２からテストされ
るべきピッ１〜Ｂｌ指定するＢＩフィールド（ピッ１〜
６〜１０）の内容を受取り、ＢＴ命令の場合はＢＩフィ
ールドによって指定された位置だけがＩｔ　１７１で残
りが全て“ＯＩＩである３２ピッ１−の出力を生成し、
ＢＦ命令の場合はＢＩフィールドによって指定された位
置だけが“０″で残りが全て“１″である３２ビツトの
出力を生成する。

命令レジスタ３２にあるＲＡフィールド（ピッｌ〜１１
〜１５）は、３２個の汎用レジスタを含む汎用レジスタ
ファイル３０ヘアドレスとして供給される。その結果、
１つの汎用レジスタが選択されて、その内容（ＲＡ、）
が線６０へ並列に続出さ３２− れる。各汎用レジスタは３２ビツト幅であるから、線６
０も３２ビツト幅である。線６２はＡＮＤゲー１−６６
に接続されＣいる。もう一方のＡ　Ｎ　Ｄゲ−ｌ−６４
は条件レジスタ５０からの３２ピッ１−を受取る。

図には示していないが、Ｒ八ツイールドは全ゼロか否か
を検査する回路にも供給される。この回路は、ＲＡが全
ゼロでなければＡ、　Ｎ　ＤゲーＩ〜６６を条件付けて
、線６２へ読出された汎用レジスタの内容（Ｒ八）をＯ
Ｒアゲ−へ６８の方へ通過させ。

ＲＡが全ゼロであればＡＮＤゲート６４を条件づけて、
条件レジスタ５０の３２ビツトをＯＲゲート６８の方へ
通過させる。ＯＲゲート６８を通過した３２ビツトは線
７４を介してＡＮＤマスク回路７０へ供給される。

ＡＮＤマスク回路７０はこの外に、ＢＩフィールドによ
って指定されたビット位置だけがＩＩ　Ｉ　ＩＩ（ＢＴ
命令）または”Ｏ”（ＢＦ命令）で、残りが全て０”ま
たはＩＩ　１．　ＩＩのマスクとして働く３２ビツトを
ビット選択器６０から線７２を介して受取る。従ってＡ
、　Ｎ　Ｄマスク回路７０は、ＢＴ命令の解読に応答し
てＲＡフィールドによって指定されたレジスタＲ（汎用
レジスタまたは条件レジスタ）中のピッｌ−Ｂが１″′
のときに分岐を行なわせる回路と、ＢＦ命命の解読に応
答してレジスタＲのピッｌ−Ｂが“Ｏ”のときに分岐を
行なわせる回路とを備えていなければならない。これは
例えば、線７２及び７４上の３２ピツ１〜を各々一方及
び他方の入力に受取る３２個の２人力ＡＮＤ回路と、同
じく線７２及び７４」二の３２ビツトを各々一方及び他
方の入力に受取る３２個の２人力ＮＯＲ回路と、３２人
力のＯＲ回路と、ＢＴ命令の場合は３２個のＡＮＤ回路
の出力を３２人力のＯＲ回路へ通し、ＢＦ命令の場合は
３２個のＮＯＲ回路の出力を３２人力のＯＲ回路へ通ず
ゲート回路とで構成することができる。勿論これは一例
に過ぎず、同様な機能を持った別の回路構成でもよい。

ＡＮＤマスク回路７０によって分岐が示されたときの目
標アドレスはＤ形式の場合はＡ　Ｌ　Ｕ　４−２から与
えられる。Ａ　Ｌ　Ｕ　４２は命令レジスタ３２にある
Ｄフィールドの内容と、ＩＡＲ３４にある現分岐命令の
アドレスとを加算することによって目標アドレスを生成
する。Ｘ形式の命令の場合は、ＲＢフィールド（ピッ１
〜１６〜２０）にＪ：つて指定された汎用Ｉノシフタの
内容（ＲＢ）が「１標アドレスとして使用される。

第３図は、単一マシンサイクルで実行可能な１ノジスタ
・ビット分岐命令の実行中に生じる動作のタイミングを
示したものである。”　ＣＲ設定＋＋は先行命令の実行
結果に応じて条件レジスタ（ＣＲ）５０が設定される期
間を表わしている。先行命令によっては条件レジスタ５
０が変更されない場合もある。”　Ｇ　Ｐ　Ｒ”はＲＡ
フィールドによって指定された汎用レジスタ（ＧＰＲ）
の内容がｉ！？昌“Ｉ″１される期間であり、この期間
の中頃に線６２へ読出される。このときピッ１へ選択器
６０が活動化されて、３２ピッ１−のマスク仕線７２へ
出力する。更に、ＡＮＤゲー１−６４または６６が条件
イζＪ（づられて、条件レジスタ５０からの３２ピツ１
へまたは汎３５− 用レジスタファイル３０から線６２へ読出された３２ピ
ッＩ−を通過させ、これによりＡＮＤマスク回路７０で
分岐の判断がなされる。

［１標アドレスの計算も、マスク生成及び分岐の判断と
並行して、レジスタ・ピッ１ル分岐命令サイクル内に行
なわれる。前述のように、目標アドレスはＤ形式の場合
はＡ、Ｔ、Ｕ４２で計算され、Ｘ形式の場合はＲＢフィ
ールドによって指定された汎用ｌノシフタの内容が使用
される。かくて、レジスタ・ピッ１ル分岐命令ザイクル
の終了時には、分岐が行なわれるか否かには関係なく、
目標アドレスが得られている。従って、分岐を行なうの
であれば、次のサイクルで直ちに目標命令を取出すこと
ができる。なお、レジスタ・ピッ１ル分岐命令が実行形
であった場合は、目標命令の取出しと並行してサブジエ
ク１〜命令を実行することができる。また分岐が不要で
あれば、ＩＡＲ３４の内容に４を加算した命令アドレス
によって、レジスタ・ビット分岐命令の次に位置してい
る命令が取出されて実行されるが、この次命令の取出し
をレジスタ・３６− ビット分岐命令の実行と並行して行なうか、または次の
サイクルで行なうかは自由である。

［発明の効果コ 本発明によれば、レジスタ・ピッ１へ分岐命令の実行の
ためにＣＰ　Ｕにｍ甲なハードウェアを追加するだけで
、分岐命令の主機能即ち分岐の判断及び目標アドレスの
ＲＩ算を１１ｔ−マシンサイクル内で終らせることがで
きる。分岐を行なうのであれば、目標命令を取出ずため
の余分のサイクルを必要とするが、この取出はレジスタ
・ビット分岐命令サイクルに続いて直ちに開始すること
ができる。

【図面の簡単な説明】

第１図は本発明を適用し得るＰＲＩＳＭシステムの代表
的な構成を示ずブロック図。 第２図はレジスタ・ビット分岐命令を実行するためのハ
ードウェアを示すブロック図。 第３図はレジスタ・ビット分岐命令の実行タイミングを
示す図。 タイン アメリカ合衆国ニューヨーク州 ヨークタウン・ハイツ・リッジ ・ストリート２１２７番地 ７２）発　明　者　ジョージ・ラブインアメリカ合衆国
ニューヨーク州 ビアモン１〜・フランクリン２６番 地 、７２溌　明　者　ウィリアム・スペンサー・ウオーリ
イ・ジュニア アメリカ合衆国カリフォルニア 州サラトガ・ファルマウス・コ ート１９３１６番地

Claims (1)

1. 【特許請求の範囲】 分岐条件をテスＩ・されるべきピッ］〜を指定する第１
   フイールド、該第１フイールドにＪ：って指定されたピ
   ッ１−を含むレジスタを指定する第２フイールド、およ
   び分岐先の目標アドレスを生成するための第３フイール
   ドを含む分岐命令を準備し。 該分岐命令がロードされる命令レジスタと、該命令レジ
   スタにロードされた分岐命令の前記第１フイールドおよ
   び前記第２フイールドの内容に応じて前記分岐命令のサ
   イクル内で指定された１ノジスタ中の指定されたビット
   をテストし分岐するか否かを判断する分岐判断手段と、
   前記第３フイールドの内容に応じて前記サイクル内で前
   記目標アドレスを生成する目標アドレス生成手段とを備
   えたことを特徴とする計算機システムにおける分岐方式
   。