JPS60143020A - Counter decoder - Google Patents

Abstract

PURPOSE:To prevent malfunctions of a counter decoder generated at preset by adding an MOS transistor (TR) having the same polarity as that of an MOSTR in parallel with a load to a multi-gate circuit comprising complementary MOSTRs. CONSTITUTION:NMOS TRs MN1-MNn connected in series with an equal number to input numbers a1-an are connected between an output terminal (b) and the 1st power supply Vss, a PMOSP1 complementary to the TRMN1 is connected between the terminal (b) and the 2nd power supply VDD, a load ML1 is connected in parallel therewith and also a PMOSTRMP2 having the same polarity as that of the TRMP1 is provided in parallel therewith. A gate of the TRMP1 is connected in common to a gate of the TRMN1 and an input signal a1 is applied. A control pulse (c) (preset pulse) is applied to the gate of the TRMP2. Malfunctions of the counter decoder at preset due to stray capacitance between the MOSTRs are prevented by using the pulse (c) to actuate the TRMP2.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は簡素化した０ＭＯ３（相補形コンプリメンタリ
電解効果トランジスタ）の多入力ゲート回路で、セラ）
ｔたはりセット可能な２進カウンタの計数値をデコード
するカウンタ・デコーダを提供することを目的とするも
のである。[Detailed Description of the Invention] Industrial Application Field The present invention is a simplified multi-input gate circuit of 0MO3 (complementary field effect transistor).
It is an object of the present invention to provide a counter decoder that decodes the count value of a binary counter that can be set as many times as t.

従来例の構成とその問題点 一般ｉｃｅＭＯ３の多入力ゲート回路は、入力数ｎに対
して２ｎ個の最小素子数を必要とする。このため集積回
路（ｉｃ）化する場合のチップ面積が増大すＺのは否め
ず、単に２進カウンタの計数値を検出するカウンタ・デ
コーダとして用いるには極めて不向きであった。係る欠
点を解消すべく本出願人は特願昭５７−５９５３７号に
ょυ構成素子数を（ｎ＋２）個になし得るＣＭＯ３多入
力ゲート回路を提供した。Conventional configuration and its problems A general iceMO3 multi-input gate circuit requires a minimum number of elements of 2n for the number of inputs n. For this reason, it is undeniable that the chip area increases when integrated circuit (IC) is implemented, making it extremely unsuitable for use as a counter decoder that simply detects the count value of a binary counter. In order to eliminate such drawbacks, the applicant of the present invention proposed a CMO3 multi-input gate circuit in Japanese Patent Application No. 57-59537 in which the number of constituent elements can be increased to (n+2).

第１図にその１回路構成を例示する。FIG. 1 illustrates one circuit configuration thereof.

第１図において、ＡはＮＡＮＤゲート回路、ＢはＮＯＲ
ゲート回路である。In Figure 1, A is a NAND gate circuit and B is a NOR gate circuit.
It is a gate circuit.

ＮＡＮＤゲートゲーＡ−は、入力数ｎに対応したｎ個の
直列接続されたエンハンスメントタイプのＮチャネルＭ
ＯＳトランジスタ（Ｎ形トランジスタ）ＭＮｌ、ＭＮ２
．ＭＮ３．山、、ＭＮｎと１個のエンハンスメントタイ
プのＰチャネルＭＯＳトランジスタＭＰ１及び負荷素子
ＭＬ１の合計（ｎ＋２）個の素子で構成され、直列接続
されたＮ形トランジスタ群の一端は出力端子すに他端は
第１電源ｖｓｓに接続され、夫々のゲートを入力端子ａ
１　ｙ　ａ２　ｙ　ａｓ・・・・・・ａｎとしている。A NAND gate game A- is an enhancement type N channel M in which n pieces are connected in series corresponding to the number of inputs n.
OS transistor (N-type transistor) MNl, MN2
．． MN3. It is composed of a total of (n+2) elements, consisting of a mountain, MNn, one enhancement type P-channel MOS transistor MP1, and a load element ML1, and one end of the group of N-type transistors connected in series is connected to an output terminal, and the other end is connected to an output terminal. connected to the first power supply vss, and the respective gates are connected to the input terminal a
1 y a2 y as...an.

Ｐ形トランジスタＭＰ１は一端が第２電源ｖＤＤＫ他端
が出力端子ｂＶｃ接続され、ゲートがＮ形トランジスタ
ＭＮ１のゲートに接続されている。負荷素子ＭＬ１　は
第２電源ｖＤＤと出力端子すとの間に接続されている。One end of the P-type transistor MP1 is connected to the second power supply vDDK, the other end is connected to the output terminal bVc, and the gate is connected to the gate of the N-type transistor MN1. The load element ML1 is connected between the second power supply vDD and the output terminal.

一方、ＮＯＲゲート回路Ｂは、ｎ個の直列接続されたＰ
形トランジスタＭＰ１２ＭＰ２２ＭＰ３・・・・・・Ｍ
Ｐｎ　と１個のＮ形トランジスタＭＮ１及び負荷素子Ｍ
Ｌ１とで構成され、直列接続されたＰ形トランジスタ群
の一端は出力端子すに他端は第１電源ｖＤＤに接続され
、夫々のゲートを入力端子ａ１゜ａ　２　、ａ３　・・
・・・・ａｎ　としている。Ｎ形トランジスタＭＮ１　
は一端が第２電源”ｓｓ　に他端が出力端子すに接続さ
れ、ゲートがＰ形トランジスタＭＰ１のゲートに接続さ
れている。負荷素子ＭＬ１は第２電源ｖｓｓ　と出力端
子すとの間に接続されている。On the other hand, NOR gate circuit B consists of n series-connected P
Type transistor MP12MP22MP3...M
Pn, one N-type transistor MN1 and load element M
One end of a group of P-type transistors connected in series is connected to an output terminal, the other end is connected to a first power supply vDD, and the respective gates are connected to input terminals a1, a2, a3, etc.
...an. N-type transistor MN1
has one end connected to the second power supply "ss", the other end to the output terminal "ss", and its gate connected to the gate of the P-type transistor MP1.The load element ML1 is connected between the second power supply "vss" and the output terminal "ss". has been done.

即ち、回路Ａと回路Ｂは丁度対称回路になっておシ、入
力のうちの少なくとも１つがコンプリメンタリ構成とな
っている。That is, circuit A and circuit B are exactly symmetrical circuits, and at least one of the inputs has a complementary configuration.

以上説明したＣＭＯ３多入力ゲート回路をｉｃ化すると
第２図に示す如く各接続点に浮遊容量Ｃ１Ｃ２，Ｃ３・
・・・・・Ｃｎがつく、これを第３図に示すセットまた
はリセット可能な２進カランタの計数値をデコードする
カウンターデコーダとして用いると、セットまたはリセ
ットの動作で誤動作が発生する。第４図はその様子を示
した波形図である。When the CMO3 multi-input gate circuit explained above is made into an IC, as shown in Fig. 2, the stray capacitances C1C2, C3, and
If this counter decoder with Cn is used as a counter decoder for decoding the count value of a set or resettable binary quanta shown in FIG. 3, a malfunction will occur during the set or reset operation. FIG. 4 is a waveform diagram showing this situation.

以下、第２図、第３図、第４図による従来例の回路動作
を説明する。Hereinafter, the circuit operation of the conventional example shown in FIGS. 2, 3, and 4 will be explained.

第３図は入力ディジタル情報Ｄ１〜Ｄ４に比例してパル
ス幅の変化するディジタル式パルス幅変調回路（ＰＷＭ
回路）の具体回路例であり、この回路はまた位相変調回
路、遅延回路としても流用でき、このときは前記パルス
幅が変調幅、遅延量となる。１〜４はセット（ＳＥＴ）
、リセット（ＲＥＳＥＴ）機能付フリップフロップ（Ｒ
３付ＦＦ）であり、前後のＱ出力を夫々クロック入力（
ＯＫ）としてダウンカウントする４Ｂｉ　ｔダウンカウ
ンタ５を形成している。６はカウンタ・デコーダであり
、カウンタ６の計数値”○″をデコードする。７はクロ
ックゲートであり、カウンタ６のＩ　Ｂｉｔ目（ＬＳＢ
　）に禁止クロックＳ２を与える。このクロックゲート
７はカウンタ・デコーダ６の出力８４にでクロックパル
スＳ１の通過ヲコントロールし、カウンタ６が計数値”
０”になると０ｌ−Ｑ４が全て”Ｈ”、カウンタ・デコ
ーダ６の出力Ｓ４がＬ”になり、クロックゲート７を閉
じてカウンタ６を計数値”Ｏ”で停止させる。８〜１１
は入力情報Ｄ１〜Ｄ４の反転出力Ｄ１〜Ｄ２を得るだめ
のインバータ、１２〜１６．１６〜１９はセット入力（
Ｓ）、リセット入力（Ｒ）に制御パルス（プリセットパ
ルス）Ｓ３を夫々選択的に与えるゲートであり、８〜１
９の構成要素によりプリセット回路２０を形成している
。Figure 3 shows a digital pulse width modulation circuit (PWM) whose pulse width changes in proportion to the input digital information D1 to D4.
This is a specific circuit example of the circuit), and this circuit can also be used as a phase modulation circuit or a delay circuit, in which case the pulse width becomes the modulation width and the amount of delay. 1 to 4 are SET
, flip-flop with reset function (R
3 FF), and the front and rear Q outputs are clock inputs (
A 4-bit down counter 5 is formed that counts down as OK). 6 is a counter decoder, which decodes the count value "○" of the counter 6. 7 is a clock gate, and the I-th bit (LSB
) is given the inhibit clock S2. This clock gate 7 controls the passage of the clock pulse S1 at the output 84 of the counter decoder 6, and the counter 6 outputs the counted value.
0'', all 0l-Q4 become ``H'', the output S4 of the counter decoder 6 becomes ``L'', the clock gate 7 is closed, and the counter 6 is stopped at the count value ``O''. 8-11
12-16 are inverters for obtaining inverted outputs D1-D2 of input information D1-D4, and 16-19 are set inputs (
S), a gate that selectively applies a control pulse (preset pulse) S3 to the reset input (R), and 8 to 1
A preset circuit 20 is formed by nine components.

以上の構成から明らかであるが、プリセット回路２０に
より入力情報Ｄ１〜Ｄ４が”ＨＩ＋のときはセット入力
（Ｓ）に　ＩＩ　Ｌ　ＩＩのときはリセット入力（Ｒ）
に制御パルスＳ３の反転パルスを与えて、セットまたは
リセット動作を行なう。従って、入力情報Ｄ１〜Ｄ４を
Ｒ３付ＦＦ１〜４にそのまま計数初期値（プリセット値
）ＮＰとしてプリセットすることができる。このプリセ
ット値ＮＰが計数値”ｏ”以外（ＮＰｆ−ｏ）であれば
、カウンタ・デコーダ６の出力Ｓ４がＨＩＩとなシ、カ
ウンタ６にはクロックパルスＳ１が入力されて計数値が
”Ｏ′″になるまでダウンカウントする。以後この動作
は制御パルスＳ３の入力毎に繰り返えされ、カウンタ・
デコーダ６よりパルス幅変調出力（ＰＷＭ出力）Ｓ４を
得ることができる。As is clear from the above configuration, when the input information D1 to D4 is "HI+" by the preset circuit 20, it is set to the set input (S), and when it is II L, it is set to the reset input (R).
An inverted pulse of the control pulse S3 is applied to perform a set or reset operation. Therefore, the input information D1 to D4 can be preset directly to the R3-equipped FFs 1 to 4 as the count initial value (preset value) NP. If this preset value NP is other than the count value "o" (NPf-o), the output S4 of the counter decoder 6 will not be HII, and the clock pulse S1 will be input to the counter 6 and the count value will be "O'". Count down until it reaches ``. From then on, this operation is repeated every time the control pulse S3 is input, and the counter
A pulse width modulation output (PWM output) S4 can be obtained from the decoder 6.

ここで、第３図のカウンターデコーダ６に第２図のＣＭ
Ｏ３多入力ゲート回路を適用した場合の動作を第４図の
波形図を参照して説明する。Here, the CM of FIG. 2 is sent to the counter decoder 6 of FIG.
The operation when the O3 multi-input gate circuit is applied will be explained with reference to the waveform diagram of FIG. 4.

第２図のゲート回路の入力端子ａ１〜ａ４には第３図の
カウンタ５の出力Ｑ１−Ｑ４を夫々入力する。Outputs Q1-Q4 of the counter 5 in FIG. 3 are input to input terminals a1-a4 of the gate circuit in FIG. 2, respectively.

（即ち、コンプリメンタリ構成のトランジスタの入力ａ
１　にはカラ／り６のＬＳＢ出力Ｑ１　を入力する。）
そして、出力端子すからＰＷＭ出力′ｓ４を得ると共に
クロックゲート７に入力する。(In other words, the input a of the complementary transistor
The LSB output Q1 of the color/return signal 6 is input to 1. )
Then, a PWM output 's4 is obtained from the output terminal and is input to the clock gate 7.

上記の構成において、カウンタ５が計数値゛○“′の状
態ではＱｌ−Ｃ４が全てＨ１＋であり、Ｎ形トランジス
タＭＮ１〜ＭＮ４は全てＯＮ、Ｐ形トランジスタＭＰは
ＯＦＦ　Ｌ、出力Ｓ４はＬ　ＩＩ　となる。但し、この
ときの１Ｌ″レベルはｖＬであり、ｖｓｓのレベルより
高くなる。ＶＬの大きさは、ＭＮ１〜ＭＮ４の合成ＯＮ
抵抗と負荷素子ＭＬ１の抵抗との分圧比で決まるので、
後段の回路、例えばクロックゲート７が誤動作しないレ
ベルに設定する０ＭＮ１→町が全てＯＮすると浮遊容量
Ｃ１〜Ｃ４の電荷は放電されて、各接続点の電位は０”
′になる（実際にはｖＬ−Ｏの範囲にある）。In the above configuration, when the counter 5 has a count value ゛○"', all Ql-C4 are H1+, all N-type transistors MN1 to MN4 are ON, P-type transistor MP is OFF L, and output S4 is L II. However, the 1L'' level at this time is vL, which is higher than the vss level. The size of VL is the composite ON of MN1 to MN4.
It is determined by the voltage division ratio between the resistance and the resistance of load element ML1, so
Set to a level that will not cause the subsequent circuit, for example, the clock gate 7 to malfunction. When all the 0MN1 → towns are turned on, the charges in the stray capacitances C1 to C4 will be discharged, and the potential at each connection point will be 0.
' (actually in the range vL-O).

次に、制御パルスＳ３が到来し、そのときのプリセット
値ＮＰが６と５の場合のプリセット動作を考える。Next, consider the preset operation when the control pulse S3 arrives and the preset values NP at that time are 6 and 5.

まず、ＮＰ＝６の場合は、カウンタ６にはＭＳＢ〜ＬＳ
ＢＫＯ１１０がプリセットされ、そのＱ出力は１００１
となる。よッテ、ＭＮ　はＯＮ２ＭＮ２，３１．４ はＯＦＦ、ＭＰｌはＯＮ　となり、出力端子すには容量
Ｃ１と０２とがついた状態となる。従って、容量Ｃ１，
Ｃ２の電荷により出力８４は＠　Ｌ　ＩＩ　レベルに保
持され、プリセットと同時に”ＨＩＴレベルとならず負
荷素子ＭＬ１　による充電を持たねばならない。First, when NP=6, counter 6 has MSB to LS.
BKO110 is preset and its Q output is 1001
becomes. Now, MN is ON2, MN2, 31.4 is OFF, MP1 is ON, and the capacitors C1 and 02 are attached to the output terminal. Therefore, the capacity C1,
The output 84 is held at the @L II level by the charge of C2, and must be charged by the load element ML1 so that it does not go to the "HIT" level at the same time as the preset.

負荷素子ＭＬ１　は高抵抗であり、容量Ｃ１＋Ｃ２との
時定数で決まる充電カーブを描き、制御パルスＳ３の消
滅後もこの状態は続き、クロックゲート７は閉じたまま
である。The load element ML1 has a high resistance and draws a charging curve determined by the time constant of the capacitance C1+C2, and this state continues even after the control pulse S3 disappears, and the clock gate 7 remains closed.

そして、容量Ｃ１，Ｃ２への゛充電が進み、クロックゲ
ートを開くレベルに到達すると、クロックパルスＳ１　
を通過させ、クロックパルスＳ２がカラ／り５に入力さ
れて計数可能となる０最初の計数６でＬＳＢのＱ１出力
は１からＯＫ反転し、ＭＮｌがＯＦＦ、ＭＰ、がＯＮ　
となり、Ｃ１にはＭＰｌにより急速充電が行なわれ、出
力Ｓ４は″′Ｈ″レベルとなる。Then, when the capacitors C1 and C2 are charged to a level that opens the clock gate, the clock pulse S1
The clock pulse S2 is input to color/return 5 and counting becomes possible.0 At the first count of 6, the LSB Q1 output is inverted from 1 to OK, MNl is OFF, and MP is ON.
Therefore, C1 is quickly charged by MPl, and the output S4 becomes ``H'' level.

以降、４→３→２→１→０とダウンカウントし、再び出
力Ｓ４はＬ′となり、カウンタ５の計数動作を停止する
。この場に得られるＰＷＭ出力Ｓ４のパルス幅はＴ４と
なり、これは負荷素子ＭＬ１によるＣ１．Ｃ２への充電
期間Ｔａを含むものであり、正常動作時のパルス幅Ｔ６
より太きくなり、誤動作を起こす。Thereafter, the count is counted down in the order of 4→3→2→1→0, and the output S4 becomes L' again, and the counting operation of the counter 5 is stopped. The pulse width of the PWM output S4 obtained at this point is T4, which is caused by C1. It includes the charging period Ta to C2, and the pulse width T6 during normal operation.
It becomes thicker and causes malfunction.

次に、ＮＰ＝ｓの場合は、カウンタ６に０１０１がプリ
セットされ、そのＱ出力は１０１０となる。Next, when NP=s, the counter 6 is preset to 0101, and its Q output becomes 1010.

よって、ＭＮ２，４はＯＮ、ＭＮ、３はＯＦＦ、ＭＰｌ
はＯＮとなり、出力端子すにはＣ１がつき、ＭＰｌによ
る急速充電が行なわれ、出力Ｓ４は“Ｈ”′となシ、プ
リセットと同時にクロックゲート７を開き、プリセット
終了後は４→３→２→１→０と正常な計数動作を行なう
。この場合に得られるＰＷＭ出力Ｓ４のパルス幅Ｔ４は
正常動作時のパルス幅Ｔ６と等しくなり、正常な動作が
可能である。Therefore, MN2, 4 is ON, MN, 3 is OFF, MPl
is turned on, C1 is attached to the output terminal, rapid charging by MPl is performed, output S4 is "H", clock gate 7 is opened at the same time as presetting, and after presetting is completed, 4 → 3 → 2 → 1 → 0 and performs normal counting operation. The pulse width T4 of the PWM output S4 obtained in this case is equal to the pulse width T6 during normal operation, and normal operation is possible.

以上のことから、プリセットでＱｌ　出力が”Ｌｌｌｑ
拾（プリセット値ＮＰが奇数の場合）はカウンタ・デコ
ーダとしての正常な動作が可能であるがＱｌが“Ｈｌｌ
の場合（ＮＰが偶数の場合）は負荷素子ＭＬ１による充
電を持たなければならず、正常な動作は不可能であると
言った問題点があった。From the above, the preset Ql output is “Lllq
1 (when the preset value NP is an odd number), normal operation as a counter decoder is possible, but Ql is “Hll”.
In this case (when NP is an even number), charging must be carried out by the load element ML1, which poses a problem in that normal operation is impossible.

発明の目的 本発明は、係る従来例の問題点を解消するものであり、
２進カウンタのプリセット時に発生するカウンタ・デコ
ーダの誤動作を防止することを目的とするものである。Purpose of the Invention The present invention solves the problems of the conventional example,
The purpose of this is to prevent malfunctions of the counter decoder that occur when presetting a binary counter.

発明の構成 本発明は、入力数に等しい直列接続された同極性のＭＯ
Ｓ）ランジスタ群を出力端子と第１電源との間に接続し
、前記トランジスタ群の少なくとも１つとコンプリメン
タリ構成となる逆極性の第ｌＭＯＳトランジスタを前記
出力端子と第２電源との間に接続し、負荷素子と前記第
ｌＭＯＳトランジスタと同極性の第２Ｍ０３）ランジス
タとを前記出力端子と前記第２電源との間に接続して成
る多入力ゲート回路により、制御パルス（プリセットパ
ルス）でセットまたはリセット可能な２進カウンタの計
数値をデコードすると共に前記制御パルスにより前記第
２Ｍ０８ｌ−ランジスタを作動（導通）させる構成とし
たことを特徴とするものであり、第２Ｍ０Ｓトランジス
タを１個追加するだけの極めて簡単な構成でカウンタ・
デコータのプリセット時における誤動作を防止できるも
のである。本発明はまた前記第２ＭＯ８トランジスタの
一端を出力端子に接続する代わりに前記トランジスタ群
のう、ちのコンプリメンタリ構成したトランジスタの前
記第１電源側の接続点に接続してもよく、または前記第
２１ｗ１０Ｓト７ンジスタを用いる代わりに前記コンプ
リメンタリ構成のトランジスタに２人カゲートを介して
入力し、その１人力として前記制御パルスを入力する構
成とすることでも可能である。なお、上記例れの構成に
おいても負荷素子（Ｎ形またはＰ形ＭＯ３トランジスタ
等）を適用することが可能である。Structure of the Invention The present invention consists of MOs of the same polarity connected in series equal to the number of inputs.
S) connecting a group of transistors between an output terminal and a first power source, and connecting a first MOS transistor of opposite polarity, which is complementary to at least one of the transistor groups, between the output terminal and a second power source; A multi-input gate circuit comprising a load element and a second M03 transistor having the same polarity as the first MOS transistor is connected between the output terminal and the second power supply, and can be set or reset using a control pulse (preset pulse). The present invention is characterized by having a configuration in which the count value of the binary counter is decoded and the second M08l-transistor is activated (conducted) by the control pulse, and is extremely simple by just adding one second M0S transistor. Counter with a configuration
This can prevent malfunctions when presetting the decoder. In the present invention, instead of connecting one end of the second MO8 transistor to the output terminal, it may be connected to a connection point on the first power supply side of a complementary transistor in the transistor group, or Instead of using seven transistors, it is also possible to input the control pulses to the complementary transistors through two gates, and input the control pulses as one of them. Note that it is also possible to apply a load element (N-type or P-type MO3 transistor, etc.) to the above example configuration.

実施例の説明 第６図は本発明の基本構成であり、第６図は第６図の動
作波形図、第７図は本発明の他の実施例である。DESCRIPTION OF EMBODIMENTS FIG. 6 shows the basic configuration of the present invention, FIG. 6 is an operation waveform diagram of FIG. 6, and FIG. 7 shows another embodiment of the present invention.

第５図は第１図への従来例に対応して示したものでアシ
、従来例との差異は、Ａが第２のＰ形トランジスタ恍電
用）ＭＰ２を出力端子すと第２電源ｖＤＤ　との間に接
続し、その制御パルス入力端子Ｃに制御パルスＳ３の反
転信号Ｓ３を入力する構成としたものであり、Ｂがコン
ブリツノンリ構成のトランジスタＭＮ１．ＭＰ１の入力
部にゲートＧ１を設け、このゲートＧ１　を介して入力
ａ１　を与えると共に、もう１つの制御パルス入力端子
Ｃに制御パルスＳ３の反転信号Ｓ３を入力する構成とし
たものである。Fig. 5 is shown corresponding to the conventional example shown in Fig. 1, and the difference from the conventional example is that A is the second P-type transistor (for power supply). MN1. A gate G1 is provided at the input section of MP1, and an input a1 is applied through the gate G1, and an inverted signal S3 of the control pulse S3 is input to another control pulse input terminal C.

係る構成の多入力ゲート回路を第３図のカウンタ・デコ
ーダ６として用いれば、第６図に示す如くプリセット時
に制御パルス５３ｖＣより、第６図Ａの場合はＰ形トラ
ンジスタＭＰ２　を導通ＯＮさせて容量Ｃ１−ｃｎに強
制充電するため、出力端子すは少なくともプリセットの
期間内に”Ｈｌｌ　レベルとカリ、前述の偶数値プリセ
ット時の誤動作を防止できる。また、第６図Ｂの場合は
制御パルスＳ３によりゲートＧ１の出力を強制的に′Ｌ
“°とし、プリセット期間においてのみＰ形トランジス
タを′優先して導通ＯＮさせる構成とし、容量Ｃ１に強
制充電するため、出力端子すはプリセット期間内に°′
Ｈ′″レベルとなり、同様に偶数値プリセット時の誤動
作を防止できる。なお、第６図ＡＫおけるＰ形トランジ
スタＭＰ２の出力端子すへの接続端はＮ形トランジスタ
ＭＮ、とＭＮ２との接続点に接続する構成としてもよい
。偶数値プリセット時はＭＮｌがＯＮ　しているため、
ＭＮｌを通じてＣ１への充電が可能であり、０２〜Ｃｎ
への充電もなし得る。If a multi-input gate circuit having such a configuration is used as the counter decoder 6 shown in FIG. 3, as shown in FIG. 6, the control pulse 53vC turns on the P-type transistor MP2 in the case of A in FIG. Since C1-cn is forcibly charged, the output terminal is at least at the "Hll level" during the preset period, and the above-mentioned malfunction at the even value preset can be prevented.In addition, in the case of FIG. 6B, the control pulse S3 Force the output of gate G1 to 'L'
The configuration is such that the P-type transistor is turned on preferentially only during the preset period, and in order to forcibly charge the capacitor C1, the output terminal is
The terminal becomes H''' level, which can similarly prevent malfunctions during even value presetting.The connection end to the output terminal of the P-type transistor MP2 in AK in FIG. 6 is connected to the connection point between the N-type transistors MN and MN2. It is also possible to have a configuration in which they are connected.Since MNl is ON when an even value is preset,
It is possible to charge C1 through MNl, and from 02 to Cn
It is also possible to charge the battery.

第７図は、前記プリセット時以外の２進カウンタの計数
期間中に起る容量０１〜Ｃｎ間の電荷分配による誤動作
を防止するために第３のＰ形トランジスタＭＰ３　を設
けた構成の多入力ゲート回路に第２のＰ形トランジスタ
ＭＰ２（第７図Ａ）、ゲ−トＧ１（第７図Ｂ）を付加し
たものである。ここでＭＰ３　にはコンプリメンタリ構
成のトランジスタＭＮ１．ＭＰ１の入力ａ１が共通に入
力される。FIG. 7 shows a multi-input gate having a configuration in which a third P-type transistor MP3 is provided to prevent malfunctions due to charge distribution between the capacitors 01 to Cn that occurs during the counting period of the binary counter other than the presetting time. A second P-type transistor MP2 (FIG. 7A) and a gate G1 (FIG. 7B) are added to the circuit. Here, MP3 has complementary transistors MN1. Input a1 of MP1 is commonly input.

以上は、従来例の第１図Ａに本発明を適用したときの説
明であり、第１図Ｂも同様の考え方が適用できることは
言うまでもない。さらに、本発明のカウンタ・デコーダ
はＰＷＭ回路に限定されるものではない。The above is an explanation when the present invention is applied to the conventional example of FIG. 1A, and it goes without saying that the same concept can be applied to FIG. 1B. Furthermore, the counter decoder of the present invention is not limited to PWM circuits.

発明の詳細 な説明した如く本発明によれば、構成素子数の少ない多
入力ＣＭＯＳゲート回路に１つの充電用トランジスタＭ
Ｐ２　を追加するかコンプリメンタ’Ｊ４１１［のトラ
ンジスタ入力部にゲートＧ１　を追加するだけの極めて
簡単な構成により、遊客容量Ｃ１〜Ｏｎによるプリセッ
ト時の誤動作を防止できるカウンタ・デコーダを具現し
得ると共に、構成素子数２ｎ個の完全ＣＭＯ３多入力ゲ
ート回路に比べて集積回路ｉｃ化したときのチップサイ
ズは小さくでき、その動特性は同等で、消費電流も比較
的小さくできる等の効果を合わせ持っている。As described in detail, according to the present invention, one charging transistor M is provided in a multi-input CMOS gate circuit with a small number of components.
By simply adding P2 or adding gate G1 to the transistor input section of complementor 'J411, it is possible to realize a counter decoder that can prevent malfunctions during presetting due to recreational capacitors C1 to On. Compared to a complete CMO3 multi-input gate circuit with 2n components, the chip size can be smaller when integrated into an IC, the dynamic characteristics are the same, and the current consumption can be relatively small. .

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の多入力ＣＭＯＳゲート回路の構成図、第
２図は従来の浮遊容量を考慮した４人力ＮＡＮＤゲート
回路の構成図、第３図は従来のパルス幅変調（ＰＷＭ）
回路の具体的な電気回路、第４図は第３図の回路の動作
波形図、第５図は本発明のカウンタ・デコーダの基本回
路構成を示す図、第６図は同動作波形図、第７図は本発
明の第２の実施例の構成図である。 ６・・・・・・カウンタ・デコーダ、ｖｓｓ・・・・・
・第１図Ａ１第２図、第６図、第７図では第１電源、第
１図Ｂでは第２電源、■ＤＤ・・・・・・第１図Ａ１第
２図。 第５図、第７図では第２電源、第１図Ｂでは第１電源、
ＭＮ１〜ＭＮ・・・・・・ＮチャネルＭＯ３）ランジス
タ、ＭＰ１〜ＭＰ３・・・・・・Ｐチャネルトランジス
タ、ＭＬｌ・・・・・・負荷素子、ａ１〜ａｎ　・・・
・・・ゲート入力端子、ｂ・・・・・・出力端子、Ｃ・
・・・・・制御パルス入力端子。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図　（Δ）（Ｂ。 裁　２　口 第　４　図Figure 1 is a configuration diagram of a conventional multi-input CMOS gate circuit, Figure 2 is a configuration diagram of a conventional 4-person NAND gate circuit that takes stray capacitance into consideration, and Figure 3 is a conventional pulse width modulation (PWM) circuit.
The specific electric circuit of the circuit, FIG. 4 is an operating waveform diagram of the circuit in FIG. 3, FIG. 5 is a diagram showing the basic circuit configuration of the counter decoder of the present invention, FIG. FIG. 7 is a configuration diagram of a second embodiment of the present invention. 6... Counter decoder, vss...
・First power source in FIG. 1 A1 in FIGS. 2, 6, and 7, second power source in FIG. The second power supply in Figures 5 and 7, the first power supply in Figure 1B,
MN1-MN...N-channel MO3) transistor, MP1-MP3...P-channel transistor, MLl...Load element, a1-an...
...Gate input terminal, b...Output terminal, C.
...Control pulse input terminal. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure (Δ) (B. Figure 2, Figure 4)

Claims (2)

【特許請求の範囲】[Claims] （１）　入力数に等しい直列接続された同極性のＭＯＳ
トランジスタ群を出力端子と第１電源との間に接続し、
前記トランジスタ群の少なくとも１つとコンプリメンタ
リ構成となＺ逆極性の第１１ＶｉＯ３）ランジスタを前
記出力端子と第２電源との間に接続し、負荷素子と前記
第１Ｍ０８ｌ−ランジスタと同極性の第２Ｍ０８）ラン
ジスタとを前記出力端子と前記第２電源との間に接続し
て成る多入力ゲート回路により、制御パルスでセットま
たはリセット可能な２進カウンタの計数値をデコードす
ると共に前記制御パルスにより前記第２Ｍ０８）ランジ
スタを作動させる構成としたことを特徴とするカウンタ
曝デコーダ。(1) MOS of the same polarity connected in series equal to the number of inputs
Connecting the transistor group between the output terminal and the first power supply,
An 11th ViO3) transistor having a complementary configuration with at least one of the transistor groups and having Z opposite polarity is connected between the output terminal and a second power supply, and a load element and a second M08) transistor having the same polarity as the first M08l transistor. is connected between the output terminal and the second power supply to decode the count value of a binary counter that can be set or reset by the control pulse, and the second M08) by the control pulse. A counter exposure decoder characterized in that it is configured to operate a transistor. （２）第２ｉｖｉＯ８）ランジスタの出力端子との接続
端をトランジスタ群のうちのコンプリメンタリ構成した
トランジスタの第１電源側の接続点に接続することを特
徴とする特許請求の範囲第１項記載のカウンタ・デコー
ダ。 （場　入力数に等しい直列接続された同極性Ｈｓトラン
ジスタ群を出力端子と第１電源との間に接続し、前記ト
ランジスタ群の少なくとも１つとコンプリメンタリ構成
となる逆極性の第１Ｍ０３ｌ−ランジスタを前記出力端
子と第２電源との間に接続し、負荷素子を前記出力端子
と前記第２電源との間に接続し、前記コンプリメンタリ
構成したトランジスタに２人カゲートを介して２人力す
る多入力ゲート回路により、制御パルスでセラ）ｔたは
りセット可能な２進カウンタの計数値をデコードすると
共に前記制侯パルスを前記２人カゲートの１人力とする
ことを特徴とするカウンタ・デコーダ。 （７９多入力ゲート回路に第１Ｍ０３）ランジスタと同
極性の第３Ｍ０３）ランジスタを第２電源とトランジス
タ群のうちのコンプリメンタリ構成したトランジスタの
第１電源側の接続点に接続すると共にその入力をコンプ
リメンタリ構成したトランジスタと共通に接続したこと
を特徴とする特許請求の範囲第３項記載のカラン゛り・
デコーダ。 （＠　負荷素子を能動素子で構成したことを特徴とする
特許請求の範囲ト　第３項記載のカウンタデコーダ。(2) The counter according to claim 1, characterized in that the connection end of the second ivO8 transistor with the output terminal is connected to the connection point on the first power supply side of the complementary transistor in the transistor group. ·decoder. (In this case, a group of series-connected Hs transistors with the same polarity equal to the number of inputs is connected between the output terminal and the first power supply, and a first M03l-transistor of opposite polarity that has a complementary configuration with at least one of the transistor groups is connected to the output terminal. A multi-input gate circuit is connected between the terminal and the second power supply, a load element is connected between the output terminal and the second power supply, and two gates are applied to the complementary transistor through two gates. A counter decoder, characterized in that it decodes the count value of a binary counter which can be set by a control pulse, and the control pulse is generated by one of the two-person gates. (1st M03 in the 79 multi-input gate circuit) A 3rd M03 transistor with the same polarity as the transistor is connected to the second power supply and the connection point on the first power supply side of the complementary transistor in the transistor group, and its inputs are in the complementary configuration. The circuit according to claim 3, characterized in that the transistor is connected in common with the transistor.
decoder. (@ The counter decoder according to claim 3, characterized in that the load element is constituted by an active element.