JPS60143020A - Counter decoder - Google Patents
Counter decoderInfo
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- JPS60143020A JPS60143020A JP58251294A JP25129483A JPS60143020A JP S60143020 A JPS60143020 A JP S60143020A JP 58251294 A JP58251294 A JP 58251294A JP 25129483 A JP25129483 A JP 25129483A JP S60143020 A JPS60143020 A JP S60143020A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は簡素化した0MO3(相補形コンプリメンタリ
電解効果トランジスタ)の多入力ゲート回路で、セラ)
tたはりセット可能な2進カウンタの計数値をデコード
するカウンタ・デコーダを提供することを目的とするも
のである。[Detailed Description of the Invention] Industrial Application Field The present invention is a simplified multi-input gate circuit of 0MO3 (complementary field effect transistor).
It is an object of the present invention to provide a counter decoder that decodes the count value of a binary counter that can be set as many times as t.
従来例の構成とその問題点
一般iceMO3の多入力ゲート回路は、入力数nに対
して2n個の最小素子数を必要とする。このため集積回
路(ic)化する場合のチップ面積が増大すZのは否め
ず、単に2進カウンタの計数値を検出するカウンタ・デ
コーダとして用いるには極めて不向きであった。係る欠
点を解消すべく本出願人は特願昭57−59537号に
ょυ構成素子数を(n+2)個になし得るCMO3多入
力ゲート回路を提供した。Conventional configuration and its problems A general iceMO3 multi-input gate circuit requires a minimum number of elements of 2n for the number of inputs n. For this reason, it is undeniable that the chip area increases when integrated circuit (IC) is implemented, making it extremely unsuitable for use as a counter decoder that simply detects the count value of a binary counter. In order to eliminate such drawbacks, the applicant of the present invention proposed a CMO3 multi-input gate circuit in Japanese Patent Application No. 57-59537 in which the number of constituent elements can be increased to (n+2).
第1図にその1回路構成を例示する。FIG. 1 illustrates one circuit configuration thereof.
第1図において、AはNANDゲート回路、BはNOR
ゲート回路である。In Figure 1, A is a NAND gate circuit and B is a NOR gate circuit.
It is a gate circuit.
NANDゲートゲーA−は、入力数nに対応したn個の
直列接続されたエンハンスメントタイプのNチャネルM
OSトランジスタ(N形トランジスタ)MNl、MN2
.MN3.山、、MNnと1個のエンハンスメントタイ
プのPチャネルMOSトランジスタMP1及び負荷素子
ML1の合計(n+2)個の素子で構成され、直列接続
されたN形トランジスタ群の一端は出力端子すに他端は
第1電源vssに接続され、夫々のゲートを入力端子a
1 y a2 y as・・・・・・anとしている。A NAND gate game A- is an enhancement type N channel M in which n pieces are connected in series corresponding to the number of inputs n.
OS transistor (N-type transistor) MNl, MN2
.. MN3. It is composed of a total of (n+2) elements, consisting of a mountain, MNn, one enhancement type P-channel MOS transistor MP1, and a load element ML1, and one end of the group of N-type transistors connected in series is connected to an output terminal, and the other end is connected to an output terminal. connected to the first power supply vss, and the respective gates are connected to the input terminal a
1 y a2 y as...an.
P形トランジスタMP1は一端が第2電源vDDK他端
が出力端子bVc接続され、ゲートがN形トランジスタ
MN1のゲートに接続されている。負荷素子ML1 は
第2電源vDDと出力端子すとの間に接続されている。One end of the P-type transistor MP1 is connected to the second power supply vDDK, the other end is connected to the output terminal bVc, and the gate is connected to the gate of the N-type transistor MN1. The load element ML1 is connected between the second power supply vDD and the output terminal.
一方、NORゲート回路Bは、n個の直列接続されたP
形トランジスタMP12MP22MP3・・・・・・M
Pn と1個のN形トランジスタMN1及び負荷素子M
L1とで構成され、直列接続されたP形トランジスタ群
の一端は出力端子すに他端は第1電源vDDに接続され
、夫々のゲートを入力端子a1゜a 2 、a3 ・・
・・・・an としている。N形トランジスタMN1
は一端が第2電源”ss に他端が出力端子すに接続さ
れ、ゲートがP形トランジスタMP1のゲートに接続さ
れている。負荷素子ML1は第2電源vss と出力端
子すとの間に接続されている。On the other hand, NOR gate circuit B consists of n series-connected P
Type transistor MP12MP22MP3...M
Pn, one N-type transistor MN1 and load element M
One end of a group of P-type transistors connected in series is connected to an output terminal, the other end is connected to a first power supply vDD, and the respective gates are connected to input terminals a1, a2, a3, etc.
...an. N-type transistor MN1
has one end connected to the second power supply "ss", the other end to the output terminal "ss", and its gate connected to the gate of the P-type transistor MP1.The load element ML1 is connected between the second power supply "vss" and the output terminal "ss". has been done.
即ち、回路Aと回路Bは丁度対称回路になっておシ、入
力のうちの少なくとも1つがコンプリメンタリ構成とな
っている。That is, circuit A and circuit B are exactly symmetrical circuits, and at least one of the inputs has a complementary configuration.
以上説明したCMO3多入力ゲート回路をic化すると
第2図に示す如く各接続点に浮遊容量C1C2,C3・
・・・・・Cnがつく、これを第3図に示すセットまた
はリセット可能な2進カランタの計数値をデコードする
カウンターデコーダとして用いると、セットまたはリセ
ットの動作で誤動作が発生する。第4図はその様子を示
した波形図である。When the CMO3 multi-input gate circuit explained above is made into an IC, as shown in Fig. 2, the stray capacitances C1C2, C3, and
If this counter decoder with Cn is used as a counter decoder for decoding the count value of a set or resettable binary quanta shown in FIG. 3, a malfunction will occur during the set or reset operation. FIG. 4 is a waveform diagram showing this situation.
以下、第2図、第3図、第4図による従来例の回路動作
を説明する。Hereinafter, the circuit operation of the conventional example shown in FIGS. 2, 3, and 4 will be explained.
第3図は入力ディジタル情報D1〜D4に比例してパル
ス幅の変化するディジタル式パルス幅変調回路(PWM
回路)の具体回路例であり、この回路はまた位相変調回
路、遅延回路としても流用でき、このときは前記パルス
幅が変調幅、遅延量となる。1〜4はセット(SET)
、リセット(RESET)機能付フリップフロップ(R
3付FF)であり、前後のQ出力を夫々クロック入力(
OK)としてダウンカウントする4Bi tダウンカウ
ンタ5を形成している。6はカウンタ・デコーダであり
、カウンタ6の計数値”○″をデコードする。7はクロ
ックゲートであり、カウンタ6のI Bit目(LSB
)に禁止クロックS2を与える。このクロックゲート
7はカウンタ・デコーダ6の出力84にでクロックパル
スS1の通過ヲコントロールし、カウンタ6が計数値”
0”になると0l−Q4が全て”H”、カウンタ・デコ
ーダ6の出力S4がL”になり、クロックゲート7を閉
じてカウンタ6を計数値”O”で停止させる。8〜11
は入力情報D1〜D4の反転出力D1〜D2を得るだめ
のインバータ、12〜16.16〜19はセット入力(
S)、リセット入力(R)に制御パルス(プリセットパ
ルス)S3を夫々選択的に与えるゲートであり、8〜1
9の構成要素によりプリセット回路20を形成している
。Figure 3 shows a digital pulse width modulation circuit (PWM) whose pulse width changes in proportion to the input digital information D1 to D4.
This is a specific circuit example of the circuit), and this circuit can also be used as a phase modulation circuit or a delay circuit, in which case the pulse width becomes the modulation width and the amount of delay. 1 to 4 are SET
, flip-flop with reset function (R
3 FF), and the front and rear Q outputs are clock inputs (
A 4-bit down counter 5 is formed that counts down as OK). 6 is a counter decoder, which decodes the count value "○" of the counter 6. 7 is a clock gate, and the I-th bit (LSB
) is given the inhibit clock S2. This clock gate 7 controls the passage of the clock pulse S1 at the output 84 of the counter decoder 6, and the counter 6 outputs the counted value.
0'', all 0l-Q4 become ``H'', the output S4 of the counter decoder 6 becomes ``L'', the clock gate 7 is closed, and the counter 6 is stopped at the count value ``O''. 8-11
12-16 are inverters for obtaining inverted outputs D1-D2 of input information D1-D4, and 16-19 are set inputs (
S), a gate that selectively applies a control pulse (preset pulse) S3 to the reset input (R), and 8 to 1
A preset circuit 20 is formed by nine components.
以上の構成から明らかであるが、プリセット回路20に
より入力情報D1〜D4が”HI+のときはセット入力
(S)に II L IIのときはリセット入力(R)
に制御パルスS3の反転パルスを与えて、セットまたは
リセット動作を行なう。従って、入力情報D1〜D4を
R3付FF1〜4にそのまま計数初期値(プリセット値
)NPとしてプリセットすることができる。このプリセ
ット値NPが計数値”o”以外(NPf−o)であれば
、カウンタ・デコーダ6の出力S4がHIIとなシ、カ
ウンタ6にはクロックパルスS1が入力されて計数値が
”O′″になるまでダウンカウントする。以後この動作
は制御パルスS3の入力毎に繰り返えされ、カウンタ・
デコーダ6よりパルス幅変調出力(PWM出力)S4を
得ることができる。As is clear from the above configuration, when the input information D1 to D4 is "HI+" by the preset circuit 20, it is set to the set input (S), and when it is II L, it is set to the reset input (R).
An inverted pulse of the control pulse S3 is applied to perform a set or reset operation. Therefore, the input information D1 to D4 can be preset directly to the R3-equipped FFs 1 to 4 as the count initial value (preset value) NP. If this preset value NP is other than the count value "o" (NPf-o), the output S4 of the counter decoder 6 will not be HII, and the clock pulse S1 will be input to the counter 6 and the count value will be "O'". Count down until it reaches ``. From then on, this operation is repeated every time the control pulse S3 is input, and the counter
A pulse width modulation output (PWM output) S4 can be obtained from the decoder 6.
ここで、第3図のカウンターデコーダ6に第2図のCM
O3多入力ゲート回路を適用した場合の動作を第4図の
波形図を参照して説明する。Here, the CM of FIG. 2 is sent to the counter decoder 6 of FIG.
The operation when the O3 multi-input gate circuit is applied will be explained with reference to the waveform diagram of FIG. 4.
第2図のゲート回路の入力端子a1〜a4には第3図の
カウンタ5の出力Q1−Q4を夫々入力する。Outputs Q1-Q4 of the counter 5 in FIG. 3 are input to input terminals a1-a4 of the gate circuit in FIG. 2, respectively.
(即ち、コンプリメンタリ構成のトランジスタの入力a
1 にはカラ/り6のLSB出力Q1 を入力する。)
そして、出力端子すからPWM出力′s4を得ると共に
クロックゲート7に入力する。(In other words, the input a of the complementary transistor
The LSB output Q1 of the color/return signal 6 is input to 1. )
Then, a PWM output 's4 is obtained from the output terminal and is input to the clock gate 7.
上記の構成において、カウンタ5が計数値゛○“′の状
態ではQl−C4が全てH1+であり、N形トランジス
タMN1〜MN4は全てON、P形トランジスタMPは
OFF L、出力S4はL II となる。但し、この
ときの1L″レベルはvLであり、vssのレベルより
高くなる。VLの大きさは、MN1〜MN4の合成ON
抵抗と負荷素子ML1の抵抗との分圧比で決まるので、
後段の回路、例えばクロックゲート7が誤動作しないレ
ベルに設定する0MN1→町が全てONすると浮遊容量
C1〜C4の電荷は放電されて、各接続点の電位は0”
′になる(実際にはvL−Oの範囲にある)。In the above configuration, when the counter 5 has a count value ゛○"', all Ql-C4 are H1+, all N-type transistors MN1 to MN4 are ON, P-type transistor MP is OFF L, and output S4 is L II. However, the 1L'' level at this time is vL, which is higher than the vss level. The size of VL is the composite ON of MN1 to MN4.
It is determined by the voltage division ratio between the resistance and the resistance of load element ML1, so
Set to a level that will not cause the subsequent circuit, for example, the clock gate 7 to malfunction. When all the 0MN1 → towns are turned on, the charges in the stray capacitances C1 to C4 will be discharged, and the potential at each connection point will be 0.
' (actually in the range vL-O).
次に、制御パルスS3が到来し、そのときのプリセット
値NPが6と5の場合のプリセット動作を考える。Next, consider the preset operation when the control pulse S3 arrives and the preset values NP at that time are 6 and 5.
まず、NP=6の場合は、カウンタ6にはMSB〜LS
BKO110がプリセットされ、そのQ出力は1001
となる。よッテ、MN はON2MN2,31.4
はOFF、MPlはON となり、出力端子すには容量
C1と02とがついた状態となる。従って、容量C1,
C2の電荷により出力84は@ L II レベルに保
持され、プリセットと同時に”HITレベルとならず負
荷素子ML1 による充電を持たねばならない。First, when NP=6, counter 6 has MSB to LS.
BKO110 is preset and its Q output is 1001
becomes. Now, MN is ON2, MN2, 31.4 is OFF, MP1 is ON, and the capacitors C1 and 02 are attached to the output terminal. Therefore, the capacity C1,
The output 84 is held at the @L II level by the charge of C2, and must be charged by the load element ML1 so that it does not go to the "HIT" level at the same time as the preset.
負荷素子ML1 は高抵抗であり、容量C1+C2との
時定数で決まる充電カーブを描き、制御パルスS3の消
滅後もこの状態は続き、クロックゲート7は閉じたまま
である。The load element ML1 has a high resistance and draws a charging curve determined by the time constant of the capacitance C1+C2, and this state continues even after the control pulse S3 disappears, and the clock gate 7 remains closed.
そして、容量C1,C2への゛充電が進み、クロックゲ
ートを開くレベルに到達すると、クロックパルスS1
を通過させ、クロックパルスS2がカラ/り5に入力さ
れて計数可能となる0最初の計数6でLSBのQ1出力
は1からOK反転し、MNlがOFF、MP、がON
となり、C1にはMPlにより急速充電が行なわれ、出
力S4は″′H″レベルとなる。Then, when the capacitors C1 and C2 are charged to a level that opens the clock gate, the clock pulse S1
The clock pulse S2 is input to color/return 5 and counting becomes possible.0 At the first count of 6, the LSB Q1 output is inverted from 1 to OK, MNl is OFF, and MP is ON.
Therefore, C1 is quickly charged by MPl, and the output S4 becomes ``H'' level.
以降、4→3→2→1→0とダウンカウントし、再び出
力S4はL′となり、カウンタ5の計数動作を停止する
。この場に得られるPWM出力S4のパルス幅はT4と
なり、これは負荷素子ML1によるC1.C2への充電
期間Taを含むものであり、正常動作時のパルス幅T6
より太きくなり、誤動作を起こす。Thereafter, the count is counted down in the order of 4→3→2→1→0, and the output S4 becomes L' again, and the counting operation of the counter 5 is stopped. The pulse width of the PWM output S4 obtained at this point is T4, which is caused by C1. It includes the charging period Ta to C2, and the pulse width T6 during normal operation.
It becomes thicker and causes malfunction.
次に、NP=sの場合は、カウンタ6に0101がプリ
セットされ、そのQ出力は1010となる。Next, when NP=s, the counter 6 is preset to 0101, and its Q output becomes 1010.
よって、MN2,4はON、MN、3はOFF、MPl
はONとなり、出力端子すにはC1がつき、MPlによ
る急速充電が行なわれ、出力S4は“H”′となシ、プ
リセットと同時にクロックゲート7を開き、プリセット
終了後は4→3→2→1→0と正常な計数動作を行なう
。この場合に得られるPWM出力S4のパルス幅T4は
正常動作時のパルス幅T6と等しくなり、正常な動作が
可能である。Therefore, MN2, 4 is ON, MN, 3 is OFF, MPl
is turned on, C1 is attached to the output terminal, rapid charging by MPl is performed, output S4 is "H", clock gate 7 is opened at the same time as presetting, and after presetting is completed, 4 → 3 → 2 → 1 → 0 and performs normal counting operation. The pulse width T4 of the PWM output S4 obtained in this case is equal to the pulse width T6 during normal operation, and normal operation is possible.
以上のことから、プリセットでQl 出力が”Lllq
拾(プリセット値NPが奇数の場合)はカウンタ・デコ
ーダとしての正常な動作が可能であるがQlが“Hll
の場合(NPが偶数の場合)は負荷素子ML1による充
電を持たなければならず、正常な動作は不可能であると
言った問題点があった。From the above, the preset Ql output is “Lllq
1 (when the preset value NP is an odd number), normal operation as a counter decoder is possible, but Ql is “Hll”.
In this case (when NP is an even number), charging must be carried out by the load element ML1, which poses a problem in that normal operation is impossible.
発明の目的
本発明は、係る従来例の問題点を解消するものであり、
2進カウンタのプリセット時に発生するカウンタ・デコ
ーダの誤動作を防止することを目的とするものである。Purpose of the Invention The present invention solves the problems of the conventional example,
The purpose of this is to prevent malfunctions of the counter decoder that occur when presetting a binary counter.
発明の構成
本発明は、入力数に等しい直列接続された同極性のMO
S)ランジスタ群を出力端子と第1電源との間に接続し
、前記トランジスタ群の少なくとも1つとコンプリメン
タリ構成となる逆極性の第lMOSトランジスタを前記
出力端子と第2電源との間に接続し、負荷素子と前記第
lMOSトランジスタと同極性の第2M03)ランジス
タとを前記出力端子と前記第2電源との間に接続して成
る多入力ゲート回路により、制御パルス(プリセットパ
ルス)でセットまたはリセット可能な2進カウンタの計
数値をデコードすると共に前記制御パルスにより前記第
2M08l−ランジスタを作動(導通)させる構成とし
たことを特徴とするものであり、第2M0Sトランジス
タを1個追加するだけの極めて簡単な構成でカウンタ・
デコータのプリセット時における誤動作を防止できるも
のである。本発明はまた前記第2MO8トランジスタの
一端を出力端子に接続する代わりに前記トランジスタ群
のう、ちのコンプリメンタリ構成したトランジスタの前
記第1電源側の接続点に接続してもよく、または前記第
21w10Sト7ンジスタを用いる代わりに前記コンプ
リメンタリ構成のトランジスタに2人カゲートを介して
入力し、その1人力として前記制御パルスを入力する構
成とすることでも可能である。なお、上記例れの構成に
おいても負荷素子(N形またはP形MO3トランジスタ
等)を適用することが可能である。Structure of the Invention The present invention consists of MOs of the same polarity connected in series equal to the number of inputs.
S) connecting a group of transistors between an output terminal and a first power source, and connecting a first MOS transistor of opposite polarity, which is complementary to at least one of the transistor groups, between the output terminal and a second power source; A multi-input gate circuit comprising a load element and a second M03 transistor having the same polarity as the first MOS transistor is connected between the output terminal and the second power supply, and can be set or reset using a control pulse (preset pulse). The present invention is characterized by having a configuration in which the count value of the binary counter is decoded and the second M08l-transistor is activated (conducted) by the control pulse, and is extremely simple by just adding one second M0S transistor. Counter with a configuration
This can prevent malfunctions when presetting the decoder. In the present invention, instead of connecting one end of the second MO8 transistor to the output terminal, it may be connected to a connection point on the first power supply side of a complementary transistor in the transistor group, or Instead of using seven transistors, it is also possible to input the control pulses to the complementary transistors through two gates, and input the control pulses as one of them. Note that it is also possible to apply a load element (N-type or P-type MO3 transistor, etc.) to the above example configuration.
実施例の説明
第6図は本発明の基本構成であり、第6図は第6図の動
作波形図、第7図は本発明の他の実施例である。DESCRIPTION OF EMBODIMENTS FIG. 6 shows the basic configuration of the present invention, FIG. 6 is an operation waveform diagram of FIG. 6, and FIG. 7 shows another embodiment of the present invention.
第5図は第1図への従来例に対応して示したものでアシ
、従来例との差異は、Aが第2のP形トランジスタ恍電
用)MP2を出力端子すと第2電源vDD との間に接
続し、その制御パルス入力端子Cに制御パルスS3の反
転信号S3を入力する構成としたものであり、Bがコン
ブリツノンリ構成のトランジスタMN1.MP1の入力
部にゲートG1を設け、このゲートG1 を介して入力
a1 を与えると共に、もう1つの制御パルス入力端子
Cに制御パルスS3の反転信号S3を入力する構成とし
たものである。Fig. 5 is shown corresponding to the conventional example shown in Fig. 1, and the difference from the conventional example is that A is the second P-type transistor (for power supply). MN1. A gate G1 is provided at the input section of MP1, and an input a1 is applied through the gate G1, and an inverted signal S3 of the control pulse S3 is input to another control pulse input terminal C.
係る構成の多入力ゲート回路を第3図のカウンタ・デコ
ーダ6として用いれば、第6図に示す如くプリセット時
に制御パルス53vCより、第6図Aの場合はP形トラ
ンジスタMP2 を導通ONさせて容量C1−cnに強
制充電するため、出力端子すは少なくともプリセットの
期間内に”Hll レベルとカリ、前述の偶数値プリセ
ット時の誤動作を防止できる。また、第6図Bの場合は
制御パルスS3によりゲートG1の出力を強制的に′L
“°とし、プリセット期間においてのみP形トランジス
タを′優先して導通ONさせる構成とし、容量C1に強
制充電するため、出力端子すはプリセット期間内に°′
H′″レベルとなり、同様に偶数値プリセット時の誤動
作を防止できる。なお、第6図AKおけるP形トランジ
スタMP2の出力端子すへの接続端はN形トランジスタ
MN、とMN2との接続点に接続する構成としてもよい
。偶数値プリセット時はMNlがON しているため、
MNlを通じてC1への充電が可能であり、02〜Cn
への充電もなし得る。If a multi-input gate circuit having such a configuration is used as the counter decoder 6 shown in FIG. 3, as shown in FIG. 6, the control pulse 53vC turns on the P-type transistor MP2 in the case of A in FIG. Since C1-cn is forcibly charged, the output terminal is at least at the "Hll level" during the preset period, and the above-mentioned malfunction at the even value preset can be prevented.In addition, in the case of FIG. 6B, the control pulse S3 Force the output of gate G1 to 'L'
The configuration is such that the P-type transistor is turned on preferentially only during the preset period, and in order to forcibly charge the capacitor C1, the output terminal is
The terminal becomes H''' level, which can similarly prevent malfunctions during even value presetting.The connection end to the output terminal of the P-type transistor MP2 in AK in FIG. 6 is connected to the connection point between the N-type transistors MN and MN2. It is also possible to have a configuration in which they are connected.Since MNl is ON when an even value is preset,
It is possible to charge C1 through MNl, and from 02 to Cn
It is also possible to charge the battery.
第7図は、前記プリセット時以外の2進カウンタの計数
期間中に起る容量01〜Cn間の電荷分配による誤動作
を防止するために第3のP形トランジスタMP3 を設
けた構成の多入力ゲート回路に第2のP形トランジスタ
MP2(第7図A)、ゲ−トG1(第7図B)を付加し
たものである。ここでMP3 にはコンプリメンタリ構
成のトランジスタMN1.MP1の入力a1が共通に入
力される。FIG. 7 shows a multi-input gate having a configuration in which a third P-type transistor MP3 is provided to prevent malfunctions due to charge distribution between the capacitors 01 to Cn that occurs during the counting period of the binary counter other than the presetting time. A second P-type transistor MP2 (FIG. 7A) and a gate G1 (FIG. 7B) are added to the circuit. Here, MP3 has complementary transistors MN1. Input a1 of MP1 is commonly input.
以上は、従来例の第1図Aに本発明を適用したときの説
明であり、第1図Bも同様の考え方が適用できることは
言うまでもない。さらに、本発明のカウンタ・デコーダ
はPWM回路に限定されるものではない。The above is an explanation when the present invention is applied to the conventional example of FIG. 1A, and it goes without saying that the same concept can be applied to FIG. 1B. Furthermore, the counter decoder of the present invention is not limited to PWM circuits.
発明の詳細
な説明した如く本発明によれば、構成素子数の少ない多
入力CMOSゲート回路に1つの充電用トランジスタM
P2 を追加するかコンプリメンタ’J411[のトラ
ンジスタ入力部にゲートG1 を追加するだけの極めて
簡単な構成により、遊客容量C1〜Onによるプリセッ
ト時の誤動作を防止できるカウンタ・デコーダを具現し
得ると共に、構成素子数2n個の完全CMO3多入力ゲ
ート回路に比べて集積回路ic化したときのチップサイ
ズは小さくでき、その動特性は同等で、消費電流も比較
的小さくできる等の効果を合わせ持っている。As described in detail, according to the present invention, one charging transistor M is provided in a multi-input CMOS gate circuit with a small number of components.
By simply adding P2 or adding gate G1 to the transistor input section of complementor 'J411, it is possible to realize a counter decoder that can prevent malfunctions during presetting due to recreational capacitors C1 to On. Compared to a complete CMO3 multi-input gate circuit with 2n components, the chip size can be smaller when integrated into an IC, the dynamic characteristics are the same, and the current consumption can be relatively small. .
第1図は従来の多入力CMOSゲート回路の構成図、第
2図は従来の浮遊容量を考慮した4人力NANDゲート
回路の構成図、第3図は従来のパルス幅変調(PWM)
回路の具体的な電気回路、第4図は第3図の回路の動作
波形図、第5図は本発明のカウンタ・デコーダの基本回
路構成を示す図、第6図は同動作波形図、第7図は本発
明の第2の実施例の構成図である。
6・・・・・・カウンタ・デコーダ、vss・・・・・
・第1図A1第2図、第6図、第7図では第1電源、第
1図Bでは第2電源、■DD・・・・・・第1図A1第
2図。
第5図、第7図では第2電源、第1図Bでは第1電源、
MN1〜MN・・・・・・NチャネルMO3)ランジス
タ、MP1〜MP3・・・・・・Pチャネルトランジス
タ、MLl・・・・・・負荷素子、a1〜an ・・・
・・・ゲート入力端子、b・・・・・・出力端子、C・
・・・・・制御パルス入力端子。
代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 (Δ)(B。
裁 2 口
第 4 図Figure 1 is a configuration diagram of a conventional multi-input CMOS gate circuit, Figure 2 is a configuration diagram of a conventional 4-person NAND gate circuit that takes stray capacitance into consideration, and Figure 3 is a conventional pulse width modulation (PWM) circuit.
The specific electric circuit of the circuit, FIG. 4 is an operating waveform diagram of the circuit in FIG. 3, FIG. 5 is a diagram showing the basic circuit configuration of the counter decoder of the present invention, FIG. FIG. 7 is a configuration diagram of a second embodiment of the present invention. 6... Counter decoder, vss...
・First power source in FIG. 1 A1 in FIGS. 2, 6, and 7, second power source in FIG. The second power supply in Figures 5 and 7, the first power supply in Figure 1B,
MN1-MN...N-channel MO3) transistor, MP1-MP3...P-channel transistor, MLl...Load element, a1-an...
...Gate input terminal, b...Output terminal, C.
...Control pulse input terminal. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure (Δ) (B. Figure 2, Figure 4)
Claims (2)
トランジスタ群を出力端子と第1電源との間に接続し、
前記トランジスタ群の少なくとも1つとコンプリメンタ
リ構成となZ逆極性の第11ViO3)ランジスタを前
記出力端子と第2電源との間に接続し、負荷素子と前記
第1M08l−ランジスタと同極性の第2M08)ラン
ジスタとを前記出力端子と前記第2電源との間に接続し
て成る多入力ゲート回路により、制御パルスでセットま
たはリセット可能な2進カウンタの計数値をデコードす
ると共に前記制御パルスにより前記第2M08)ランジ
スタを作動させる構成としたことを特徴とするカウンタ
曝デコーダ。(1) MOS of the same polarity connected in series equal to the number of inputs
Connecting the transistor group between the output terminal and the first power supply,
An 11th ViO3) transistor having a complementary configuration with at least one of the transistor groups and having Z opposite polarity is connected between the output terminal and a second power supply, and a load element and a second M08) transistor having the same polarity as the first M08l transistor. is connected between the output terminal and the second power supply to decode the count value of a binary counter that can be set or reset by the control pulse, and the second M08) by the control pulse. A counter exposure decoder characterized in that it is configured to operate a transistor.
端をトランジスタ群のうちのコンプリメンタリ構成した
トランジスタの第1電源側の接続点に接続することを特
徴とする特許請求の範囲第1項記載のカウンタ・デコー
ダ。 (場 入力数に等しい直列接続された同極性Hsトラン
ジスタ群を出力端子と第1電源との間に接続し、前記ト
ランジスタ群の少なくとも1つとコンプリメンタリ構成
となる逆極性の第1M03l−ランジスタを前記出力端
子と第2電源との間に接続し、負荷素子を前記出力端子
と前記第2電源との間に接続し、前記コンプリメンタリ
構成したトランジスタに2人カゲートを介して2人力す
る多入力ゲート回路により、制御パルスでセラ)tたは
りセット可能な2進カウンタの計数値をデコードすると
共に前記制侯パルスを前記2人カゲートの1人力とする
ことを特徴とするカウンタ・デコーダ。 (79多入力ゲート回路に第1M03)ランジスタと同
極性の第3M03)ランジスタを第2電源とトランジス
タ群のうちのコンプリメンタリ構成したトランジスタの
第1電源側の接続点に接続すると共にその入力をコンプ
リメンタリ構成したトランジスタと共通に接続したこと
を特徴とする特許請求の範囲第3項記載のカラン゛り・
デコーダ。 (@ 負荷素子を能動素子で構成したことを特徴とする
特許請求の範囲ト 第3項記載のカウンタデコーダ。(2) The counter according to claim 1, characterized in that the connection end of the second ivO8 transistor with the output terminal is connected to the connection point on the first power supply side of the complementary transistor in the transistor group. ·decoder. (In this case, a group of series-connected Hs transistors with the same polarity equal to the number of inputs is connected between the output terminal and the first power supply, and a first M03l-transistor of opposite polarity that has a complementary configuration with at least one of the transistor groups is connected to the output terminal. A multi-input gate circuit is connected between the terminal and the second power supply, a load element is connected between the output terminal and the second power supply, and two gates are applied to the complementary transistor through two gates. A counter decoder, characterized in that it decodes the count value of a binary counter which can be set by a control pulse, and the control pulse is generated by one of the two-person gates. (1st M03 in the 79 multi-input gate circuit) A 3rd M03 transistor with the same polarity as the transistor is connected to the second power supply and the connection point on the first power supply side of the complementary transistor in the transistor group, and its inputs are in the complementary configuration. The circuit according to claim 3, characterized in that the transistor is connected in common with the transistor.
decoder. (@ The counter decoder according to claim 3, characterized in that the load element is constituted by an active element.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58251294A JPS60143020A (en) | 1983-12-29 | 1983-12-29 | Counter decoder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58251294A JPS60143020A (en) | 1983-12-29 | 1983-12-29 | Counter decoder |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60143020A true JPS60143020A (en) | 1985-07-29 |
JPH0548007B2 JPH0548007B2 (en) | 1993-07-20 |
Family
ID=17220664
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58251294A Granted JPS60143020A (en) | 1983-12-29 | 1983-12-29 | Counter decoder |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60143020A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02114717A (en) * | 1988-10-25 | 1990-04-26 | Fujitsu Ltd | Semiconductor storage device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5522238A (en) * | 1978-07-31 | 1980-02-16 | Fujitsu Ltd | Decoder circuit |
JPS58196729A (en) * | 1982-05-11 | 1983-11-16 | Matsushita Electric Ind Co Ltd | C-mos multiinput gate circuit |
-
1983
- 1983-12-29 JP JP58251294A patent/JPS60143020A/en active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5522238A (en) * | 1978-07-31 | 1980-02-16 | Fujitsu Ltd | Decoder circuit |
JPS58196729A (en) * | 1982-05-11 | 1983-11-16 | Matsushita Electric Ind Co Ltd | C-mos multiinput gate circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02114717A (en) * | 1988-10-25 | 1990-04-26 | Fujitsu Ltd | Semiconductor storage device |
Also Published As
Publication number | Publication date |
---|---|
JPH0548007B2 (en) | 1993-07-20 |
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