JPS60142658A - 電子交換システム負荷発生処理方式 - Google Patents
電子交換システム負荷発生処理方式Info
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- JPS60142658A JPS60142658A JP24611683A JP24611683A JPS60142658A JP S60142658 A JPS60142658 A JP S60142658A JP 24611683 A JP24611683 A JP 24611683A JP 24611683 A JP24611683 A JP 24611683A JP S60142658 A JPS60142658 A JP S60142658A
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- Japan
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- processor
- load generation
- call
- interface device
- electronic exchange
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/26—Arrangements for supervision, monitoring or testing with means for applying test signals or for measuring
- H04M3/28—Automatic routine testing ; Fault testing; Installation testing; Test methods, test equipment or test arrangements therefor
- H04M3/32—Automatic routine testing ; Fault testing; Installation testing; Test methods, test equipment or test arrangements therefor for lines between exchanges
- H04M3/323—Automatic routine testing ; Fault testing; Installation testing; Test methods, test equipment or test arrangements therefor for lines between exchanges for the arrangements providing the connection (test connection, test call, call simulation)
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
fAl 発明の技術分野
本発明は、電子交換システム負荷発生処理方式、特に、
電子交換システムに対していわば直接連繋されて交換機
通話路系を模擬する形の負荷発生システムをもうけ、該
負荷発生システム内の負荷発生プロセッサによって上記
電子交換システムにおける負荷発生を擬似的に生成する
ようにし。
電子交換システムに対していわば直接連繋されて交換機
通話路系を模擬する形の負荷発生システムをもうけ、該
負荷発生システム内の負荷発生プロセッサによって上記
電子交換システムにおける負荷発生を擬似的に生成する
ようにし。
上記電子交換システムについての試験を比較的容易に行
い得るようにした電子交換システム負荷発生処理方式に
関するものである。
い得るようにした電子交換システム負荷発生処理方式に
関するものである。
IBI 技術の背景と問題点
従来から、電子交換システムについての試験や評価を行
うに当っては、実際の電話機や電話機を擬似する装置や
相手局を擬似するトランク試験機などを、当該交換シス
テムの通話路系に接続して上記試験などを行っている。
うに当っては、実際の電話機や電話機を擬似する装置や
相手局を擬似するトランク試験機などを、当該交換シス
テムの通話路系に接続して上記試験などを行っている。
しかし、この方法の場合には、当該電子交換システムの
処理能力の限界試験を行う如き場合を考えると、電子交
換システムを最大構成にしかつそれに対応する形で電話
機や擬似装置を設備して試験を行うことが必要となる。
処理能力の限界試験を行う如き場合を考えると、電子交
換システムを最大構成にしかつそれに対応する形で電話
機や擬似装置を設備して試験を行うことが必要となる。
また顧客に納入する電子交換システムを試験したりする
場合には、電話機などに関して顧客納入システムと同じ
規模のシステムを準備することが必要となり、実質上不
可能なものとなる。
場合には、電話機などに関して顧客納入システムと同じ
規模のシステムを準備することが必要となり、実質上不
可能なものとなる。
tc) 発明の目的と構成
本発明は上記の点を解決することを目的としており、電
子交換システムにおける制御系の一部と通話路系とを負
荷発生プロセッサを有する負荷発生システムによってシ
ミュレートするようにし。
子交換システムにおける制御系の一部と通話路系とを負
荷発生プロセッサを有する負荷発生システムによってシ
ミュレートするようにし。
電子交換システムの試験や評価を容易に行ない得るよう
にすることを目的としている。そしてそのため2本発明
の電子交換システム負荷発生処理方式は、メイン・プロ
セッサと1つあるいは複数個のコール・プロセッサとを
含む電子交換システムに対して負荷発生を含む動作を模
擬するようにした電子交換システム負荷発生処理方式に
おいて。
にすることを目的としている。そしてそのため2本発明
の電子交換システム負荷発生処理方式は、メイン・プロ
セッサと1つあるいは複数個のコール・プロセッサとを
含む電子交換システムに対して負荷発生を含む動作を模
擬するようにした電子交換システム負荷発生処理方式に
おいて。
上記各コール・プロセッサに対してネットワーク・イン
タフェイスをもって連繋される通話路インタフェイス装
置と、上記メイン・プロセッサニ対して上記各コール・
プロセッサと同じプロセッサ間通信インタフェイスをも
って連繋される制御系インタフェイス装置と、上記通話
路インタフェイス装置および上記制御系インタフェイス
装置を制御する負荷発生プロセッサとを含む負荷発生シ
ステムをそなえ、上記通話路インタフェイス装置は上記
コール・プロセッサと上記負荷発生プロセッサとが夫々
アクセス可能なメモリ装置を内蔵して両者プロセッサ間
の情報送受を仲介すると共に。
タフェイスをもって連繋される通話路インタフェイス装
置と、上記メイン・プロセッサニ対して上記各コール・
プロセッサと同じプロセッサ間通信インタフェイスをも
って連繋される制御系インタフェイス装置と、上記通話
路インタフェイス装置および上記制御系インタフェイス
装置を制御する負荷発生プロセッサとを含む負荷発生シ
ステムをそなえ、上記通話路インタフェイス装置は上記
コール・プロセッサと上記負荷発生プロセッサとが夫々
アクセス可能なメモリ装置を内蔵して両者プロセッサ間
の情報送受を仲介すると共に。
上記制御系インタフェイス装置は、上記負荷発生プロセ
ッサと一緒になって上記電子交換システムにおけるコー
ル・プロセッサの機能をはだしかつ上記メイン・プロセ
ッサと上記各コール・プロセッサとの間の制御情報の仲
介を行うことを特徴としている。以下図面を参照しつつ
説明する。
ッサと一緒になって上記電子交換システムにおけるコー
ル・プロセッサの機能をはだしかつ上記メイン・プロセ
ッサと上記各コール・プロセッサとの間の制御情報の仲
介を行うことを特徴としている。以下図面を参照しつつ
説明する。
(Dl 発明の実施例
第1図は本発明による負荷発生処理方式の一実施例を示
し、牙2図は第1図図示の通話路インタフェイス装置の
一実施例構成、第3図は第1図図示の制御系インタフェ
イス装置の一実施例構成を示す。
し、牙2図は第1図図示の通話路インタフェイス装置の
一実施例構成、第3図は第1図図示の制御系インタフェ
イス装置の一実施例構成を示す。
第1図において、1は電子交換システム、2は負荷発生
システム、3はメイン・プロセッサ、4゜5は夫々コー
ル・プロセッサであって実際の交換機においては通話路
系を制御するもの、6は通話路インタフェイス装置であ
って上記コール・プロセッサ4や5に対してネットワー
ク・インタフェイス・バス13.14を介して連繋され
実際の通話路系と同等の信号送受を仲介するもの、7は
制御系インタフェイス装置であって上記メイン・プロセ
ッサ3に対してプロセッサ間通信インタフェイス・バス
10を介して連繋されて上記コール・プロセッサ4や5
と同等の機能を行う制御を仲介すると共に各プロセッサ
3,4.5との間の制御情報の送受を制御線9.11.
12を介して行うものを表わしている。なお9図示15
.16は夫々バスを表わしている。
システム、3はメイン・プロセッサ、4゜5は夫々コー
ル・プロセッサであって実際の交換機においては通話路
系を制御するもの、6は通話路インタフェイス装置であ
って上記コール・プロセッサ4や5に対してネットワー
ク・インタフェイス・バス13.14を介して連繋され
実際の通話路系と同等の信号送受を仲介するもの、7は
制御系インタフェイス装置であって上記メイン・プロセ
ッサ3に対してプロセッサ間通信インタフェイス・バス
10を介して連繋されて上記コール・プロセッサ4や5
と同等の機能を行う制御を仲介すると共に各プロセッサ
3,4.5との間の制御情報の送受を制御線9.11.
12を介して行うものを表わしている。なお9図示15
.16は夫々バスを表わしている。
第2図を参照して後述する如く1通話路インタフェイス
装置6は、メモリ装置を内蔵し、当該メモリ装置を中継
として、コール・プロセッサ4や5と負荷発生プロセッ
サ8との間での通話路に関連する情報の送受の仲介を行
う、そして、これによって、コール・プロセッサ4や5
は、現実にバス13や14に通話路系ハードウェアが連
繋されているものとして動作するようにされる。また制
御系インタフェイス装置7は、第3図を参照して後述す
る如く、1つには1図示コール・プロセッサ4,5以外
にコール・プロセッサが存在している形を上記メイン・
プロセッサ3に見せるための制御情報の仲介を行う。そ
して2つには1図示負荷発生7’ロセッサ8が一般には
マイクロ・プロセツサにて構成されることから、電子交
換システム1内の情報処理量と情報処理量が大きく異な
ることが生じ、負荷発生プロセッサ8側から電子交換シ
ステム1内の各プロセッサ3.4.5の処理を一時的に
停止せしめるなどの制御を中継する。
装置6は、メモリ装置を内蔵し、当該メモリ装置を中継
として、コール・プロセッサ4や5と負荷発生プロセッ
サ8との間での通話路に関連する情報の送受の仲介を行
う、そして、これによって、コール・プロセッサ4や5
は、現実にバス13や14に通話路系ハードウェアが連
繋されているものとして動作するようにされる。また制
御系インタフェイス装置7は、第3図を参照して後述す
る如く、1つには1図示コール・プロセッサ4,5以外
にコール・プロセッサが存在している形を上記メイン・
プロセッサ3に見せるための制御情報の仲介を行う。そ
して2つには1図示負荷発生7’ロセッサ8が一般には
マイクロ・プロセツサにて構成されることから、電子交
換システム1内の情報処理量と情報処理量が大きく異な
ることが生じ、負荷発生プロセッサ8側から電子交換シ
ステム1内の各プロセッサ3.4.5の処理を一時的に
停止せしめるなどの制御を中継する。
言うまでもなく、負荷発生システム2は、電子交換シス
テム1に対して現実に通話路系ハードウェアを接続しな
い形で、見掛は上接続されていると同等の状況を生成す
るよう負荷発生を行ってゆくものである。以下通話路イ
ンタフェイス装置6や制御系インタフェイス装置7の構
成について簡学に説明しておくう 第2図は通話路インタフェイス装置6の一実施例構成を
示し9図中の符号4,6.8は第1図に対応し、6−1
はオーダ受信部、6−2はオーダ解析部、6−3は応答
送出部、6〜4はオーダ蓄積メモリ、6−5は応答情報
蓄積メモリ、6−6はライト・アドレス・レジスタを表
わしている。
テム1に対して現実に通話路系ハードウェアを接続しな
い形で、見掛は上接続されていると同等の状況を生成す
るよう負荷発生を行ってゆくものである。以下通話路イ
ンタフェイス装置6や制御系インタフェイス装置7の構
成について簡学に説明しておくう 第2図は通話路インタフェイス装置6の一実施例構成を
示し9図中の符号4,6.8は第1図に対応し、6−1
はオーダ受信部、6−2はオーダ解析部、6−3は応答
送出部、6〜4はオーダ蓄積メモリ、6−5は応答情報
蓄積メモリ、6−6はライト・アドレス・レジスタを表
わしている。
コール・プロセッサ4からのネットワーク制御オーダは
、オーダ受信部6−1において受信される。受信された
オーダはオーダ解析部6−2において解析される。そし
てその結果、スキャン・オーダであった場合と非スキャ
ン・オーダであった場合とで2つの大別された動作が行
われる。即ち。
、オーダ受信部6−1において受信される。受信された
オーダはオーダ解析部6−2において解析される。そし
てその結果、スキャン・オーダであった場合と非スキャ
ン・オーダであった場合とで2つの大別された動作が行
われる。即ち。
スキャン・オーダであった場合には、コール・プロセッ
サ4に対して直ちに応答を返す必要があり。
サ4に対して直ちに応答を返す必要があり。
応答情報蓄積メモリ6−5の所定のアドレスから情報が
読出され、応答送出部6−3からコール・プロセッサ4
に返送される。このときの上記所定のアドレスは、受信
したオーダ中に含まれている情報をオーダ解析部6−2
が判定して決定する。
読出され、応答送出部6−3からコール・プロセッサ4
に返送される。このときの上記所定のアドレスは、受信
したオーダ中に含まれている情報をオーダ解析部6−2
が判定して決定する。
非スキャン・オーダであった場合には、コール・プロセ
ッサ4に対しては受信した旨を通知する情報を応答送出
部6−3から返送し、受信したオーダはオーダ蓄積メモ
リ6−4に蓄積される。
ッサ4に対しては受信した旨を通知する情報を応答送出
部6−3から返送し、受信したオーダはオーダ蓄積メモ
リ6−4に蓄積される。
一方、負荷発生プロセッサ8は、オーダ蓄積メモリ6−
4の内容を読出し、かつ応答情報蓄積メモリ6−5への
り一ド/ライトを任意に行い得るようにされる。オーダ
解析部6−2はオーダ蓄積メモリ6−4に対してオーダ
を書込む際にそのアドレスをライト・アドレス・レジス
タ6−6に書込み、負荷発生プロセッサ8はこの内容を
読取ることによってオーダを受信したか否かを判定する
。
4の内容を読出し、かつ応答情報蓄積メモリ6−5への
り一ド/ライトを任意に行い得るようにされる。オーダ
解析部6−2はオーダ蓄積メモリ6−4に対してオーダ
を書込む際にそのアドレスをライト・アドレス・レジス
タ6−6に書込み、負荷発生プロセッサ8はこの内容を
読取ることによってオーダを受信したか否かを判定する
。
以下、具体的な動作と関連づけて説明する。
(1) 発呼〔スキャン・オーダ〕
負荷発生プロセッサ8は9発呼しようとする加入者の収
容位置に対応した応答情報蓄積メモリ6−5上のアドレ
ス位置に1発呼の旨を知らせる情報例えば論理「1」を
書込む。コール・プロセッサ4は9例えば100−sの
一定周期をもって、スキャン・オーダを全収容位置すな
わち応答情報メモリ6−5の全アドレス位置に対して発
する。スキャン・オーダの受信によって、該当する収容
位置に対応する応答情報メモリ6−5のアドレス位置か
ら読出し、コール・プロセッサ4に返送する。
容位置に対応した応答情報蓄積メモリ6−5上のアドレ
ス位置に1発呼の旨を知らせる情報例えば論理「1」を
書込む。コール・プロセッサ4は9例えば100−sの
一定周期をもって、スキャン・オーダを全収容位置すな
わち応答情報メモリ6−5の全アドレス位置に対して発
する。スキャン・オーダの受信によって、該当する収容
位置に対応する応答情報メモリ6−5のアドレス位置か
ら読出し、コール・プロセッサ4に返送する。
勿論9発呼を生じていない収容位置からもその旨が返送
される。
される。
(2) ダイアル・トーン(DT)受信〔非スキャン・
オーダ〕 ダイアル・トーン送出す−ダは発呼した加入者収容位置
に対してコール・プロセッサ4から送られる。該オーダ
は、非スキャン・オーダであるために、オーダ蓄積メモ
リ6−4に蓄積され、負荷発生プロセッサ8によって読
出される。当該オーダの中には収容位置情報が含まれて
いるために。
オーダ〕 ダイアル・トーン送出す−ダは発呼した加入者収容位置
に対してコール・プロセッサ4から送られる。該オーダ
は、非スキャン・オーダであるために、オーダ蓄積メモ
リ6−4に蓄積され、負荷発生プロセッサ8によって読
出される。当該オーダの中には収容位置情報が含まれて
いるために。
負荷発生プロセッサ8はどの加入者に対してダイアル・
トーンが来たかを知ることができる。
トーンが来たかを知ることができる。
(3)ダイアル送出〔スキャン・オーダ〕コール・プロ
セッサ4は上記発呼の場合と同様にダイアル数字受信の
ためにスキャン・オーダを発する。一方負荷発生プロセ
ッサ8は、収容位置に対応した応答情報蓄積メモリ6−
5上のアドレス位置に対して数字情報を設定する。例え
ばダイアル・パルスの場合には、所定時間論理「1」ま
たは論理rOJを設定するようにすれば、それに対応し
た形でパルス信号を送信できる。
セッサ4は上記発呼の場合と同様にダイアル数字受信の
ためにスキャン・オーダを発する。一方負荷発生プロセ
ッサ8は、収容位置に対応した応答情報蓄積メモリ6−
5上のアドレス位置に対して数字情報を設定する。例え
ばダイアル・パルスの場合には、所定時間論理「1」ま
たは論理rOJを設定するようにすれば、それに対応し
た形でパルス信号を送信できる。
(4) リング・バック・トーンやリンギング・トーン
の受信〔非スキャン・オーダ〕 コール・プロセッサ4は2発信加入者に対してリング・
バック・トーンを送出し2着信加入者に対してリンギン
グ・トーンを送出する。このときの動作は、上記動作(
2)に示すダイアル・トーン受信の場合と同様なもので
ある。
の受信〔非スキャン・オーダ〕 コール・プロセッサ4は2発信加入者に対してリング・
バック・トーンを送出し2着信加入者に対してリンギン
グ・トーンを送出する。このときの動作は、上記動作(
2)に示すダイアル・トーン受信の場合と同様なもので
ある。
(5)パス接続〔非スキャン・オーダシコール・プロセ
ッサ4は、リング・バック・トーンやリンギング・トー
ンの送出と略同時に、パス接続オーダ(パスの予約)を
送出する。該パス接続オーダ送出の場合も、上記動作(
2)の場合と同様なものである。なお、ダイアル・トー
ン、リング・バック・トーン、リンギング・トーン、パ
ス接続オーダの夫々の区別は、コール・プロセッサ4か
ら送出されるオーダの内容によって識別できる。
ッサ4は、リング・バック・トーンやリンギング・トー
ンの送出と略同時に、パス接続オーダ(パスの予約)を
送出する。該パス接続オーダ送出の場合も、上記動作(
2)の場合と同様なものである。なお、ダイアル・トー
ン、リング・バック・トーン、リンギング・トーン、パ
ス接続オーダの夫々の区別は、コール・プロセッサ4か
ら送出されるオーダの内容によって識別できる。
(6) 着信側応答〔スキャン・オーダ〕着信側収容位
置に対応した応答情報蓄積メモリ上のアドレス位置に、
負荷発生プロセッサ8が着信側オフ・フックの旨の情報
を書込む。コール・プロセッサ4はスキャン・オーダに
よってこの旨を知る。このときの動作は上記動作(1)
に示す発呼の場合と同様なものである。
置に対応した応答情報蓄積メモリ上のアドレス位置に、
負荷発生プロセッサ8が着信側オフ・フックの旨の情報
を書込む。コール・プロセッサ4はスキャン・オーダに
よってこの旨を知る。このときの動作は上記動作(1)
に示す発呼の場合と同様なものである。
(7)発信加入者に対するアンサ〔非スキャン・オーダ
〕 コール・プロセッサ4は1着信側が応答すると。
〕 コール・プロセッサ4は1着信側が応答すると。
その旨のオーダを発信加入者に対して発する。このオー
ダは非スキャン・オーダであり、負荷発生プロセッサ8
によって読込まれ9通話が可能になったことを知ること
となる。
ダは非スキャン・オーダであり、負荷発生プロセッサ8
によって読込まれ9通話が可能になったことを知ること
となる。
(8) 通話
特に何もせず、負荷発生プロセッサ8では一定時間経過
後1次の動作(切断)を行う。
後1次の動作(切断)を行う。
(9)切断〔スキャン・オーダ〕
コール・プロセッサ4は9発信加入者に対して切断の旨
の情報を、応答情報蓄積メモリに書込む。
の情報を、応答情報蓄積メモリに書込む。
実際には、上記動作(8)に示す通話の間に、コール・
プロセッサ4は切断の監視のためのオーダを所定周期で
送出し続ける。
プロセッサ4は切断の監視のためのオーダを所定周期で
送出し続ける。
OI 開放要求〔非スキャン・オーダ〕発信加入者側が
切断すると1着信加入者側に対して開放オーダが出され
る。このオーダは、非スキャン・オーダであり、負荷発
生プロセッサ8によって読込まれ9着信側切断処理を行
う。着信加入者側切断の処理は上記動作(9)に示す切
断の場合と同様である。
切断すると1着信加入者側に対して開放オーダが出され
る。このオーダは、非スキャン・オーダであり、負荷発
生プロセッサ8によって読込まれ9着信側切断処理を行
う。着信加入者側切断の処理は上記動作(9)に示す切
断の場合と同様である。
上述のようにして1通話路インタフェイス装置6上のメ
モリ装置を中継として2通話路系の処理が擬似的に行わ
れる。
モリ装置を中継として2通話路系の処理が擬似的に行わ
れる。
第3図は制御系インタフェイス装置7の一実施例構成を
示す。図中の符号7.8.9.10.11.12は第1
図に対応し、7−1は通信用チャネル、7−2はクロッ
ク受信部、7−3はスタート制御部。
示す。図中の符号7.8.9.10.11.12は第1
図に対応し、7−1は通信用チャネル、7−2はクロッ
ク受信部、7−3はスタート制御部。
7−4はストップ制御部を表わしている。
通信用チャネル7−1は、コール・プロセッサを擬似す
るためのメイン・プロセッサーコール・プロセッサ間の
通信を行う。例えば16脩8毎の所定周期をもって、メ
イン・プロセッサ3からポーリング信号が送出されるが
1通信用チャネル7−1はこれに対して応答情報を返送
する。情報の内容は、(1)メイン・プロセッサ3に関
する情報。
るためのメイン・プロセッサーコール・プロセッサ間の
通信を行う。例えば16脩8毎の所定周期をもって、メ
イン・プロセッサ3からポーリング信号が送出されるが
1通信用チャネル7−1はこれに対して応答情報を返送
する。情報の内容は、(1)メイン・プロセッサ3に関
する情報。
例えば統計情報、メイン・プロセッサからの発信規制情
報などと、 (i1他コール・プロセッサに関する情報
2例えば他コール・プロセッサ4,5収容の加入者状況
などとに分けられる。
報などと、 (i1他コール・プロセッサに関する情報
2例えば他コール・プロセッサ4,5収容の加入者状況
などとに分けられる。
クロック受信部7−2は、負荷発生システム2が電子変
換システム1と同期をとるために、システム1のクロッ
クを負荷発生プロセッサ8に引込むためのものである。
換システム1と同期をとるために、システム1のクロッ
クを負荷発生プロセッサ8に引込むためのものである。
これは、後述するストップ制御によって、リアル・タイ
ム性がくずれるのを防ぐためである。
ム性がくずれるのを防ぐためである。
スタート制御部7−3やストップ制御部7−4は次の役
割をもっている。即ち、負荷発生プロセッサ8は、複数
のネットワークと複数のコール・プロセッサを同時に制
御するため、処理能力をもっていなければならない、即
ち9本来ならば電子交換機以上の処理能力を必要とする
。しかし、現実問題としては、このようなプロセッサを
準備することはできない。このために、負荷発生プロセ
ッサ8側で処理能力不足となり、一時的に電子交換シス
テム1側の処理を停止させることが必要となる。このた
めに1例えば I)負荷発生プロセッサ8におけるメモリが不足した場
合。
割をもっている。即ち、負荷発生プロセッサ8は、複数
のネットワークと複数のコール・プロセッサを同時に制
御するため、処理能力をもっていなければならない、即
ち9本来ならば電子交換機以上の処理能力を必要とする
。しかし、現実問題としては、このようなプロセッサを
準備することはできない。このために、負荷発生プロセ
ッサ8側で処理能力不足となり、一時的に電子交換シス
テム1側の処理を停止させることが必要となる。このた
めに1例えば I)負荷発生プロセッサ8におけるメモリが不足した場
合。
11) 所定時間内に電子交換システム1側に応答を返
さなければならない場合に、処理が間に合わなくなった
場合。
さなければならない場合に、処理が間に合わなくなった
場合。
111)通話路インタフェイス装置6におけるオーダ蓄
積メモリ6−4が満杯になった場合。
積メモリ6−4が満杯になった場合。
などにおいて、ストップ制御部7−4が発動される。ス
タート制御部7−3は当該停止状態を解除するときに発
動される。
タート制御部7−3は当該停止状態を解除するときに発
動される。
(El 発明の詳細
な説明した如く9本発明によれば、電子交換システムに
おける通話路系ハードウェアを接続することなく、負荷
発生システムを接続し、当該電子交換システムの試験や
評価を行うことが可能となる。そして、制御系インタフ
ェイス装置を介在せしめて、負荷発生システム側で、必
映に応じて、交換システム側に存在する一部のコール・
プロセッサの機能をも擬似できるようにしており。
おける通話路系ハードウェアを接続することなく、負荷
発生システムを接続し、当該電子交換システムの試験や
評価を行うことが可能となる。そして、制御系インタフ
ェイス装置を介在せしめて、負荷発生システム側で、必
映に応じて、交換システム側に存在する一部のコール・
プロセッサの機能をも擬似できるようにしており。
上記試験や評価を行う際の処理実行の融通性がきわめて
高いものとなっている。
高いものとなっている。
才1図は本発明による負荷発生処理方式の一実施例を示
し、第2図は第1図図示の通話路インタフェイス装置の
一実施例構成、第3図は第1図図示の制御系インタフェ
イス装置の一実施例構成を示す。 図中、■は電子交換システム、2は負荷発生システム、
3はメイン・プロセッサ、4.5はコール・プロセッサ
、6は通話路インタフェイス装置。 7は制御系インタフェイス装置、8は負荷発生プロセッ
サを表わす。 特許出願人 富士通株式会社
し、第2図は第1図図示の通話路インタフェイス装置の
一実施例構成、第3図は第1図図示の制御系インタフェ
イス装置の一実施例構成を示す。 図中、■は電子交換システム、2は負荷発生システム、
3はメイン・プロセッサ、4.5はコール・プロセッサ
、6は通話路インタフェイス装置。 7は制御系インタフェイス装置、8は負荷発生プロセッ
サを表わす。 特許出願人 富士通株式会社
Claims (1)
- メイン・プロセッサと1つあるいは複数個のコール・プ
ロセッサとを含む電子交換システムに対して負荷発生を
含む動作を模擬するようにした電子交換システム負荷発
生処理方式において、上記各コール・プロセッサに対し
てネットワーク・インタフェイスをもって連繋される通
話路インタフェイス装置と、上記メイン・プロセッサに
対して上記各コール・プロセッサと同じプロセッサ間通
信インタフェイスをもって連繋される制御系インタフェ
イス装置と、上記通話路インタフェイス装置および上記
制御系インタフェイス装置を制御する負荷発生プロセッ
サとを含む負荷発生システムをそなえ、上記通話路イン
タフェイス装置は上記コール・プロセッサと上記負荷発
生プロセッサとが夫々アクセス可能なメモリ装置を内蔵
して両者プロセッサ間の情報送受を仲介すると共に、上
記制御系インタフェイス装置は、上記負荷発生プロセッ
サと一緒になって上記電子交換システムニオけるコール
・プロセッサの機能をはだしかつ上記メイン・プロセッ
サと上記各コール・プロセッサとの間の制御情報の仲介
を行なうことを特徴とする電子交換システム負荷発生処
理方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24611683A JPS60142658A (ja) | 1983-12-29 | 1983-12-29 | 電子交換システム負荷発生処理方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24611683A JPS60142658A (ja) | 1983-12-29 | 1983-12-29 | 電子交換システム負荷発生処理方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60142658A true JPS60142658A (ja) | 1985-07-27 |
JPH0256871B2 JPH0256871B2 (ja) | 1990-12-03 |
Family
ID=17143718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24611683A Granted JPS60142658A (ja) | 1983-12-29 | 1983-12-29 | 電子交換システム負荷発生処理方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60142658A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62279760A (ja) * | 1986-05-28 | 1987-12-04 | Nec Corp | 蓄積プログラム制御電子交換システムの入出力装置系信号シミユレ−タ |
JPS6372251A (ja) * | 1986-09-16 | 1988-04-01 | Hitachi Ltd | 擬似呼発生方式 |
-
1983
- 1983-12-29 JP JP24611683A patent/JPS60142658A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62279760A (ja) * | 1986-05-28 | 1987-12-04 | Nec Corp | 蓄積プログラム制御電子交換システムの入出力装置系信号シミユレ−タ |
JPS6372251A (ja) * | 1986-09-16 | 1988-04-01 | Hitachi Ltd | 擬似呼発生方式 |
Also Published As
Publication number | Publication date |
---|---|
JPH0256871B2 (ja) | 1990-12-03 |
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