JPS60142430A - 誤り訂正・検出装置 - Google Patents
誤り訂正・検出装置Info
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- JPS60142430A JPS60142430A JP58250004A JP25000483A JPS60142430A JP S60142430 A JPS60142430 A JP S60142430A JP 58250004 A JP58250004 A JP 58250004A JP 25000483 A JP25000483 A JP 25000483A JP S60142430 A JPS60142430 A JP S60142430A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はデータの誤り訂正・検出装置に関り、特に情報
処理システムの記憶装置のデータにおける１ビット誤り
を訂正し、２ビット誤りを検出し−１単一４ピットブロ
ック誤りを検出し、さらに２ブロツク内の８ビットバー
スト誤りを検出する誤り訂正・検出装置に関するもので
ある。
処理システムの記憶装置のデータにおける１ビット誤り
を訂正し、２ビット誤りを検出し−１単一４ピットブロ
ック誤りを検出し、さらに２ブロツク内の８ビットバー
スト誤りを検出する誤り訂正・検出装置に関するもので
ある。
（ｂ） 従来技術と間頂点
情報処理システムまたは電子計算機の記憶装置には、デ
ータインテグリテイ（ｉｎｔｅｇｒｉｔｙ）の確保と信
頼度向上のために、ここ数年来、誤り訂正符号による誤
り訂正・検出装置が広く用いられている。
ータインテグリテイ（ｉｎｔｅｇｒｉｔｙ）の確保と信
頼度向上のために、ここ数年来、誤り訂正符号による誤
り訂正・検出装置が広く用いられている。
１９５０年に、Ｒ，Ｗ、Ｈａｍｍｉｎｇ、 ”Ｅｒｒｏ
ｒ Ｄｅｔｅｃ−ｔｉｎｇ ａｎｄ Ｅｒｒｏｒ Ｃｏ
ｒｒｅｃｔｉｎｇ Ｃｏｄｅｓ、’ ＢｅｌｌＳｙｓｔ
ｅｍ Ｔｅｃｈ、 Ｊ、、 ｖｏｌ ２９． Ａ２．
ｐｐ、１４７−１６０゜Ａｐｒｉｌにより開示されたい
わゆるＨａｍｍ ｉ ｎｇ符号が誤り訂正符号の端緒で
あり、これを用いて１ビット誤りの訂正・２ビット誤り
の検出（Ｓｉｎｇｌｅ−ｂｉｔ−Ｅｒｒｏｒ Ｃｏｒｒ
ｅｃｔｉｎｇ、Ｄｏｕｂｌｅ−ｂｉｔ−Ｆｌ；ｒｒｏｒ
Ｄｅｔｅｃｔｉｎｇ＋ 略して５ＥＣ−ＤＥＤ）の制御
を行った。
ｒ Ｄｅｔｅｃ−ｔｉｎｇ ａｎｄ Ｅｒｒｏｒ Ｃｏ
ｒｒｅｃｔｉｎｇ Ｃｏｄｅｓ、’ ＢｅｌｌＳｙｓｔ
ｅｍ Ｔｅｃｈ、 Ｊ、、 ｖｏｌ ２９． Ａ２．
ｐｐ、１４７−１６０゜Ａｐｒｉｌにより開示されたい
わゆるＨａｍｍ ｉ ｎｇ符号が誤り訂正符号の端緒で
あり、これを用いて１ビット誤りの訂正・２ビット誤り
の検出（Ｓｉｎｇｌｅ−ｂｉｔ−Ｅｒｒｏｒ Ｃｏｒｒ
ｅｃｔｉｎｇ、Ｄｏｕｂｌｅ−ｂｉｔ−Ｆｌ；ｒｒｏｒ
Ｄｅｔｅｃｔｉｎｇ＋ 略して５ＥＣ−ＤＥＤ）の制御
を行った。
その後、１９７０年にＭ、Ｙ、Ｈｓｆａｏは復号の高速
化と多ビット誤り検出率の向上を目的とした改良を行い
、改良型１ビット誤り訂正・２ビット誤り検出符号を提
示し、以来この符号を用いた誤り訂正・検出装置が汎用
大型計算機の記憶装置では一般的に実用されている。そ
の技術は、’ Ａ Ｃ１ａｓｓ ｏｆ Ｏｐｔｔｍａｌ
Ｍｉｎｉｍｕｍ Ｏｄｄ−ｗｅｉｇｈｔ−ｃｏｌｕｍ
ｎ Ｓ ＥＣ−ＤＥＤ Ｃｏｄｅｓ、 ” Ｉ ＢＭ
Ｊ 。
化と多ビット誤り検出率の向上を目的とした改良を行い
、改良型１ビット誤り訂正・２ビット誤り検出符号を提
示し、以来この符号を用いた誤り訂正・検出装置が汎用
大型計算機の記憶装置では一般的に実用されている。そ
の技術は、’ Ａ Ｃ１ａｓｓ ｏｆ Ｏｐｔｔｍａｌ
Ｍｉｎｉｍｕｍ Ｏｄｄ−ｗｅｉｇｈｔ−ｃｏｌｕｍ
ｎ Ｓ ＥＣ−ＤＥＤ Ｃｏｄｅｓ、 ” Ｉ ＢＭ
Ｊ 。
Ｒｅｓ、 Ｄｅｖｅｌｏｐ、、ｖｏｌ、 １４． ｐｐ
、 ３９５−４０１． Ｊｕｌｙ１９７０に開示されて
いる。
、 ３９５−４０１． Ｊｕｌｙ１９７０に開示されて
いる。
上述の装置は、記憶装置の構成要素であるＬＳＩメモリ
チップの故障モードが１ビット誤りであるから、記憶装
置のデータインテグリテイの確保と信頼度の向上に極め
て有用であった。
チップの故障モードが１ビット誤りであるから、記憶装
置のデータインテグリテイの確保と信頼度の向上に極め
て有用であった。
メモリチンプ、メモリボード、またはメモリモジュール
を１ビツトの単位に構成することは、一層効果的である
。
を１ビツトの単位に構成することは、一層効果的である
。
しかし、メモリチップの高集積化と実装の面密度化カー
長足の進歩を遂げるに伴い、メモリ容量・メモリの性能
および実装の観点よりメモリテップ、メモリボード、ま
たはメモリモジュールを１ビｙ）の単位に構成すること
は実際的でなくなってきている。その結果、たとえば、
メモリチップ当りで１．６に語×４ピント、または８に
語×８ビットという４ピツトまたは８ビツトの単位に構
成したメモリチップが実用されつつある。（ただし、Ｋ
＝１０２４゜） さらにまた、１ビツトまたは４ビツト構成のメモリチッ
プを複数個搭載して多ビットを単位に構成したメモリボ
ードまたはメモリモジュールが記憶装置の構成部品とし
て実用されつつある。
長足の進歩を遂げるに伴い、メモリ容量・メモリの性能
および実装の観点よりメモリテップ、メモリボード、ま
たはメモリモジュールを１ビｙ）の単位に構成すること
は実際的でなくなってきている。その結果、たとえば、
メモリチップ当りで１．６に語×４ピント、または８に
語×８ビットという４ピツトまたは８ビツトの単位に構
成したメモリチップが実用されつつある。（ただし、Ｋ
＝１０２４゜） さらにまた、１ビツトまたは４ビツト構成のメモリチッ
プを複数個搭載して多ビットを単位に構成したメモリボ
ードまたはメモリモジュールが記憶装置の構成部品とし
て実用されつつある。
これら多ビツト構成のメモリチップ、メモリボード、ま
たはメモリモジュールを構成部品とする記憶装置におい
ては、該構成部品の単一故障によりデータのブロック（
塊り）誤りが発生する可能性があり、ブロック内の一部
または全部のビットが誤るという危険がある。
たはメモリモジュールを構成部品とする記憶装置におい
ては、該構成部品の単一故障によりデータのブロック（
塊り）誤りが発生する可能性があり、ブロック内の一部
または全部のビットが誤るという危険がある。
今までにも増して、このブロック誤りについて注目し、
記憶装置のデータインテグリテイと信頼度を確保する技
術を確立することが急務であろ所似は正にここにある。
記憶装置のデータインテグリテイと信頼度を確保する技
術を確立することが急務であろ所似は正にここにある。
ここに、ブロックとは、上述の４ビツトまたは８ビツト
などの多ビットの巣位の呼称であり、Ｊブロックを構成
するビット数ｖｂで表わせば、上述のメモリチップの構
成においては、ｂ＝４またはｂ＝８となる。
などの多ビットの巣位の呼称であり、Ｊブロックを構成
するビット数ｖｂで表わせば、上述のメモリチップの構
成においては、ｂ＝４またはｂ＝８となる。
このような背景をふまえ、１ビット誤りの訂正以外に、
単一ブロック内の多ビット誤りを検出する符号（Ｓｉｎ
ｇｌｅ−ｂｉｔ−Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ。
単一ブロック内の多ビット誤りを検出する符号（Ｓｉｎ
ｇｌｅ−ｂｉｔ−Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ。
ＳｉｎｇｌｅＮｉｔ Ｂｌｏｃｋ−Ｅｒｒｏｒ Ｄｅｔ
ｅｃｔｉｎｇ略して５ＥＣ−８ｂＢＥＤ）や、１ビット
誤りの訂正・２ビット誤りの検出以外に、単一ブロック
内の多ビット誤りを検出する符号（Ｓｉｎｇｌｅ−ｂｉ
ｌＥｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ、 Ｄｏｕｂｌｅ
−ｂｉｔ−Ｅｒｒｏｒ Ｄｅｔｅｃｔ−ｉｎｇ＋ Ｓｉ
ｎｇｌｅ−ｂ ｂｉｔ−Ｂｌｏｃｋ Ｅｒｒｏｒ Ｄｅ
ｔｅｃｔｔｎｇ略してＳＥＣ，ＤＥＤ−８ｂＢＥＤ）夕
用いた誤り訂正・検出装置がいくつか提示されている。
ｅｃｔｉｎｇ略して５ＥＣ−８ｂＢＥＤ）や、１ビット
誤りの訂正・２ビット誤りの検出以外に、単一ブロック
内の多ビット誤りを検出する符号（Ｓｉｎｇｌｅ−ｂｉ
ｌＥｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ、 Ｄｏｕｂｌｅ
−ｂｉｔ−Ｅｒｒｏｒ Ｄｅｔｅｃｔ−ｉｎｇ＋ Ｓｉ
ｎｇｌｅ−ｂ ｂｉｔ−Ｂｌｏｃｋ Ｅｒｒｏｒ Ｄｅ
ｔｅｃｔｔｎｇ略してＳＥＣ，ＤＥＤ−８ｂＢＥＤ）夕
用いた誤り訂正・検出装置がいくつか提示されている。
前者に属するものとして、Ｂｏｓｓｅｎ＋ Ｃｈａ、ｎ
ｇａｎｄ Ｃｈｅｎ、 ’Ｍｅａｓｕｒｅｍｅｎｔ ａ
ｎｄ Ｇｅｎｅｒａｔｉｏｎ ｏｆＥｒｒｏｒ Ｃｏｒ
ｒｅｃｔｉｎｇ Ｃｏｄｅｓ ｆｏｒ Ｐａｃｋａｇｅ
Ｆａｉｌｕｒｅｓ、”Ｉ′ＦＪＥＥ Ｔｒａｎｓ、
Ｃｏｍｐｕｔ、、 ｖｏｗ、、 Ｃ−２７，Ａ３゜ｐｐ
、 ２０１−２０４． Ｍａｒｃｈ １．９７８により
開示された符号による誤り訂正・検出制御方式がある。
ｇａｎｄ Ｃｈｅｎ、 ’Ｍｅａｓｕｒｅｍｅｎｔ ａ
ｎｄ Ｇｅｎｅｒａｔｉｏｎ ｏｆＥｒｒｏｒ Ｃｏｒ
ｒｅｃｔｉｎｇ Ｃｏｄｅｓ ｆｏｒ Ｐａｃｋａｇｅ
Ｆａｉｌｕｒｅｓ、”Ｉ′ＦＪＥＥ Ｔｒａｎｓ、
Ｃｏｍｐｕｔ、、 ｖｏｗ、、 Ｃ−２７，Ａ３゜ｐｐ
、 ２０１−２０４． Ｍａｒｃｈ １．９７８により
開示された符号による誤り訂正・検出制御方式がある。
この符号構成論によるチェックビット数は、ｂ＋］ 、
ｒ ｔｏｇ２（ｒ＋１ ）Ｊ−１である。
ここに、ｂ＝１ブロックのビット数
ｒ＝１符号語のブロック数
ｔ’ｐｊ’＝ ｐを越えろ最小整数
たとえば、ｂ”４．ｒ＝１８の場合はチェックピッ（・
数は４−Ｈｔｏｇ２１９Ｊ−１＝８であり、従って（７
２，６４）ＳＥＣ−８４ＢＥＤ符号が構成される。
数は４−Ｈｔｏｇ２１９Ｊ−１＝８であり、従って（７
２，６４）ＳＥＣ−８４ＢＥＤ符号が構成される。
ここに、（ｎ、ｋ）は
ｎ ＝ １符号語のビット数
に＝１符号語中の情報ビット数
である。
後者に属するものとして、Ｓ 、Ｍ、Ｒｅｄｄｙ、 ”
Ａ Ｃ１ａｓｓｏｆ Ｌｉｎｅａｒ Ｃｏｄｅｓ ｆｏ
ｒ Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ ｉｎ Ｂｙｔｅ−ｐ
ｅｒ−Ｃａｒｄ Ｏｒｇａｎｉｚｅｄ Ｄｉｇｉｔａｌ
Ｓｙｓｔｅｍｓ 、 ′ＩＥＥＥＴｒａｎｓ、 Ｃｏ
ｒｎｐｕｔ、、 ｖｏｌ、 Ｃ−２７，Ａ５． ｐＴ）
’、４５５−４５９゜Ｍａｙ １．９７８ および Ｄ
ｕｎｎｉｎｇ ａｎｄ Ｖａｒａｎａｓｉ 。
Ａ Ｃ１ａｓｓｏｆ Ｌｉｎｅａｒ Ｃｏｄｅｓ ｆｏ
ｒ Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ ｉｎ Ｂｙｔｅ−ｐ
ｅｒ−Ｃａｒｄ Ｏｒｇａｎｉｚｅｄ Ｄｉｇｉｔａｌ
Ｓｙｓｔｅｍｓ 、 ′ＩＥＥＥＴｒａｎｓ、 Ｃｏ
ｒｎｐｕｔ、、 ｖｏｌ、 Ｃ−２７，Ａ５． ｐＴ）
’、４５５−４５９゜Ｍａｙ １．９７８ および Ｄ
ｕｎｎｉｎｇ ａｎｄ Ｖａｒａｎａｓｉ 。
Ｃｏｄｅ Ｃｏｎ５ｔｒｕｃｔｊｏｎ ｆｏｒ Ｅｒｒ
ｏｒ Ｃｏｎｔｒｏｌ １ｎＢｙｔｅ Ｏｒｇａｎｉｚ
ｅｄ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍｓ 、 ’ ＩＥＥ
ＥＴｒａｎｓ、 Ｃｏｍｐｕｔ、 ｖｏｌ、、ｃ−３２
、Ａ６ 、 ｐｐ、 ５３５−５４２゜Ｊｕｎｅ １９
８３ がある。
ｏｒ Ｃｏｎｔｒｏｌ １ｎＢｙｔｅ Ｏｒｇａｎｉｚ
ｅｄ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍｓ 、 ’ ＩＥＥ
ＥＴｒａｎｓ、 Ｃｏｍｐｕｔ、 ｖｏｌ、、ｃ−３２
、Ａ６ 、 ｐｐ、 ５３５−５４２゜Ｊｕｎｅ １９
８３ がある。
Ｒｅｄｄ３’の符号構成論においては、＋）２＜ｂ＜４
のときには た５ＥＣ−ＤＥＤ−８ｂＢＥＤ符号のためには、全ビッ
トに関するパリティチェックビットが更に１ビツト必要
であり、 ＋＋）５＜ｂのときには１ ｂ＋ｒ７ｏｇ２（ｒ＋１．）Ｊ−１ピントのチェックビ
ットで５ＥＣ−ＤＥＤ−３ｂ ＢＥＤ符号が構成される
。たとえば、ｂ＝４のときには（コよむ）ＳＥＣ−ＤＥ
Ｄ−８４ＢＥＤ符号が構成される。
のときには た５ＥＣ−ＤＥＤ−８ｂＢＥＤ符号のためには、全ビッ
トに関するパリティチェックビットが更に１ビツト必要
であり、 ＋＋）５＜ｂのときには１ ｂ＋ｒ７ｏｇ２（ｒ＋１．）Ｊ−１ピントのチェックビ
ットで５ＥＣ−ＤＥＤ−３ｂ ＢＥＤ符号が構成される
。たとえば、ｂ＝４のときには（コよむ）ＳＥＣ−ＤＥ
Ｄ−８４ＢＥＤ符号が構成される。
一方、Ｄｕｎｎｉｎｇ ａｎｄ Ｖａｒａｎａｓｉ の
符号においては、５ＥＣ−８ｂＢＥＤ符号のためには、
ｂ＋２ビットのチェックピットが必要であり、ｂ ＞
７のチェックピットが必要である。ｂ〈７で２ビット誤
り訂正（ＤＥＤ）が要求されるときには、Ｒｅｄｄｙの
符号の方がチェックピット数が少ないことが開示されて
いる。
符号においては、５ＥＣ−８ｂＢＥＤ符号のためには、
ｂ＋２ビットのチェックピットが必要であり、ｂ ＞
７のチェックピットが必要である。ｂ〈７で２ビット誤
り訂正（ＤＥＤ）が要求されるときには、Ｒｅｄｄｙの
符号の方がチェックピット数が少ないことが開示されて
いる。
また特開昭５８−７８２４１ （５８，５，１１公開）
には、ｂ＝４．情報ピッ−士長＝６４ビット、チェック
ピット長＝８ビット、符号語長＝６４＋８＝７２ビット
の場合に限定された構成において、（７２，６４）ＳＥ
Ｃ−ＤＥＤ−８４ＢＥＤ符号のパリティチェックマトリ
クスとその誤り訂正検出方式が開示されている。
には、ｂ＝４．情報ピッ−士長＝６４ビット、チェック
ピット長＝８ビット、符号語長＝６４＋８＝７２ビット
の場合に限定された構成において、（７２，６４）ＳＥ
Ｃ−ＤＥＤ−８４ＢＥＤ符号のパリティチェックマトリ
クスとその誤り訂正検出方式が開示されている。
以上がブロック誤りの検出とその制御方式に関する現在
の技術の水準である。
の技術の水準である。
（ｃ） 発明の目的
本発明の目的は、ｂ＝４の場合に３２ピツトおよび６４
ビツトの情報ビット長に対して現用の５ＥＣ−ＤＥＤ符
号と同一のチェックピット数、即ち７ピントおよび８ビ
ツトを用いて、■ １ビット誤りの訂正・２ビット誤り
の検出（ＳＥＣ−ＤＥＤ）、 ■ 単一４ピットブロック誤りの検出（８４ＢＥＤ）、
および ■ 任意の２ブロツク内の８ビットバースト誤りの検出
（Ｄｏｕｂｌｅ−４ｂｉｔ−Ｂｌｏｃｋ−Ｂｕｒｓｔ−
ＥｒｒｏｒＤｅｔｅｃｔｉｎｇ 、略して、Ｄ ４ Ｕ
ＥＤ ）を行うことが可能である誤り訂正・検出方式を
提示することにある。
ビツトの情報ビット長に対して現用の５ＥＣ−ＤＥＤ符
号と同一のチェックピット数、即ち７ピントおよび８ビ
ツトを用いて、■ １ビット誤りの訂正・２ビット誤り
の検出（ＳＥＣ−ＤＥＤ）、 ■ 単一４ピットブロック誤りの検出（８４ＢＥＤ）、
および ■ 任意の２ブロツク内の８ビットバースト誤りの検出
（Ｄｏｕｂｌｅ−４ｂｉｔ−Ｂｌｏｃｋ−Ｂｕｒｓｔ−
ＥｒｒｏｒＤｅｔｅｃｔｉｎｇ 、略して、Ｄ ４ Ｕ
ＥＤ ）を行うことが可能である誤り訂正・検出方式を
提示することにある。
本発明の他の目的は、先行技術の符号構成論により所要
とするチェックピット数（即ち冗長ビット数）を増加さ
せることなく、一層誤り検出能力の高い誤り訂正・検出
方式を提示することにある。
とするチェックピット数（即ち冗長ビット数）を増加さ
せることなく、一層誤り検出能力の高い誤り訂正・検出
方式を提示することにある。
本発明の他の目的は、先行技術の誤り訂正・検出方式に
おける符号化・復号化時間に変更を与えろことなく、従
来技術では得られなかった任意の２ブロンつてわたる８
ビットバースト誤りの検出を可能にする誤り訂正・検出
方式を提示することにある。
おける符号化・復号化時間に変更を与えろことなく、従
来技術では得られなかった任意の２ブロンつてわたる８
ビットバースト誤りの検出を可能にする誤り訂正・検出
方式を提示することにある。
（ｄ） 発明の構成
上記目的は、０と１を元とし、
４個より成るブロックベクトル１８個より構成されるＨ
マトリクス であって、 （１）全零ベクトルはない、 （１１）列ベクトルは互いに異なる、 （ｉｆｆ）、ｔ ｙ １個だけ含む列ベクトル８個を含
む、４ｖ） 列ベクトルは１を奇数個含む列ベクトルで
ある、 （■）ブロックｉ内の４つの列ベクトルから３つの列ベ
クトルを選ぶすべての組合せについて、３つの列ベクト
ルからビット対応の２を法とする加法により生成される
１つの列ベクトルｈＡが式（１００）のＨマトリクスの
列ベクトルと一致しない、 即ち、 ここで、ｉ＝１．２．・・、１８ ： ｊ＝１．２．・
・・、４；ｐ＝１．２．・・・、１８ （ｋ ｒ Ａ ＋１ｎ）＝（２＋３．４） ＋ （１，
ｒＪ４） ＋ （１＋ ：２＋４）＋（１，，２，３） （Ｖ［） ブロックｉ内の４つの列ベクトルからピント
対応の２を法とする加法により生成される１つの列ベク
トルｈＢが全零ベクトルでない、 ここで、ｉ＝１．２．・・・、１８ ０）ｐ ２つのブロックｐ、ｑからなる８個の列ベクト
ルからビット対応の２を法とする加法により生成される
１つの列ベクトルｈｃが全零ベクトルでない、 即ち、 ここで、１１ 、 ｑ＝１．２．・・・、ｌｓ：ｐｋｑ
を満たすように構成されたＨマトリクスＨに従って６４
ビツトの情報ビットから８ビツトの冗長ビットを生成す
る手段と、該冗長ビットと情報ビットとより成る７２ピ
ントの符号語を記憶装置に書き込む手段と、該記憶装置
より該符号語を読み出す手段と、該７２ビツトの符号語
より上記Ｈマトリクスに従って８ビツトのシンドローム
を生成する手段と、該シンドロームより１ビット誤りの
ビット位置を表示する７２ビツトのエラービット信号を
生成するシンドローム解読手段と、該エラービット信号
により上記７２ビツトの符号語の１ビット誤りを訂正す
る手段と、上記エラービット信号のすべての論理和と上
記８ビツトのシンドロームとより２ビット誤り、単一４
ビットブロック誤り、および２ブロツク内の８ビットバ
ースト誤りの存在を判別する手段を含んで成る誤り訂正
・検出装置によって達成される。
マトリクス であって、 （１）全零ベクトルはない、 （１１）列ベクトルは互いに異なる、 （ｉｆｆ）、ｔ ｙ １個だけ含む列ベクトル８個を含
む、４ｖ） 列ベクトルは１を奇数個含む列ベクトルで
ある、 （■）ブロックｉ内の４つの列ベクトルから３つの列ベ
クトルを選ぶすべての組合せについて、３つの列ベクト
ルからビット対応の２を法とする加法により生成される
１つの列ベクトルｈＡが式（１００）のＨマトリクスの
列ベクトルと一致しない、 即ち、 ここで、ｉ＝１．２．・・、１８ ： ｊ＝１．２．・
・・、４；ｐ＝１．２．・・・、１８ （ｋ ｒ Ａ ＋１ｎ）＝（２＋３．４） ＋ （１，
ｒＪ４） ＋ （１＋ ：２＋４）＋（１，，２，３） （Ｖ［） ブロックｉ内の４つの列ベクトルからピント
対応の２を法とする加法により生成される１つの列ベク
トルｈＢが全零ベクトルでない、 ここで、ｉ＝１．２．・・・、１８ ０）ｐ ２つのブロックｐ、ｑからなる８個の列ベクト
ルからビット対応の２を法とする加法により生成される
１つの列ベクトルｈｃが全零ベクトルでない、 即ち、 ここで、１１ 、 ｑ＝１．２．・・・、ｌｓ：ｐｋｑ
を満たすように構成されたＨマトリクスＨに従って６４
ビツトの情報ビットから８ビツトの冗長ビットを生成す
る手段と、該冗長ビットと情報ビットとより成る７２ピ
ントの符号語を記憶装置に書き込む手段と、該記憶装置
より該符号語を読み出す手段と、該７２ビツトの符号語
より上記Ｈマトリクスに従って８ビツトのシンドローム
を生成する手段と、該シンドロームより１ビット誤りの
ビット位置を表示する７２ビツトのエラービット信号を
生成するシンドローム解読手段と、該エラービット信号
により上記７２ビツトの符号語の１ビット誤りを訂正す
る手段と、上記エラービット信号のすべての論理和と上
記８ビツトのシンドロームとより２ビット誤り、単一４
ビットブロック誤り、および２ブロツク内の８ビットバ
ースト誤りの存在を判別する手段を含んで成る誤り訂正
・検出装置によって達成される。
さらに上記目的は、０と１を元とし、
４個より成るブロックベクトル１０個よ’）ｌｌｌ成さ
れろＨマトリクス ・・・（２００） であって、 （１）全零ベクトルはない、 （１１）列ベクトルは互いに異なる、 （ｉｉ＋） １を１個だけ含む列ベクトル８個を含む、
４ｖ） 列ベクトルは１を奇数個含む列ベクトルである
、 （ｖ）ブロックｉ内の４つの列ベクトルから３つの列ベ
クトルを選ぶすべての組合せについて、３つの列ベクト
ルからビット対応の２を法とてろ加法により生成される
１つの列ベクトルｈ人が式（２００）のＨマトリクスの
列ベクトルと一致しない。
れろＨマトリクス ・・・（２００） であって、 （１）全零ベクトルはない、 （１１）列ベクトルは互いに異なる、 （ｉｉ＋） １を１個だけ含む列ベクトル８個を含む、
４ｖ） 列ベクトルは１を奇数個含む列ベクトルである
、 （ｖ）ブロックｉ内の４つの列ベクトルから３つの列ベ
クトルを選ぶすべての組合せについて、３つの列ベクト
ルからビット対応の２を法とてろ加法により生成される
１つの列ベクトルｈ人が式（２００）のＨマトリクスの
列ベクトルと一致しない。
即ち、
ここで、ｉ＝１．２．・・・、１ｏ ： ｊ＝１．２．
・・・、４；ｐ＝１．２．・・・、１０： （ｋ、ｔ＋ｍ）＝（２＋３．４）＋（１，３，４）、（
１，２，４）。
・・・、４；ｐ＝１．２．・・・、１０： （ｋ、ｔ＋ｍ）＝（２＋３．４）＋（１，３，４）、（
１，２，４）。
（１，２，３）
（ホ）ブロックｉ内の４つの列ベクトルからピント対応
の２を法とする加法により生成される１つの列ベクトル
ｈＢが全零ベクトルでない、 即ち、 ここで、ｉ ＝ １ 、２ 、・・・、１０〜Ｉ ２つ
のブロックｐ、ｑからなる８個の列ベクトルからビット
対応の２を法とする加法により生成される１つの列ベク
トルｈＣが全零ベクトルでない、 即ち、 ここで、ｐ、ｑ−１，２，・・・、１ｏ ； ｐ＃ｑを
満たすように構成されたＨマトリクスＨに従って３２ビ
ツトの情報ビットから８ビツトの冗長ビットを生成する
手段と、該冗長ビットと情報ビットとより成る４０ビツ
トの符号語を記憶装置に書き込む手段と、該記憶装置よ
り該符号語を読み出す手段と、該４０ビ・ノドの符号語
より上記Ｈマトリクスに従って８ビツトのシンドローム
を生成する手段と、該シンドロームより１ビット誤りの
ビット位置を表示する４０ビ・ノドのエラービット信号
を生成するシンドローム解読手段と、該エラービット信
号により上記４０ビツトの符号語の１ビット誤りを訂正
する手段と、上記エラービット信号のすべての論理和と
上記８ビツトのシンドロームとより２ビット誤り、単一
４ビットブロック誤り、および２ブロツク内の８ビット
バースト誤りの存在を判別する手段を含んで成る誤り訂
正・検出装置によって達成される。
の２を法とする加法により生成される１つの列ベクトル
ｈＢが全零ベクトルでない、 即ち、 ここで、ｉ ＝ １ 、２ 、・・・、１０〜Ｉ ２つ
のブロックｐ、ｑからなる８個の列ベクトルからビット
対応の２を法とする加法により生成される１つの列ベク
トルｈＣが全零ベクトルでない、 即ち、 ここで、ｐ、ｑ−１，２，・・・、１ｏ ； ｐ＃ｑを
満たすように構成されたＨマトリクスＨに従って３２ビ
ツトの情報ビットから８ビツトの冗長ビットを生成する
手段と、該冗長ビットと情報ビットとより成る４０ビツ
トの符号語を記憶装置に書き込む手段と、該記憶装置よ
り該符号語を読み出す手段と、該４０ビ・ノドの符号語
より上記Ｈマトリクスに従って８ビツトのシンドローム
を生成する手段と、該シンドロームより１ビット誤りの
ビット位置を表示する４０ビ・ノドのエラービット信号
を生成するシンドローム解読手段と、該エラービット信
号により上記４０ビツトの符号語の１ビット誤りを訂正
する手段と、上記エラービット信号のすべての論理和と
上記８ビツトのシンドロームとより２ビット誤り、単一
４ビットブロック誤り、および２ブロツク内の８ビット
バースト誤りの存在を判別する手段を含んで成る誤り訂
正・検出装置によって達成される。
さらに上記目的は、０と１を元とし、
４個より成るブロックベクトル９個と
３個より成るプロ・ツクベクトル１個とより構成される
Ｈマトリクス ・・・（３００） であって、 （１）全零ベクトルはない、 （１１）列ベクトルは互いに異なる、 （ｉｉｉ） １ ｗ １個だけ含む列ベクトル７個を含
む、（ｖ）列ベクトルはＪを奇数個含む列ベクトルであ
る、 （■）ブロックｉ内の４つの列ベクトルから３つの列ベ
クトルを選ぶすべての組合せについて、および３つの列
ベクトルからなる１つのブロックについて、３つの列ベ
クトルからビット対応の２を法とする加法により生成さ
れ７−）１つの列ベクトルｈ人が式（３００）のＨマト
リクスの列ベクトルと一致しない、 即ち、 ここで、１ ” １ ＋ ２ ＋・・・、１０；ｊ＝１
．２．・・・、４ｐ＝１．２．・・・、１０ （ｋ、Ａ、ｒｎ）＝（２＋３＋４）＋（Ｌ：Ｌ４）＋（
Ｌ２，４）（１，２，３） （ｖｔ） ブロックｉ内の４つの列ベクトルからビット
対応の２を法とする加法により生成される１つの列ベク
トルｈ、Ｂが全零ベクトルでない、 即ち、 ここで、ｉ＝１．２．・・・、９ υＩＤ ２つのブロックｐ、ｑからなる８個の列ベクト
ルからビット対応の２を法とする加法により生成される
１つの列ベクトルｈＣが全零ベクトルでない、 即ち、 ここで、ｐ、ｑ＝１’、２．・・・、９； ｐ嫉ｑを満
たずように構成されたＨマトリクスＨに従って３２ビツ
トの情報ビットから７ビツトの冗長ビットを生成する手
段と、該冗長ビットと情報ビットとより成る３９ビツト
の符号語を記憶装置に書き込む手段と、該記憶装置より
該符号語を読み出す手段と、該３９ビツトの符号語より
上記Ｈマトリクスに従って７ビツトのシンドロームを生
成する手段と、該シンドロームより１ピット誤りのビッ
ト位置を表示する３９ビツトのエラービット信号を生成
するシンドローム解読手段と、該エラービット信号によ
り上記３９ビツトの符号語の１ビット誤りを訂正する手
段と、上記エラービット信号のすべての論理和と８ビッ
トバースト誤りの存在を判別する手段を含んで成る誤り
訂正・検出装置によって達成されろ。
Ｈマトリクス ・・・（３００） であって、 （１）全零ベクトルはない、 （１１）列ベクトルは互いに異なる、 （ｉｉｉ） １ ｗ １個だけ含む列ベクトル７個を含
む、（ｖ）列ベクトルはＪを奇数個含む列ベクトルであ
る、 （■）ブロックｉ内の４つの列ベクトルから３つの列ベ
クトルを選ぶすべての組合せについて、および３つの列
ベクトルからなる１つのブロックについて、３つの列ベ
クトルからビット対応の２を法とする加法により生成さ
れ７−）１つの列ベクトルｈ人が式（３００）のＨマト
リクスの列ベクトルと一致しない、 即ち、 ここで、１ ” １ ＋ ２ ＋・・・、１０；ｊ＝１
．２．・・・、４ｐ＝１．２．・・・、１０ （ｋ、Ａ、ｒｎ）＝（２＋３＋４）＋（Ｌ：Ｌ４）＋（
Ｌ２，４）（１，２，３） （ｖｔ） ブロックｉ内の４つの列ベクトルからビット
対応の２を法とする加法により生成される１つの列ベク
トルｈ、Ｂが全零ベクトルでない、 即ち、 ここで、ｉ＝１．２．・・・、９ υＩＤ ２つのブロックｐ、ｑからなる８個の列ベクト
ルからビット対応の２を法とする加法により生成される
１つの列ベクトルｈＣが全零ベクトルでない、 即ち、 ここで、ｐ、ｑ＝１’、２．・・・、９； ｐ嫉ｑを満
たずように構成されたＨマトリクスＨに従って３２ビツ
トの情報ビットから７ビツトの冗長ビットを生成する手
段と、該冗長ビットと情報ビットとより成る３９ビツト
の符号語を記憶装置に書き込む手段と、該記憶装置より
該符号語を読み出す手段と、該３９ビツトの符号語より
上記Ｈマトリクスに従って７ビツトのシンドロームを生
成する手段と、該シンドロームより１ピット誤りのビッ
ト位置を表示する３９ビツトのエラービット信号を生成
するシンドローム解読手段と、該エラービット信号によ
り上記３９ビツトの符号語の１ビット誤りを訂正する手
段と、上記エラービット信号のすべての論理和と８ビッ
トバースト誤りの存在を判別する手段を含んで成る誤り
訂正・検出装置によって達成されろ。
（ｅ） 発明の実施例
本発明による符号構成論と誤り訂正・検出装置を順次説
明する。
明する。
まず、符号のパラメータを以下の通り定義し、符号論（
（ついての一般的説明を行なう。
（ついての一般的説明を行なう。
ｂ二Ｊブロック内のビット数
ｒ＝１符号語内のブロック数
ｎ ＝ １符号語内のビット数
ｅ ＝ １符号語内のチェック（冗長）ビット数に＝１
符号語内の情報ビット数 従って、 ｎ＝ｂｒ＝ｃ＋に よく知られているように、線型２進誤り訂正符号はパリ
ティチェックマトリクスＨにより一意に記述することが
できる。パリティチェックマトリクスＨは、０と１を元
とするＣ行ｎ列のマトリクス で与えられる。式（１）のＨマトリクスが、冗長度を付
加する規則すなわち文法を定めるわけであり、行数はチ
ェックビット数に、列数は符号長に一致する。
符号語内の情報ビット数 従って、 ｎ＝ｂｒ＝ｃ＋に よく知られているように、線型２進誤り訂正符号はパリ
ティチェックマトリクスＨにより一意に記述することが
できる。パリティチェックマトリクスＨは、０と１を元
とするＣ行ｎ列のマトリクス で与えられる。式（１）のＨマトリクスが、冗長度を付
加する規則すなわち文法を定めるわけであり、行数はチ
ェックビット数に、列数は符号長に一致する。
ここで、符号語をＴ ＝ Ｔ （ｔｌ ＋ｔ２．’＝＋
ｔｎ）とすれば、 ＨＴ ＝Ｏ・・−・・・・（２） であり、これが符号化の規則を与える式である。
ｔｎ）とすれば、 ＨＴ ＝Ｏ・・−・・・・（２） であり、これが符号化の規則を与える式である。
なお、τは転置である。
また、被検査符号語をＲ＝＝Ｒ（ｒｌ、ｒＪ”’＋ｒｎ
Ｌ誤りバタン位置をＥ＝Ｅ （ｅｔ、ｅｚ、・・・、
ｅ、）とすれば、 Ｒ＝Ｔ■Ｅ ・・・・・・・・（３） ＝（１１■ｅ１．・・・、ｔｎ＠ｅｎＬシンドロームＳ
は、式（２）より τ Ｓ’＝ＨＲ＝Ｈ（Ｔ■Ｅ）＝ＨＥ ・・・・・・・・・
（４）で与えられ、Ｓ＝０なら誤りが生じないことを、
ＳＮＯなら誤りが生じていることが検出できる。
Ｌ誤りバタン位置をＥ＝Ｅ （ｅｔ、ｅｚ、・・・、
ｅ、）とすれば、 Ｒ＝Ｔ■Ｅ ・・・・・・・・（３） ＝（１１■ｅ１．・・・、ｔｎ＠ｅｎＬシンドロームＳ
は、式（２）より τ Ｓ’＝ＨＲ＝Ｈ（Ｔ■Ｅ）＝ＨＥ ・・・・・・・・・
（４）で与えられ、Ｓ＝０なら誤りが生じないことを、
ＳＮＯなら誤りが生じていることが検出できる。
また、式（４）を解くことによりＴ＝Ｒ■Ｅより誤りが
訂正されろ。たとえば、１ビツトの誤りについては誤り
ビット位置ｉに対して、シンドロームＳは、式（１）に
示したＨマトリクスの第１列で与えられる。これが復号
化の規則である。
訂正されろ。たとえば、１ビツトの誤りについては誤り
ビット位置ｉに対して、シンドロームＳは、式（１）に
示したＨマトリクスの第１列で与えられる。これが復号
化の規則である。
さて、本発明による符号のＨマトリクスは次の通りに構
成される。
成される。
まず、本発明のＨマトリクスの列ベクトルは以下の条件
（１）〜＆ｌ ｗ満たす必要がある。
（１）〜＆ｌ ｗ満たす必要がある。
条件（１）全零ベクトルはない。
（１１）すべての列ベクトルは互いに異なる。
（ｉｉｉ） １を１個だけ含む列ベクトルを０個だけ含
む。
む。
ｆｖ） 各々の列ベクトルは１￥奇数個含む。
（■）任意のブロック内の４つの列ベクトルから３つの
列ベクトルを選ぶすべての組合せについて、３つの列ベ
クトルからビット対応の２を法とする加法により生成さ
れる１つの列ベクトルがＨマトリクスの列ベクトルと一
致しない。
列ベクトルを選ぶすべての組合せについて、３つの列ベ
クトルからビット対応の２を法とする加法により生成さ
れる１つの列ベクトルがＨマトリクスの列ベクトルと一
致しない。
（ｖＯ任意のブロック内の４つの列ベクトルについて、
４つの列ベクトルからビット対応の２を法とする加法に
より生成される１つの列ベクトルが全零ベクトルでない
。
４つの列ベクトルからビット対応の２を法とする加法に
より生成される１つの列ベクトルが全零ベクトルでない
。
＆ｉｌ 任意の２つのブロックからなる８つの列ベクト
ルについて、８つの列ベクトルからビット対応の２を法
とする加法により生成される１つの列ベクトルが全零ベ
クトルでない。
ルについて、８つの列ベクトルからビット対応の２を法
とする加法により生成される１つの列ベクトルが全零ベ
クトルでない。
条件（ｉ）（ｉｉ）（ｉｉｉ）ＩＩＶ）により、前述の
Ｍ、Ｙ、Ｈｓｉａｏによって開示された技術によって、
５ＥＣ−ＤＥＤ符号が保証される。１を奇数個含む列ベ
クトルを奇数個（または偶数個）２を法とする加法を施
すと常に１を奇数個（または０を含む偶数個）含む列ベ
クトルが生成されるので、条件（■）により、ブロック
内の３ビット誤りの検出が、条件（ＶＤにより、ブロッ
ク内の４ビット誤りの検出が可能となる。さらに条件＆
１）により２つのブロックにまたがる８ビットバースト
誤りの検出が可能となる。
Ｍ、Ｙ、Ｈｓｉａｏによって開示された技術によって、
５ＥＣ−ＤＥＤ符号が保証される。１を奇数個含む列ベ
クトルを奇数個（または偶数個）２を法とする加法を施
すと常に１を奇数個（または０を含む偶数個）含む列ベ
クトルが生成されるので、条件（■）により、ブロック
内の３ビット誤りの検出が、条件（ＶＤにより、ブロッ
ク内の４ビット誤りの検出が可能となる。さらに条件＆
１）により２つのブロックにまたがる８ビットバースト
誤りの検出が可能となる。
では、条件（１）〜（Ｖｌ）を満たす列ベクトル群をど
のように決定すればよいかを次に述べる。
のように決定すればよいかを次に述べる。
列ベクトルの内の１の数が奇数である列ベクトル（奇数
重み列ベクトル）の数は、 λ ΣｃＣｊ （λ＝Ｃを越えない最大奇数）・・・（５）
コ２０１ だけ存在する。
重み列ベクトル）の数は、 λ ΣｃＣｊ （λ＝Ｃを越えない最大奇数）・・・（５）
コ２０１ だけ存在する。
Ｃ＝８の場合は、
５ｃｚ＝８ ・・・・・・・・・（６）８０３＝５６
・・・・・・・（７） ８Ｃ５＝ ５６ ・・・・・・・・・（８）８Ｃ７＝８
・・・・・・・・（９） また、Ｃ＝７の場合は、 ７Ｃ１＝７ ・・・・・・・・・α０ ７Ｃ３＝３５ ・・・・・・・・・ｌ ７Ｃ５＝２１ ・・・・・・・・・（１２通りの奇数重
み列ベクトルが存在する。
・・・・・・・（７） ８Ｃ５＝ ５６ ・・・・・・・・・（８）８Ｃ７＝８
・・・・・・・・（９） また、Ｃ＝７の場合は、 ７Ｃ１＝７ ・・・・・・・・・α０ ７Ｃ３＝３５ ・・・・・・・・・ｌ ７Ｃ５＝２１ ・・・・・・・・・（１２通りの奇数重
み列ベクトルが存在する。
条件（１） 、 （ｌｉ） 、 （ｉｉＤ 、 Ｏｖ）
ノためには上述の列ベクトルはいずれでも採用できるが
、チェックビット。
ノためには上述の列ベクトルはいずれでも採用できるが
、チェックビット。
シンドロームの生成のための時間、金物量、故障率の極
小化の観点より、Ｈマトリクスの１の数の最小のもの程
よい。この意味から８Ｃ１１８Ｃ３１８Ｃ３の順［７２
個（または、７Ｃ１＋ ７ｃａの順に３９個）の奇数重
み列ベクトルを採用していくのが実際的である。
小化の観点より、Ｈマトリクスの１の数の最小のもの程
よい。この意味から８Ｃ１１８Ｃ３１８Ｃ３の順［７２
個（または、７Ｃ１＋ ７ｃａの順に３９個）の奇数重
み列ベクトルを採用していくのが実際的である。
次に、上述のようにして得られたＨマトリクス火初期Ｈ
マトリクスとして、条件Ｍ 、 （ｖ［ｌ 、 ６Ｊｉ
）を満足するか否かを検証し、満足しない場合は、他の
ブロックおよび／または列の列ベクトルと交換（ｓｗａ
ｐｐ ｔ ｎｇ ）を行う。条件Ｍ 、 （ｖＤ 、
（ｙｌ）が満足されるまで列ベクトルの交換をつづける
。
マトリクスとして、条件Ｍ 、 （ｖ［ｌ 、 ６Ｊｉ
）を満足するか否かを検証し、満足しない場合は、他の
ブロックおよび／または列の列ベクトルと交換（ｓｗａ
ｐｐ ｔ ｎｇ ）を行う。条件Ｍ 、 （ｖＤ 、
（ｙｌ）が満足されるまで列ベクトルの交換をつづける
。
上述の試行プロセスは計算機によりシミーレートするの
が最も効率的である。
が最も効率的である。
以上のようにして得られた本発明による符号のＨマトリ
クスの一例を第１図、第２図、および第３図に示す。
クスの一例を第１図、第２図、および第３図に示す。
第１図は（７２、６４） ５ＥＣ−ＤＥＤ−８４ＢＥＤ
−Ｄ４ＵＥＤ符号、第２図は（４０，３２）ＳＥＣ−Ｄ
ＥＤ−８４ＢＥＤ−Ｄ４ＵＥＤ符号。
−Ｄ４ＵＥＤ符号、第２図は（４０，３２）ＳＥＣ−Ｄ
ＥＤ−８４ＢＥＤ−Ｄ４ＵＥＤ符号。
第３図は（３９、３２） ５ＥＣ−ＤＥＤ−８４Ｂ Ｅ
Ｄ−Ｄ ４ ＵＥＤ符号のＨマトリクスである。
Ｄ−Ｄ ４ ＵＥＤ符号のＨマトリクスである。
次に、第１図に示したＨマトリクスを用いた本発明によ
る実施例の誤り訂正・検出装置を第では本発明の本質に
は特に関係はないが、符号語に訂正可能な誤りが発生し
た時には該誤りを訂正した符号語をＰ書き込みする方式
をとっている。
る実施例の誤り訂正・検出装置を第では本発明の本質に
は特に関係はないが、符号語に訂正可能な誤りが発生し
た時には該誤りを訂正した符号語をＰ書き込みする方式
をとっている。
第４図において、１は図示しない中央処理装置（ＣＰＵ
）からの書込みデータ線（６４ビツト）、２はマルチ
プレクサ、３は記憶部への書込みデータ線（６４ビツト
）、４はチェ）クビノト発生回路、５はチェックビット
データｉ（８ビ・ノド）、６は書込みデータレジスタ（
書込みデータ＋チェックビット＝７２ビット）、７はメ
モリアレイ部、８は読出しデータレジスタ（読出しデー
タ＋チェックビット＝７２ピント入９は読出しチェック
ビット線（８ビツト）、１０はシンドローム発生回路、
１１はシンドローム線（８ビツト）、１２はシンドロー
ムデコード回路、１３はエラー検出回路、１４はエラー
信号線、１５はデコード信号線、１６はメモリ読出しデ
ータ線、１−７はデータ訂正回路、１８は訂正済のメモ
リ読出しデータ線、１９はメモリ読出／＠込制御回路で
ある。
）からの書込みデータ線（６４ビツト）、２はマルチ
プレクサ、３は記憶部への書込みデータ線（６４ビツト
）、４はチェ）クビノト発生回路、５はチェックビット
データｉ（８ビ・ノド）、６は書込みデータレジスタ（
書込みデータ＋チェックビット＝７２ビット）、７はメ
モリアレイ部、８は読出しデータレジスタ（読出しデー
タ＋チェックビット＝７２ピント入９は読出しチェック
ビット線（８ビツト）、１０はシンドローム発生回路、
１１はシンドローム線（８ビツト）、１２はシンドロー
ムデコード回路、１３はエラー検出回路、１４はエラー
信号線、１５はデコード信号線、１６はメモリ読出しデ
ータ線、１−７はデータ訂正回路、１８は訂正済のメモ
リ読出しデータ線、１９はメモリ読出／＠込制御回路で
ある。
第４区の記憶装置を使用する装置（ＣＰＵ）により送出
されろ書込みデータ（６４ビツト）はマルチプレクサ２
を通って後述のチェックビット発生回路４に送られて、
チェックビットＣＯ〜Ｃ７（８ビツト）が生成される。
されろ書込みデータ（６４ビツト）はマルチプレクサ２
を通って後述のチェックビット発生回路４に送られて、
チェックビットＣＯ〜Ｃ７（８ビツト）が生成される。
このチェックビットと書込みデータを合わせることによ
り、７２ビツトの符号語を生成し、書込みデータレジス
タ６を経由してメモリアレイ部７に書込む。
り、７２ビツトの符号語を生成し、書込みデータレジス
タ６を経由してメモリアレイ部７に書込む。
これが書込み動作である。
次に読出し動作時には格納されていた符号語である７２
ビ・ノドが読み出されて読出しデータレジスタ８に取り
込まれる。この符号語中のデータ部、及びチェックビッ
ト部は後述のシンドローム発生回路１０に送出され、デ
ータ訂正回路１７にはデータ部のみを送出すればよい。
ビ・ノドが読み出されて読出しデータレジスタ８に取り
込まれる。この符号語中のデータ部、及びチェックビッ
ト部は後述のシンドローム発生回路１０に送出され、デ
ータ訂正回路１７にはデータ部のみを送出すればよい。
シンドローム発生回路１０においては、書込み時チェッ
クビット発生回路４でチェックビットを生成した時と同
様に、データ部よりチェックビット（８ビツト）を作成
し、この結果と読み出したチェックピント（８ビツト）
との比較を行い、この結果がシンドローム５ｏ−８７（
８ピント）となる。比較の結果、シンドロームの各ビッ
トがすべて零となれば誤りがないことが、またいずれか
１ビツト以上１になっていれば誤りがあることが検出で
きる。
クビット発生回路４でチェックビットを生成した時と同
様に、データ部よりチェックビット（８ビツト）を作成
し、この結果と読み出したチェックピント（８ビツト）
との比較を行い、この結果がシンドローム５ｏ−８７（
８ピント）となる。比較の結果、シンドロームの各ビッ
トがすべて零となれば誤りがないことが、またいずれか
１ビツト以上１になっていれば誤りがあることが検出で
きる。
このシンドローム（８ビツト）はシンドロームデコード
回路１２に送出されろ。シンドロームデコード回路１２
において、５ｏ−８７をデコーダに入力して１ビット誤
りであれば、このデコーダの出力が誤りビット位置を示
す。この出力をデータ訂正回路１７に送出して、先に送
出されていた読出しデータレジスタ８の出力である読出
しデータの誤りビットを反転させて訂正する。
回路１２に送出されろ。シンドロームデコード回路１２
において、５ｏ−８７をデコーダに入力して１ビット誤
りであれば、このデコーダの出力が誤りビット位置を示
す。この出力をデータ訂正回路１７に送出して、先に送
出されていた読出しデータレジスタ８の出力である読出
しデータの誤りビットを反転させて訂正する。
訂正されたデータ部は一方ばＣＰＵへ送出され、他方は
再書込みのためにマルチプレクサ２に戻される。
再書込みのためにマルチプレクサ２に戻される。
一方、シンドロームデコード回路１２のデコードが出来
たか否かの信号と５ｏ−８７の信号は後述のエラー検出
回路１３に送出されて、誤りの訂正可否判定を行い、こ
の結果ｋｃＰＵに送出すると共に記憶装置では、１ビッ
ト誤りが発生した時には、ここでは記していない再書込
み回路の制御により訂正された符号語をメモリアレイ部
７に再書込みする。
たか否かの信号と５ｏ−８７の信号は後述のエラー検出
回路１３に送出されて、誤りの訂正可否判定を行い、こ
の結果ｋｃＰＵに送出すると共に記憶装置では、１ビッ
ト誤りが発生した時には、ここでは記していない再書込
み回路の制御により訂正された符号語をメモリアレイ部
７に再書込みする。
尚、チェックビットの１ビット誤りは再書込み時に正常
なデータより再度生成されるため、特にここでは訂正を
必要としない。
なデータより再度生成されるため、特にここでは訂正を
必要としない。
次に第５図は、チェックビット発生回路４の一部を示す
図である。図中の各ゲートは排他オアゲートである。Ｃ
ＯビンＦの生成は、第１図のＨマトリクス中の第１行に
おいてＤＯ７ビツトを除く “１″と記した位置のデー
タビット部２６ビノトの排他的論理和（２を法とする加
法）をとろことにより行われる。
図である。図中の各ゲートは排他オアゲートである。Ｃ
ＯビンＦの生成は、第１図のＨマトリクス中の第１行に
おいてＤＯ７ビツトを除く “１″と記した位置のデー
タビット部２６ビノトの排他的論理和（２を法とする加
法）をとろことにより行われる。
同様に０１は、第２行のＤ６９ビットを除く“１″ と
記した位置のデータビット部２６ビツトの排他的論理和
をとることにより生成される。
記した位置のデータビット部２６ビツトの排他的論理和
をとることにより生成される。
Ｃ２，・・・・・・、Ｃ７についても同様である。
次に第６図は、シンドローム発生回路１０の一部を示す
図である。図中の各ゲートは排他オアゲートである。
図である。図中の各ゲートは排他オアゲートである。
ＳＯビットの作成は、ＣＯビットを作成する時に除いた
Ｄ０７ビツトをも、排他的論理和の入力とした点を除い
てＣｏの作成と全く同様である。これは読み出したデー
タ部より新た知生成したチェックビットと読み出したチ
ェックビットの比較を意味する。同様にして８１〜Ｓ７
を作成し、誤りが無ければＳＯ〜Ｓ７は全零となる。
Ｄ０７ビツトをも、排他的論理和の入力とした点を除い
てＣｏの作成と全く同様である。これは読み出したデー
タ部より新た知生成したチェックビットと読み出したチ
ェックビットの比較を意味する。同様にして８１〜Ｓ７
を作成し、誤りが無ければＳＯ〜Ｓ７は全零となる。
仮に第１ビツトであるＤＯＩビットが誤まったとすると
その結果、５ｏ−８７は１０１００１００となってＨ−
マトリクスの第１列に一致する。
その結果、５ｏ−８７は１０１００１００となってＨ−
マトリクスの第１列に一致する。
これはエラービット位置を表わしていることになり、第
７図に示したシンドロームデコード回路１２にＳＯ〜Ｓ
７が入力されるとＥＢＱＩが“工”となって、読出しデ
ータレジスタ８の出力であるＭＲＤＯＩデータを反転さ
せることにより、訂正を行いＭＣＲＤＯＩデータを作成
する。
７図に示したシンドロームデコード回路１２にＳＯ〜Ｓ
７が入力されるとＥＢＱＩが“工”となって、読出しデ
ータレジスタ８の出力であるＭＲＤＯＩデータを反転さ
せることにより、訂正を行いＭＣＲＤＯＩデータを作成
する。
第７図において、３０−１〜３０−７２はそれぞれ８人
カゲート回路、３］−１〜３１−７２はそれぞれ排他オ
ア回路、ＳＯ〜Ｓ７はシンドローム。
カゲート回路、３］−１〜３１−７２はそれぞれ排他オ
ア回路、ＳＯ〜Ｓ７はシンドローム。
ＭＲＤＯ１〜７２はメモリからの読出しデータビット、
ＭＣＲＤＯＩ〜７２は訂正済のメモリ読出しデータビッ
ト、ＥＢ０１〜７２はエラービット、１２．１７はそれ
ぞれ第４図と同一のものである。
ＭＣＲＤＯＩ〜７２は訂正済のメモリ読出しデータビッ
ト、ＥＢ０１〜７２はエラービット、１２．１７はそれ
ぞれ第４図と同一のものである。
第８図は、エラー検出回路１３の詳細図であり、図中、
４０−１〜４０−９．４１．４２はそれぞれオアゲート
回路、４３はアンドゲート回路。
４０−１〜４０−９．４１．４２はそれぞれオアゲート
回路、４３はアンドゲート回路。
ＥＢＯＩ〜ＥＢ７２はエラービット、５ｏ−８７はシン
ドローム、ＳＢＥは１ビツト工ラー信号。
ドローム、ＳＢＥは１ビツト工ラー信号。
ＭＢＥは多重ビツトエラー信号である。
第７図のＥＢＯＩ〜７２のエラー信号は、第８図に示す
エラー検出回路に入力されて、７２ビソトの論理和出力
が１のとき、即ち第７図のデコード回路１２よりデコー
ド出力があった時に第８図のエラー検出回路により１ビ
・ソトエラーと判定できる。
エラー検出回路に入力されて、７２ビソトの論理和出力
が１のとき、即ち第７図のデコード回路１２よりデコー
ド出力があった時に第８図のエラー検出回路により１ビ
・ソトエラーと判定できる。
次に、仮にＨマトリクス上でＤＯＩとＤ０２ピットが同
時に誤まると５ｏ−８７は１１１００００１となって偶
数個の“１″を有するシンドロームとなる。
時に誤まると５ｏ−８７は１１１００００１となって偶
数個の“１″を有するシンドロームとなる。
これは奇数ベクトル列より構成されるＨマトリクスのど
の列ベクトルとも一致しないし、全零ともならない。従
って、シンドロームデコード回路１２によってデコード
されることがないため第８図においてＳＢＥが“０″と
なって、かつ、ＥＲＲＯＲが“１”であるためＭＢＥ＝
“１“どなって訂正不可の２ビット誤りが検出できる。
の列ベクトルとも一致しないし、全零ともならない。従
って、シンドロームデコード回路１２によってデコード
されることがないため第８図においてＳＢＥが“０″と
なって、かつ、ＥＲＲＯＲが“１”であるためＭＢＥ＝
“１“どなって訂正不可の２ビット誤りが検出できる。
次に、仮にＨマトリクス上で、Ｄｏｔ、ＤＯ２゜ＤＯ３
ピットが同時に誤まると５ｏ−８７は１０１０１０１１
となって奇数個の“１“を有するシンドロームとなるが
、■マトリクス上のどの列とも一致しない。
ピットが同時に誤まると５ｏ−８７は１０１０１０１１
となって奇数個の“１“を有するシンドロームとなるが
、■マトリクス上のどの列とも一致しない。
このために、シンドロームデコード回路１２の出力は“
Ｏｎとなって、かつＭＢＥ＝ ”１″となり、訂正不可
の３ビット誤りが検出できる。
Ｏｎとなって、かつＭＢＥ＝ ”１″となり、訂正不可
の３ビット誤りが検出できる。
次に、４ビット誤りにおいてもシンドロームの１の数が
偶数となって２ビット誤りと同様にＭＢＥ＝１となる。
偶数となって２ビット誤りと同様にＭＢＥ＝１となる。
次に、仮にＤ０１〜０４とＤ６９〜７２の２つのブロッ
クにわたる８ピツトが同時に誤ると、シンドローム５ｏ
−８７は０１１０１０１０であり、偶数個の１ｆｉ！：
有するシンドロームとなり全零ベクトルとはならない。
クにわたる８ピツトが同時に誤ると、シンドローム５ｏ
−８７は０１１０１０１０であり、偶数個の１ｆｉ！：
有するシンドロームとなり全零ベクトルとはならない。
従ってＥＲＲＯＲ＝ １となり８ビツトのバースト誤り
が検出可能となる。
が検出可能となる。
他の２つの任意のブロックにわたる８ビットバースト誤
りについても同様であることが検証されている。
りについても同様であることが検証されている。
このようにして、１ビット誤りの訂正、２ビット誤りの
検出、４ビツトよりなる同一ブロック内の２．３．４ビ
ット誤りの検出、さらに、２ブロツクにわたる８ビット
バースト誤りの検出が可能であることが説明された。
検出、４ビツトよりなる同一ブロック内の２．３．４ビ
ット誤りの検出、さらに、２ブロツクにわたる８ビット
バースト誤りの検出が可能であることが説明された。
次に、第２図に示したＨマ） ＩＪクスを用いた実施例
について説明する。誤り訂正回路の全体構成図は第４図
と同一である。
について説明する。誤り訂正回路の全体構成図は第４図
と同一である。
ただし、ＣＰＵからの書込みデータおよびＣＰＵへの読
出しデータが３２ビツトである点、チェックピット発生
回路４等の具体的構成等の点で相違がある。
出しデータが３２ビツトである点、チェックピット発生
回路４等の具体的構成等の点で相違がある。
第９図は、第２図のＨマトリクスを用いたときのチェッ
クピント発生回路４の一部を示す図である。図中の各ゲ
ートは排他オアゲートである。ＣＯビットの生成は、第
２図のＨマトリクス中の第１行において００１ビツトを
除く“１′と記した位置のデータビット部１２ビットの
排他的論理和（２を法とする加法）をとることにより行
われる。
クピント発生回路４の一部を示す図である。図中の各ゲ
ートは排他オアゲートである。ＣＯビットの生成は、第
２図のＨマトリクス中の第１行において００１ビツトを
除く“１′と記した位置のデータビット部１２ビットの
排他的論理和（２を法とする加法）をとることにより行
われる。
同様ＫＣＩは、第２行のＣＯ２ピットを除く“１″ と
記した位置のデータビット部１２ビットの排他的論理和
をとることにより生成される。
記した位置のデータビット部１２ビットの排他的論理和
をとることにより生成される。
Ｃ２，・・・、Ｃ７についても同様である。
次に第１０は、シンドローム発生回路１０の一部を示す
図である。図中の各ゲートは排他オアゲートである。
図である。図中の各ゲートは排他オアゲートである。
ＳＯビットの作成は、Ｃｏビｙ）を作成する時に除いた
ＣＯ１ピットをも、排他的論理和の入力とした点を除い
てＣＯの作成と全く同様である。これは読み出したデー
タ部より新たに生成したチェックピットと読み出したチ
ェックピットの比較を意味す゛ろ。同様にして８１〜ｓ
７を作成し、誤りが無ければ５ｏ−８７は全零となる。
ＣＯ１ピットをも、排他的論理和の入力とした点を除い
てＣＯの作成と全く同様である。これは読み出したデー
タ部より新たに生成したチェックピットと読み出したチ
ェックピットの比較を意味す゛ろ。同様にして８１〜ｓ
７を作成し、誤りが無ければ５ｏ−８７は全零となる。
仮に繁１ビットであるＤＯＩビットが誤まったとすると
その結果、５ｏ−８７は００１００１１０となってＨ−
マトリクスの第１列に一致する。
その結果、５ｏ−８７は００１００１１０となってＨ−
マトリクスの第１列に一致する。
これはエラーピット位置を表わしていることになり、第
１１図に示したシンドロームデコード回路１２にＳＯ〜
Ｓ７が入力されるとＥＢＯＩが１″となって、読出しデ
ータレジスタ８の出力であるＭＲＤＯＩデータを反転さ
せることにより、訂正を行いＭＣＲＤＯＩデータを作成
する。
１１図に示したシンドロームデコード回路１２にＳＯ〜
Ｓ７が入力されるとＥＢＯＩが１″となって、読出しデ
ータレジスタ８の出力であるＭＲＤＯＩデータを反転さ
せることにより、訂正を行いＭＣＲＤＯＩデータを作成
する。
第１１図において、５０−１〜５０−４０はそれぞれ８
人カゲート回路、５１．−１〜５１．−４０はそれぞれ
排他オア回路、５ｏ−８７はシンドローム、ＭＲＤＯＩ
〜Ｍ’ＲＤＣ８はメモリからの読出しデータビット、Ｍ
Ｃ’ＲＤＯＩ〜ＭＣＲＤＣＯ８は訂正済のメモリ読出し
データビット、ＥＢＯＩ〜４０はエラービｙ）、１２，
１７はそれぞれ第４図と同一のものである。
人カゲート回路、５１．−１〜５１．−４０はそれぞれ
排他オア回路、５ｏ−８７はシンドローム、ＭＲＤＯＩ
〜Ｍ’ＲＤＣ８はメモリからの読出しデータビット、Ｍ
Ｃ’ＲＤＯＩ〜ＭＣＲＤＣＯ８は訂正済のメモリ読出し
データビット、ＥＢＯＩ〜４０はエラービｙ）、１２，
１７はそれぞれ第４図と同一のものである。
第１２図はエラー検出回路１３の詳細図であり、図中、
６０−１〜６０−５．’６１．６２はそれぞれオアゲー
ト回路、６３はアンドゲート回路。
６０−１〜６０−５．’６１．６２はそれぞれオアゲー
ト回路、６３はアンドゲート回路。
ＥＢＯＩ〜ＥＢ４０はエラービット、Ｓｏ〜Ｓ７はシン
ドローム、ＳＢＥは１ビツト工ラー信号。
ドローム、ＳＢＥは１ビツト工ラー信号。
ＭＢＥは多重ビツトエラー信号であム。
第１１図のＥＢＯＩ〜４０のＥＲＲＯＲ信号は、第１２
図に示すエラー検出回路に入力されて、４０ビツトの論
理和出力が１のとき、即ち第１１図のデコード回路１２
よりデコード出力があった時に第１２図のエラー検出回
路により１ビツトエラーと判定できる。
図に示すエラー検出回路に入力されて、４０ビツトの論
理和出力が１のとき、即ち第１１図のデコード回路１２
よりデコード出力があった時に第１２図のエラー検出回
路により１ビツトエラーと判定できる。
次に、仮にＨマトリクス上でＤＯＩとＤＯ２ビットが同
時に誤まると５ｏ−８７は０．１１１００１０となって
偶数個の′１”を有するシンドロームとなる。
時に誤まると５ｏ−８７は０．１１１００１０となって
偶数個の′１”を有するシンドロームとなる。
これは奇数ベクトル列より構成されるＨマトリクスのど
の列ベクトルとも一致しないし、全零ともならない。従
ってシンドロームデコード回路１２によってデコードさ
れることがないため第１２図においてＳＢＥが“０″と
なって、かつ、ＥＲＲＯＲが１″であるためＭＢＥ＝″
１”となって訂正不可の２ビット誤りが検出できる。
の列ベクトルとも一致しないし、全零ともならない。従
ってシンドロームデコード回路１２によってデコードさ
れることがないため第１２図においてＳＢＥが“０″と
なって、かつ、ＥＲＲＯＲが１″であるためＭＢＥ＝″
１”となって訂正不可の２ビット誤りが検出できる。
次に、仮にＨマトリクス上でＤＯＩ、ＤＯ２゜Ｄ０３
ビットが同時に誤まると５ｏ−８７は、０１０１１０１
１となって奇数個の“１”を有するシンドロームとなる
が、Ｈマトリクス上のどの列とも一致しない。
ビットが同時に誤まると５ｏ−８７は、０１０１１０１
１となって奇数個の“１”を有するシンドロームとなる
が、Ｈマトリクス上のどの列とも一致しない。
このために、シンドロームデコード回路１２の出力はＯ
ｎとなって、かつ、ＭＢＥ−１″となり、訂正不可の３
ビット誤りが検出できる。
ｎとなって、かつ、ＭＢＥ−１″となり、訂正不可の３
ビット誤りが検出できる。
次に、４ビット誤りにおいてもシンドロームの１の数が
偶数となって２ビット誤りと同様にＭＢＥ＝１となる。
偶数となって２ビット誤りと同様にＭＢＥ＝１となる。
次に、仮にＤＯ１〜０４とＣＯ５〜ＣＯＳの２つのブロ
ックにわたる８ビツトが同時に誤ると、シンドローム５
ｏ−８７は１１０Ｘ ｉ １１０であり、偶数個の１を
有するシンドロームとなり全零ベクトルとはならない。
ックにわたる８ビツトが同時に誤ると、シンドローム５
ｏ−８７は１１０Ｘ ｉ １１０であり、偶数個の１を
有するシンドロームとなり全零ベクトルとはならない。
従ってＥＲＲＯＲ＝１となり８ビツトのバースト誤りが
検出可能となる。他の２つの任意のブロックにわたる８
ピントバースト誤りについても同様であることが検証さ
れている。
検出可能となる。他の２つの任意のブロックにわたる８
ピントバースト誤りについても同様であることが検証さ
れている。
このようにして、１ビット誤りの訂正、２ビット誤りの
検出、４ビツトよりなるブロック内の２．３．４ビット
誤りの検出、さらに、２ブロツクにわたる８ビットバー
スト誤りの検出が可能であることが説明された。
検出、４ビツトよりなるブロック内の２．３．４ビット
誤りの検出、さらに、２ブロツクにわたる８ビットバー
スト誤りの検出が可能であることが説明された。
次に、第３図に示したＨマトリクスを用いた実施例につ
いて説明する。誤り訂正回路の全体構成図は第４図と同
一である。
いて説明する。誤り訂正回路の全体構成図は第４図と同
一である。
ただし、Ｃ”ＰＵからの書込みデータおよびＣＰＵへの
読出しデータが３２ビツトである点、チエノクビゾトが
７ビツトである点、チェックピント発生回路４等の具体
的構成等の点で相違がある。
読出しデータが３２ビツトである点、チエノクビゾトが
７ビツトである点、チェックピント発生回路４等の具体
的構成等の点で相違がある。
第１３図は、第３図のＨマトリクスを用いたときのチェ
ックビット発生回路４の一部を示す図である。図中の各
ゲートは、排他オアゲートテする。ＣＯビットの生成は
、第３図のＨマトリクス中の第１行においてＤ３５ビッ
トを除く“１″ と記した位置のデータビット部１４ビ
ットの排他的論理和（２を法とする加法）をとることに
より行われる。
ックビット発生回路４の一部を示す図である。図中の各
ゲートは、排他オアゲートテする。ＣＯビットの生成は
、第３図のＨマトリクス中の第１行においてＤ３５ビッ
トを除く“１″ と記した位置のデータビット部１４ビ
ットの排他的論理和（２を法とする加法）をとることに
より行われる。
同様にＣ１は、第２行のＤｌｌビットを除く１″ と記
した位置のデータビット部１５ビットの排他的論理和を
とることにより生成される。
した位置のデータビット部１５ビットの排他的論理和を
とることにより生成される。
Ｃ２，・・・・、Ｃ６についても同様である。
次に、第１４図はシンドローム発生回路１０の一部を示
す図である。図中の各ゲートは、排他オアゲートである
。
す図である。図中の各ゲートは、排他オアゲートである
。
ＳＯビットの作成は、ＣＯビットを作成する時に除いた
Ｄ３５ビットヲも、排他的論理和の入力とした点を除い
てＣＯの作成と全く同様である。これは読出したデータ
部より新たに生成したチェックビットと読み出したチェ
ックビットの比較を意味する。
Ｄ３５ビットヲも、排他的論理和の入力とした点を除い
てＣＯの作成と全く同様である。これは読出したデータ
部より新たに生成したチェックビットと読み出したチェ
ックビットの比較を意味する。
同様にしてＳ１〜Ｓ６を作成し、誤りが無ければ８０−
３６は全零となる。
３６は全零となる。
仮（（、第１ビツトであるＤＯＩビットが誤まったとす
るとその結果、ＳＯ〜Ｓ６は１００００１１となってＨ
−マドｌ）クスの第１列に一致する。
るとその結果、ＳＯ〜Ｓ６は１００００１１となってＨ
−マドｌ）クスの第１列に一致する。
これはエラービット位置を表わしていることになり、第
１５図に示したシンドロームデコード回路１２にＳＯ〜
Ｓ６が入力されるとＥＢＯＩが“１ ” となって、読
出しデータレジスタ８の出力であるＭＲＤＯＩデータを
反転させることにより、訂正を行い、ＭＣＲＤ’０１テ
ータを作成する。
１５図に示したシンドロームデコード回路１２にＳＯ〜
Ｓ６が入力されるとＥＢＯＩが“１ ” となって、読
出しデータレジスタ８の出力であるＭＲＤＯＩデータを
反転させることにより、訂正を行い、ＭＣＲＤ’０１テ
ータを作成する。
第１５図において、７０−１〜７０−３９はそれぞれ７
人カゲート回路、７１−１〜７１−３９はそれぞれ排他
オア回路、５ｏ−８６はシンドローム、ＭＲＤ０１〜３
９はメモリからの胱出しデータビ、） 、ＭＣＲＤＯ１
〜３９は訂正済のメモリ読出しデータビット、ＥＢＯＩ
〜３９はエラービット。
人カゲート回路、７１−１〜７１−３９はそれぞれ排他
オア回路、５ｏ−８６はシンドローム、ＭＲＤ０１〜３
９はメモリからの胱出しデータビ、） 、ＭＣＲＤＯ１
〜３９は訂正済のメモリ読出しデータビット、ＥＢＯＩ
〜３９はエラービット。
１、２ 、１７はそれぞれ第４図と同一のものである。
第１６図はエラー検出回路１３の詳細図であり、図中、
８０−１〜８０−５．８１．８２はそれぞれオアゲート
回路、８３はアンドゲート回路。
８０−１〜８０−５．８１．８２はそれぞれオアゲート
回路、８３はアンドゲート回路。
ＥＢＯＩ〜ＥＢ３９はエラーピッＩ−，５ｏ−８６はシ
ンドローム、ＳＢＥは１ビツト工ラー信号。
ンドローム、ＳＢＥは１ビツト工ラー信号。
ＭＢＥは多重ピントエラー信号である。
第１５図のＥＢｏ、１〜３９のＥＲＲＯＲ信号は、第１
６図に示すエラー検出回路に入力されて、３９ピツトの
論理和出力が１のとき、即ち第１５図のデコード回路１
２よりデコード出力があった時に第１６図のエラー検出
回路により１ビツトエラーと判定できる。
６図に示すエラー検出回路に入力されて、３９ピツトの
論理和出力が１のとき、即ち第１５図のデコード回路１
２よりデコード出力があった時に第１６図のエラー検出
回路により１ビツトエラーと判定できる。
次に、仮にＨマトリクス上でＤＯＩとＤＯ２ピッ（・が
同時に誤まるとＳ Ｏ−８６は１０１００００となって
偶数個の”１”を有するシンドロームとなる。
同時に誤まるとＳ Ｏ−８６は１０１００００となって
偶数個の”１”を有するシンドロームとなる。
これは奇数ベクトル列より構成されるＨマトリクスのど
の列ベクトルとも一致しないし、全零ともならない。従
ってシンドロームデコード回路１２によってデコードさ
れることがないため第１６図においてＳＢＥが“０“ど
なって、かつ、ＥＲＲＯＲが１″であルタめＭＢＥ−“
Ｉｎとなって訂正不可の２ビット誤りが検出できる。
の列ベクトルとも一致しないし、全零ともならない。従
ってシンドロームデコード回路１２によってデコードさ
れることがないため第１６図においてＳＢＥが“０“ど
なって、かつ、ＥＲＲＯＲが１″であルタめＭＢＥ−“
Ｉｎとなって訂正不可の２ビット誤りが検出できる。
次に、仮にＨマトリクス上でＤＯＩ 、ＤＯ２゜ＤＯ３
ビシｌ・が同時に誤まると５ｏ−８６は１１１、０１１
０ どなって奇数個の“１″を有するシンドロームとな
るが、Ｈマトリクス上のどの列とも一致しない。
ビシｌ・が同時に誤まると５ｏ−８６は１１１、０１１
０ どなって奇数個の“１″を有するシンドロームとな
るが、Ｈマトリクス上のどの列とも一致しない。
このために、シンドロームデコー ド回路Ｊ２の出力は
゛０パ となって、かつ、ＭＢＥ−“１″となり、訂正
不可の３ビット誤りが検出できる。
゛０パ となって、かつ、ＭＢＥ−“１″となり、訂正
不可の３ビット誤りが検出できる。
次に、４ビット誤りにおいてもシンドロームの１の数が
偶数となって２ビット誤りと同様にＭＢＥ＝１ となる
。
偶数となって２ビット誤りと同様にＭＢＥ＝１ となる
。
次に、仮にＤ０１〜０４とＤ３３〜Ｄ３６の２つのブロ
ックにわたる８ビツトが同時に誤まろと、シンドローム
Ｓ Ｏ−８６は１１１０１１１であり、偶数個の１を有
するシンドロームとなり全零ベクトルとはならない。従
ってＥＲＲＯＲ＝１となり８ビツトのバースト誤りが検
出可能となる。他の２つの任意のブロックにわたろ８ビ
ットバースト誤りについても同様であることが検証され
ている。
ックにわたる８ビツトが同時に誤まろと、シンドローム
Ｓ Ｏ−８６は１１１０１１１であり、偶数個の１を有
するシンドロームとなり全零ベクトルとはならない。従
ってＥＲＲＯＲ＝１となり８ビツトのバースト誤りが検
出可能となる。他の２つの任意のブロックにわたろ８ビ
ットバースト誤りについても同様であることが検証され
ている。
このようにして、１ビット誤りの訂正、２ビット誤りの
検出、４ビツトよりなるブロック内の２．３．４ビット
誤りの検出、さらに、２ブロックにわたる８ビットバー
スト誤りの検出が可能であることが説明された。
検出、４ビツトよりなるブロック内の２．３．４ビット
誤りの検出、さらに、２ブロックにわたる８ビットバー
スト誤りの検出が可能であることが説明された。
（ｆ＞ 発明の効果
本発明の誤り訂正・検出装置によれば、従来技術に比べ
冗長ビット長を増加させることなく、従来技術では不可
能であった２ブロツクにわたる８ビットバースト誤りの
検出も可能となるので、誤り検出能力をより一層高める
ことができる。
冗長ビット長を増加させることなく、従来技術では不可
能であった２ブロツクにわたる８ビットバースト誤りの
検出も可能となるので、誤り検出能力をより一層高める
ことができる。
４ビツト構成のメモリチップにより構成された記憶装置
において、２チツプの故障、または２チツプごとに設け
られた共通回路の故障による８ビットバースト誤りの存
在が検出されるので、記憶装置のデータインテグリテイ
とハードウェアの信頼度がより一層向上する。さらに、
１ビツト、２ビツト、または４ビツト構成のメモリチッ
プを用い、８ビツトを単位とするメモリモジュールを記
憶装置の構成部品とする場合においても、該メモリモジ
ュール内のバースト誤りや、２つの該メモリモジュール
にわたる８ビットバースト誤りも検出することができる
から、データのインテグリテイの確保と信頼度の向上に
極めて有用である。
において、２チツプの故障、または２チツプごとに設け
られた共通回路の故障による８ビットバースト誤りの存
在が検出されるので、記憶装置のデータインテグリテイ
とハードウェアの信頼度がより一層向上する。さらに、
１ビツト、２ビツト、または４ビツト構成のメモリチッ
プを用い、８ビツトを単位とするメモリモジュールを記
憶装置の構成部品とする場合においても、該メモリモジ
ュール内のバースト誤りや、２つの該メモリモジュール
にわたる８ビットバースト誤りも検出することができる
から、データのインテグリテイの確保と信頼度の向上に
極めて有用である。
上述の本発明の誤り訂正・検出装置は、従来技術と全く
同一の金物量、符号化・復号化時間。
同一の金物量、符号化・復号化時間。
信頼度、コストで実現できるというすぐれた利点を有す
る。さらに、既存の記憶装置を、より一層高集積化され
たメモリ素子で置換することによりコスト・パフォーマ
ンスの改良を図ろうとする場合、たとえば、６４に語×
１ビット構成の６４にビットメモリ素子で＋Ｗ成された
記憶装置な２５６にビットのメモリ素子で置換しようと
する場合に、２５６に語×１ビット構成のメモリ素子で
置換えると、ＳＥＣ，−ＤＥＤ符号による誤り訂正・検
出装置の使用は継続できるものの、記憶装置の最小容量
、増設容量の増大をまねくとともに、容量当りのインタ
リーブ数の減少のため改良型記憶装置の性能の低下とな
るという欠点がある。
る。さらに、既存の記憶装置を、より一層高集積化され
たメモリ素子で置換することによりコスト・パフォーマ
ンスの改良を図ろうとする場合、たとえば、６４に語×
１ビット構成の６４にビットメモリ素子で＋Ｗ成された
記憶装置な２５６にビットのメモリ素子で置換しようと
する場合に、２５６に語×１ビット構成のメモリ素子で
置換えると、ＳＥＣ，−ＤＥＤ符号による誤り訂正・検
出装置の使用は継続できるものの、記憶装置の最小容量
、増設容量の増大をまねくとともに、容量当りのインタ
リーブ数の減少のため改良型記憶装置の性能の低下とな
るという欠点がある。
一方、６４に語×４ビット構成のメモリ素子で置換する
と、最小容量、増設容量は既存記憶装置と同一に保つこ
とができるが、５ＥＣ−ＤＥＤ符号による既存の誤り訂
正・検出装置は、すでに述べたようにデータのインテグ
リテイと信頼度の確保の観点より継続使用できない。か
かる場合に、本発明の誤り訂正・検出装置を用いれば、
６４に語×４ビット構成のメモリ素子に対しても、この
改良に伴う誤り訂正・検出装置の構成１時間仕様の手直
しなく同一の誤り訂正・検出装置により充分なデータイ
ンテグリテイの保証と信頼度の確保が図れるという利点
が享受できる。
と、最小容量、増設容量は既存記憶装置と同一に保つこ
とができるが、５ＥＣ−ＤＥＤ符号による既存の誤り訂
正・検出装置は、すでに述べたようにデータのインテグ
リテイと信頼度の確保の観点より継続使用できない。か
かる場合に、本発明の誤り訂正・検出装置を用いれば、
６４に語×４ビット構成のメモリ素子に対しても、この
改良に伴う誤り訂正・検出装置の構成１時間仕様の手直
しなく同一の誤り訂正・検出装置により充分なデータイ
ンテグリテイの保証と信頼度の確保が図れるという利点
が享受できる。
第１図〜第３図は本発明による実施例のＨマトリクスの
構成例を示す図、第４図は実施例の誤り訂正回路の全体
構成図、第５図は第１図図示のＨマトリクスを使用した
ときのチェックピット発生回路の構成の一部分を示す図
、第６図は第１図図示のＨマトリクスを使用したときの
シンドローム発生回路の構成の一部分を示す図。 第７図は第１図図示のＨマトリクスを使用したときのシ
ンドロームデコード回路およびデータ訂正回路の構成の
一部分を示す図、第８図は第１図図示のＨマトリクスを
使用したときのエラー検出回路の構成の一部分を示す図
、第９図は第２図図示のＨマトリクスを使用したときの
チェックビット発生回路の構成の一部分を示す図。 第１０図は第２図図示のＨマトリクスを使用したときの
シンドローム発生回路の構成の一部分を示す図、嬉１１
図は第２図図示のＨマトリクスを使用したときのシンド
ロームデコード回路およびデータ訂正回路゛の構成の一
部分を示す図。 第１２図は第２図図示のＨマトリクスを使用したときの
エラー検出回路の構成の一部分を示す図、第１３図は第
３図図示のＨマ） ＩＪクスを使用したときのチェック
ピット発生回路の構成の一部分を示す図、第、１４図は
第３図図示のＨマトリクスを使用したときのシンドロー
ム発生回路の構成の一部分ヶ示す図、第１５図は第３図
図示のＨマトリクスを使用したときのシンドロームデコ
ード回路およびデータ訂正回路の構成の一部分を示す５
図、第１６図は第３図図示のＨマトリクスを使用したと
きのエラー検出回路の構成の一部分を示す図である。 図面の浄書（内容に変更なし） フ゛ 秦 １ 閉 口 り １ ２ ３ ４ −−−−−− １３ −−−−− −−−−− １８ −−−−− １’２ ０１＋０００１１ １＋００１ｉｌｌ １０００図面の
Ｉ″ｉ・Ｓ（内容に変更 第 ２ レ フ′ ロ ク １ ２ ３ ４−−−−− ＯＤＤＯＤＤＤＤ ＤＤＤＤ ＤＤＤＤ ＤＤＤＤ Ｄ
ＤＯ○○○ ＯＯＯ○ ○ Ｍｌ １１１１ １１１２
２２１２３４ ５６１８ ’１０１２ ３４５６ ’
７Ｂ’１０１２０００１００１１１０００１０１００ｉ
ｌ○ ○０１０１００１００００１００ ＮＯ３１００
１１００１０１００１１００００１０Ｉ○１０００１０
１＋１１○０００１０１１００ ０１１０ １０００
０１１００１１００１０００１ ０００１１００１ Ｉ
Ｃ○○Ｉ○ ０１０００１１０ ０００００１１００１
０−−−−− １０ ０１００００ｆｆ○ １０００００００１１００Ｉ ０
００１ ０１００ ０００００００１０００１０００１
０００００ ００１１１１００１０００００００ｆ 篩５図 第６ 図 第７図 第８図 ＄ ？ 図 第１Ｏ聞 范 １１ 図 鱈 １２図 第 ７３ 図 第７５閉 第 １６区 手続補正書Ｑ式） ％式％ ３ 補止を４る右 事１’ｌ−との関傅 １．？ｔ＋’１出廓人（Ｉ−１す
ｌ 神４・用県１１１１１？、ｉｌ川り＋；１Ｋ］：小
Ｉｌｌ中１０１５市地（５２２）名（う、富士通株式会
社
構成例を示す図、第４図は実施例の誤り訂正回路の全体
構成図、第５図は第１図図示のＨマトリクスを使用した
ときのチェックピット発生回路の構成の一部分を示す図
、第６図は第１図図示のＨマトリクスを使用したときの
シンドローム発生回路の構成の一部分を示す図。 第７図は第１図図示のＨマトリクスを使用したときのシ
ンドロームデコード回路およびデータ訂正回路の構成の
一部分を示す図、第８図は第１図図示のＨマトリクスを
使用したときのエラー検出回路の構成の一部分を示す図
、第９図は第２図図示のＨマトリクスを使用したときの
チェックビット発生回路の構成の一部分を示す図。 第１０図は第２図図示のＨマトリクスを使用したときの
シンドローム発生回路の構成の一部分を示す図、嬉１１
図は第２図図示のＨマトリクスを使用したときのシンド
ロームデコード回路およびデータ訂正回路゛の構成の一
部分を示す図。 第１２図は第２図図示のＨマトリクスを使用したときの
エラー検出回路の構成の一部分を示す図、第１３図は第
３図図示のＨマ） ＩＪクスを使用したときのチェック
ピット発生回路の構成の一部分を示す図、第、１４図は
第３図図示のＨマトリクスを使用したときのシンドロー
ム発生回路の構成の一部分ヶ示す図、第１５図は第３図
図示のＨマトリクスを使用したときのシンドロームデコ
ード回路およびデータ訂正回路の構成の一部分を示す５
図、第１６図は第３図図示のＨマトリクスを使用したと
きのエラー検出回路の構成の一部分を示す図である。 図面の浄書（内容に変更なし） フ゛ 秦 １ 閉 口 り １ ２ ３ ４ −−−−−− １３ −−−−− −−−−− １８ −−−−− １’２ ０１＋０００１１ １＋００１ｉｌｌ １０００図面の
Ｉ″ｉ・Ｓ（内容に変更 第 ２ レ フ′ ロ ク １ ２ ３ ４−−−−− ＯＤＤＯＤＤＤＤ ＤＤＤＤ ＤＤＤＤ ＤＤＤＤ Ｄ
ＤＯ○○○ ＯＯＯ○ ○ Ｍｌ １１１１ １１１２
２２１２３４ ５６１８ ’１０１２ ３４５６ ’
７Ｂ’１０１２０００１００１１１０００１０１００ｉ
ｌ○ ○０１０１００１００００１００ ＮＯ３１００
１１００１０１００１１００００１０Ｉ○１０００１０
１＋１１○０００１０１１００ ０１１０ １０００
０１１００１１００１０００１ ０００１１００１ Ｉ
Ｃ○○Ｉ○ ０１０００１１０ ０００００１１００１
０−−−−− １０ ０１００００ｆｆ○ １０００００００１１００Ｉ ０
００１ ０１００ ０００００００１０００１０００１
０００００ ００１１１１００１０００００００ｆ 篩５図 第６ 図 第７図 第８図 ＄ ？ 図 第１Ｏ聞 范 １１ 図 鱈 １２図 第 ７３ 図 第７５閉 第 １６区 手続補正書Ｑ式） ％式％ ３ 補止を４る右 事１’ｌ−との関傅 １．？ｔ＋’１出廓人（Ｉ−１す
ｌ 神４・用県１１１１１？、ｉｌ川り＋；１Ｋ］：小
Ｉｌｌ中１０１５市地（５２２）名（う、富士通株式会
社
Claims (1)
- 【特許請求の範囲】 （１）０と１を元とし、 ４個より成るブロックベクトル１８個より構成されろＨ
マトリクス ・・・（Ｚｏｏ） であって、 （１）全零ベクトルはない、 （１１） 列ベクトルは互いに異なる、（ｌｉｉ） １
を１個だけ含む列ベクトル８個を含む、６ｖ） 列ベク
トルは１を奇数個含む列ベクトルである、 （ｖ）ブロックｉ内の４つの列ベクトルから３つの列ベ
クトルを選ぶすべての組合せについて、３つの列ベクト
ルからビット対応の２を法とする加法により生成される
１つの列ベクトルｈＡカ式（１００）のＨマトリクスの
列ベクトルと一致しない、 即ち、 ここで、ｉ＝１．２．・・・、１８；ｊ＝１，２．・・
・、４：ｐ二１，２．・・・、１８ （ｋ、ｔ、ｍ）＝、（２，３，４）、（１，３，４Ｌ（
１，２，４）。 （１，２，３） （ｖｉｌ ブロゾクｉ内の４つの列ベクトルからビット
対応の２を法とする加法により生成される１つの列ベク
トルＩＩＢが全零ベクトルでない、 即ち、 ここで、ｉ＝１．２．・・・、１８ 〜Ｉｌｌ ２つのブロックｌ）＋ｑからなる８個のうベ
クトルからビット対応の２を法とする加法により生成さ
れる１つの列ベクトルｈｃが、全零ベクトルでない、 即ち、 を満たすように構成されたＨマトリクスＨに従って６４
ビツトの情報ビットから８ビットの冗長ビットを生成す
る手段と、該冗長ピノ）と情報ビットとより成る７２ビ
ツトの符号語を記憶装置に書き込む手段と、該記憶装置
より該符号語を読み出す手段と、該７２ビ、 Ｉ−の符
号語より上記Ｈマトリクスに従って８ビツトのシンドロ
ームを生成する手段と、該シンドロームより１ビット誤
りのビット位壷ヲ表示する７２ビツトのエラービット信
号を生成するシンドローム解読手段と、該エラービット
信号により上記７２ピントの符号語の１ビット誤りを訂
正する手段と、上記エラービット信号のすべての論理和
と上記８ビツトのシンドロームとより２ピット誤り、単
一４ビットブロック誤り、および２ブロツク内の８ビッ
トバースト誤りの存在を判別する手段を含んで成る誤り
訂正・検出装置。 （２）０と１を元とし、 ４個より成るブロックベクトル１−０個より構成される
Ｈマトリクス ・・・（２００） であって、 （１）全零ベクトルはない、 （ＩＩ）列ベクトルは互いに異なる、 （ｉｉＤ ｌを１個だけ含む列ベクトル８個を含む、６
φ 列ベクトルは１を奇数個含む列ベクトルである、 （■）ブロックｉ内の４つの列ベクトルから３つの列ベ
クトルを選ぶすべての組合せについて、３つの列ベクト
ルからピット対応の２を法とする加法により生成される
１つの列ベクトル５人が式（２００）のＨマトリクスの
列ベクトルと一致しない。 即ち、 ここで、ｉ＝１．２．・・・、１０ ： ｊ＝１．２．
・・・、４：ｐ＝１．２．・・・、１０ ： （ｋ、４ｍ）＝（２，３，４）、（１，３，４）、（Ｌ
２＊４）（１，２，３） （ｖＤ ブロックｉ内の４つの列ベクトルからピット対
応の２を法とする加法により生成される１つの列ベクト
ルｈＢが全零ベクトルで’７い、 即ち、 ここで、ｉ＝１，２．・・・、１０ （Ｖ＋０ ２つのブロックｐ、ｑからなる８個の列ベク
トルからピット対応の２を法とする加法により生成され
る１つの列ベクトルｈｅが全零ベクトルでない、 即ち、 ここで、ｐ 、ｑ＝１．２．・・・、１０：Ｐ’＝ｑを
満たすように構成されたＨマトリクスＨに従って３２ビ
ツトの情報ビットから８ビツトの冗長ビｙ）を生成する
手段と、該冗長ビットと情報ピ・トζにり成る４０ビ・
トの符号語を記憶装置に書き込む手段と、該記憶装置よ
り該符号語な読み出す手段と、該４０ビツトの符号語よ
り上記Ｈマトリクスに従って８ビツトのシンドロームを
生成する手段と、該シンドロームより１ビット誤りのピ
ッ）・位置を表示する４０ピントのエラービット信号を
生成するシンドローム解読手段と、該エラービｙ）信号
により上記４０ビツトの符号語の１ビット誤りを訂正す
る手段と、上記エラービット信号のすべての論理和と上
記８ビツトのシンドロームとより２ビット誤り、単一４
ビットブロック誤り、および２ブロツク内の８ビットバ
ースト誤りの存在を判別する手段を含んで成る誤り訂正
・検出装置。 （３）０と１を元とし、 ４個より成るブロックベクトル９個と、３個より成るブ
ロックベクトル１個とより構成されるＨマトリクス ・・・（３００ン であって、 （１）全零ベクトルはない、 （１ｉ）列ベクトルは互いに異なる、 ０１０ １を１個だけ含む列ベクトル７個を含む、１１
ｖ） 列ベクトルは１を奇数個含む列ベクトルである、 （）ブロックｉ内の−４つの列ベクトルから３つの列ベ
クトルを選ぶすべての組合せについて、および３つの列
ベクトルからなる１つのブロックについて、３つの列ベ
クトルからビット対応の２を法とする加法により生成さ
れる１つの列ベクトルｈＡが式（３００）のＨマトリク
スの列ベクトルと一致しない、 即ち、 ここで、ｉ＝１．２．・・・、１０ ： ｊ＝１．２．
・・・、４ｐ＝１．２．・・・、１０ （ｋ、／−、＋ｍ）＝（２，３，４）、（１，３，４）
、（１，２，４）。 （１，２，３’） （ｖＤ ブロックｉ内の４つの列ベクトルからビット対
応の２を法とする加法により生成される１つの列ベクト
ルｈＢが全零ベクトルでない、 即ち、 ここで、ｉ＝１．２．・・・、９ （ｖｌＤ ２つのブロックｐ、ｑからなる８個の列ベク
トルからビット対応の２を法とする加法により生成され
る１つの列ベクトルｈｃが全零ベクトルでない、 即ち、 ’ｒｏｌ ここで、ｐ 、ｑ＝１．２．・・・、９ ： ｐ＃ｑを
満たすよ・うに構成されたＨマトリクスＨに従って３２
ビツトの情報ビットから７ビ・ノドの冗長ピソトヲ生成
する手段と、該冗長ビットと情報ビットとより成る３９
ビツトの符号語を記憶装置に書き込む手段と、該記憶装
置より該符号語を読み出す手段と、該３９ビツトの符号
語より上記Ｈマトリクスに従って７ビノトのシンドロー
ムを生成する手段と、該シンドロームより１ビット誤り
のビット位置を表示する３９ビツトのエラービット信号
を生成するシンドローム解読手段と、該エラービット信
号により上記３９ビツトの符号語の１ビット誤りを訂正
する手段と、上記エラービット信号のすべての論理和と
上記７ビツトのシンドロームとより２ビット誤り、単一
４ピストブロック誤り、および２ブロツク内の８ビット
バースト誤りの存在を判別する手段を含んで成る誤り訂
正・検出装置。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250004A JPS60142430A (ja) | 1983-12-28 | 1983-12-28 | 誤り訂正・検出装置 |
| CA000471002A CA1226368A (en) | 1983-12-28 | 1984-12-24 | Error correcting and detecting system |
| AU37138/84A AU550471B2 (en) | 1983-12-28 | 1984-12-27 | Error correction system |
| US06/686,815 US4631725A (en) | 1983-12-28 | 1984-12-27 | Error correcting and detecting system |
| ES539201A ES8701395A1 (es) | 1983-12-28 | 1984-12-28 | Sistema de deteccion y correccion de errores de una unidad de memoria de procesado de datos. |
| KR1019840008616A KR900001228B1 (ko) | 1983-12-28 | 1984-12-28 | 에러정정 및 검출장치 |
| BR8406792A BR8406792A (pt) | 1983-12-28 | 1984-12-28 | Sistema de deteccao e correcao de erros |
| EP84402758A EP0147336B1 (en) | 1983-12-28 | 1984-12-28 | Error correcting and detecting system |
| DE8484402758T DE3483310D1 (de) | 1983-12-28 | 1984-12-28 | Fehlerkorrektur- und detektionssystem. |
| ES550915A ES8706270A1 (es) | 1983-12-28 | 1986-01-15 | Sistema de correccion y deteccion de errores de una unidad de memoria de proceso de datos |
| ES550916A ES8706271A1 (es) | 1983-12-28 | 1986-01-15 | Sistema de correccion y deteccion de errores de una unidad de memoria de procesado de datos |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250004A JPS60142430A (ja) | 1983-12-28 | 1983-12-28 | 誤り訂正・検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142430A true JPS60142430A (ja) | 1985-07-27 |
| JPS6349245B2 JPS6349245B2 (ja) | 1988-10-04 |
Family
ID=17201412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250004A Granted JPS60142430A (ja) | 1983-12-28 | 1983-12-28 | 誤り訂正・検出装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4631725A (ja) |
| EP (1) | EP0147336B1 (ja) |
| JP (1) | JPS60142430A (ja) |
| KR (1) | KR900001228B1 (ja) |
| AU (1) | AU550471B2 (ja) |
| BR (1) | BR8406792A (ja) |
| CA (1) | CA1226368A (ja) |
| DE (1) | DE3483310D1 (ja) |
| ES (3) | ES8701395A1 (ja) |
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-
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- 1983-12-28 JP JP58250004A patent/JPS60142430A/ja active Granted
-
1984
- 1984-12-24 CA CA000471002A patent/CA1226368A/en not_active Expired
- 1984-12-27 US US06/686,815 patent/US4631725A/en not_active Expired - Lifetime
- 1984-12-27 AU AU37138/84A patent/AU550471B2/en not_active Ceased
- 1984-12-28 BR BR8406792A patent/BR8406792A/pt not_active IP Right Cessation
- 1984-12-28 DE DE8484402758T patent/DE3483310D1/de not_active Expired - Fee Related
- 1984-12-28 EP EP84402758A patent/EP0147336B1/en not_active Expired - Lifetime
- 1984-12-28 ES ES539201A patent/ES8701395A1/es not_active Expired
- 1984-12-28 KR KR1019840008616A patent/KR900001228B1/ko not_active IP Right Cessation
-
1986
- 1986-01-15 ES ES550916A patent/ES8706271A1/es not_active Expired
- 1986-01-15 ES ES550915A patent/ES8706270A1/es not_active Expired
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| ES8701395A1 (es) | 1986-11-16 |
| EP0147336A2 (en) | 1985-07-03 |
| KR850004675A (ko) | 1985-07-25 |
| ES8706271A1 (es) | 1987-05-16 |
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| AU3713884A (en) | 1985-07-04 |
| US4631725A (en) | 1986-12-23 |
| ES8706270A1 (es) | 1987-05-16 |
| ES550915A0 (es) | 1987-05-16 |
| KR900001228B1 (ko) | 1990-03-05 |
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| BR8406792A (pt) | 1985-10-29 |
| AU550471B2 (en) | 1986-03-20 |
| EP0147336B1 (en) | 1990-09-26 |
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