JPS60140592A - Semiconductor memory - Google Patents
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- JPS60140592A JPS60140592A JP58246920A JP24692083A JPS60140592A JP S60140592 A JPS60140592 A JP S60140592A JP 58246920 A JP58246920 A JP 58246920A JP 24692083 A JP24692083 A JP 24692083A JP S60140592 A JPS60140592 A JP S60140592A
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体メモリに係り、特に、α線が入射に起因
するソフトエラーに対して強化された半導体記憶セルを
備えた半導体メモリに関するものである。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a semiconductor memory, and particularly relates to a semiconductor memory having a semiconductor memory cell reinforced against soft errors caused by incidence of alpha rays. .
半導体記憶セルにα線が入射すると半導体内に電子と正
孔が発生し、その電荷によって記憶情報が破壊され、い
わゆるソフトエラーが発生することは広く知られている
。かような現象は、最初はＭＯＳダイナミックメモリに
おいて見出されたものであったが、その後、バイポーラ
メモリにおいても同様な現象が生ずることが認識された
。It is widely known that when alpha rays are incident on a semiconductor memory cell, electrons and holes are generated within the semiconductor, and the stored information is destroyed by the electric charge, causing a so-called soft error. Such a phenomenon was first found in MOS dynamic memory, but later it was recognized that a similar phenomenon also occurs in bipolar memory.
ＭＯＳダイナミックメモリの主たる用途は、計算機の主
記憶装置用であり、誤り訂正符号を使用することで、か
ようなソフトエラーの影普を極めて低減し得るのである
が、高速のバイポーラメモリは、高速性が不可欠な用途
、たとえば計算機の内部メモリ用として使用されること
が多く、一般に誤り訂正符号を用いるわけにはいがない
場合が多い。従って、バイポーラメモリにおいては、メ
モリチップそのものがα線の放射による情報破壊に対し
て強いことが要請される。しかるに、一般に、高速化す
ればする程α線によるソフトエラーに対して弱くなって
しまうのである。The main use of MOS dynamic memory is for the main memory of computers, and by using error correction codes, the impact of such soft errors can be greatly reduced. However, high-speed bipolar memory It is often used for applications where accuracy is essential, such as internal memory of a computer, and it is generally not possible to use an error correction code. Therefore, in a bipolar memory, the memory chip itself is required to be resistant to information destruction due to alpha radiation. However, in general, the higher the speed, the more vulnerable it becomes to soft errors caused by alpha rays.
従来技術について第１図を参照した説明する。The prior art will be explained with reference to FIG.
第１図は、従来から最も多く使用されてきた半導体記憶
セル１のアレーと周辺回路２等の一部を示したものであ
る。図の左端に示したエミッタホロワＥＦが、ワード線
ＷＬを駆動するようになっている。立上り時間を早くす
るためには、ワード線ＷＬに接続される静電容量、即ち
半導体記憶セルの浮遊容量と配線自体の浮遊容量とを小
さくする必要がある（実際には、ワード線につながる全
容量のうち、半導体記憶セルの容量が占める割合が圧倒
的に多い）。また、立下りを早くするためには、電流切
換型の放電回路ＤＣＣ２０が使用される。この放電回路
ＤＣＣ２０は、選択されたワード線ＷＬにのみ電流を切
換えて流すために消費電力増加をあまりもたらさずに、
大きな放電電流を流して、高速化を達成し得る。しかし
、立下りを更に高速化するためには、ワード線ＷＬに接
続される浮遊容量を少なくする必要がある。FIG. 1 shows a part of an array of semiconductor memory cells 1, peripheral circuits 2, etc., which have been used most commonly in the past. The emitter follower EF shown at the left end of the figure drives the word line WL. In order to speed up the rise time, it is necessary to reduce the capacitance connected to the word line WL, that is, the stray capacitance of the semiconductor memory cell and the stray capacitance of the wiring itself. Of the total capacity, the capacity of semiconductor memory cells accounts for an overwhelmingly large proportion). Further, in order to speed up the fall, a current switching type discharge circuit DCC20 is used. This discharge circuit DCC20 switches the current to flow only to the selected word line WL, so that it does not cause much increase in power consumption.
High speed can be achieved by flowing a large discharge current. However, in order to further speed up the fall, it is necessary to reduce the stray capacitance connected to the word line WL.
ワード線ＷＬの立上り、立下りを高速化する方法の一つ
に、その駆動振幅を小さくする方法がある。そのために
は、半導体記憶セルの信号振幅自体を小さくしなければ
ならない。また、半導体記憶セルが高速でディジット線
ＤＬを駆動するには、半導体記憶セルのベース（いいか
えればコレクタ３）の時定数を小さくする必要がある。One method for speeding up the rise and fall of the word line WL is to reduce its drive amplitude. For this purpose, the signal amplitude itself of the semiconductor memory cell must be reduced. Furthermore, in order for the semiconductor memory cell to drive the digit line DL at high speed, it is necessary to reduce the time constant of the base (in other words, the collector 3) of the semiconductor memory cell.
第２図は第１図の半導体記憶セル１を１つ抽出図示した
ものであるが、上述した要請を満足させて高速化するた
めには、第２図に示した半導体記憶セル１の信号振幅（
コレクタの電位差）■と、浮遊容量Ｃとを小さくする久
必要があるわけである。FIG. 2 shows an extracted diagram of one semiconductor memory cell 1 in FIG. (
Therefore, it is necessary to reduce the collector potential difference (2) and the stray capacitance C.
ところで、α線が半導体基板内に入射すると電子−正孔
対が発生し、トランジスタのコレクタに電子が集まって
くる。オフ側トランジスタのコレクタに電子が入るとオ
ン側トランジスタのベース電圧を下げるため、オンされ
ているトランジスタはオフへと向かう。従って、集まっ
てくる電子の数が所定のしきい値よりも大きくなると記
憶情報は破壊される。このしきい値は、半導体記憶セル
の信号振幅Ｖと浮遊容量Ｃとによって決まる。かくて、
高速化を達成するために信号振幅Ｖと浮遊容量Ｃを小さ
くすると、それはα線放射による記憶情報破壊のしきい
値を低下させることになってしまい、高速化することと
α線放射に起因するソフトエラーに対して強くすること
を共に達成することが至難であることが理解されよう。By the way, when alpha rays enter a semiconductor substrate, electron-hole pairs are generated, and the electrons gather at the collector of the transistor. When electrons enter the collector of the off-side transistor, the base voltage of the on-side transistor is lowered, causing the turned-on transistor to turn off. Therefore, when the number of electrons that gather exceeds a predetermined threshold, stored information is destroyed. This threshold value is determined by the signal amplitude V and stray capacitance C of the semiconductor memory cell. Thus,
If the signal amplitude V and stray capacitance C are reduced in order to achieve higher speeds, this will lower the threshold for memory information destruction due to α-ray radiation, which is due to higher speeds and α-ray radiation. It will be understood that it is extremely difficult to achieve both resistance to soft errors.
本発明者達は、かような問題を検討するについて、α線
によるソフトエラーを回路解析プログラムを使用してシ
ミュレーションを行なった。その結果、バイポーラ半導
体記憶セルにおけるα線入射による記憶情報の破壊は、
同一のワード線に接続されている半導体記憶セル間での
、いわゆるカレントホッギングが主要な原因の一つであ
ることを認識したのである。第３図は、α線入射による
ソフトエラーの発生原因を説明するための図であるが、
α線により発生した電子が半導体記憶セルＭＣＩのオフ
側トランジスタＱＯＦＦのコレクタに入ると、この電子
流に応答してトランジスタＱＯＦＦのコレクタ電圧は低
下する。このとき、オン側トランジスタＱ。Ｈのベース
はトランジスタＱｏｐｐのコレクタに接続されているた
めトランジスタＱＱＮのベース電圧も低下する。一方、
同一のワード線ＷＬの接続されていや残りの（ｎ−１）
個の半導体記憶セルのオン側トランジスタＱ ’ｏＮの
ベース電圧は低下しておらず元のままである。In order to study such a problem, the present inventors conducted a simulation of soft errors caused by alpha rays using a circuit analysis program. As a result, the destruction of stored information due to α-ray incidence in bipolar semiconductor memory cells is
They recognized that one of the main causes was so-called current hogging between semiconductor memory cells connected to the same word line. Figure 3 is a diagram for explaining the cause of soft errors caused by the incidence of alpha rays.
When electrons generated by the α rays enter the collector of the off-side transistor QOFF of the semiconductor memory cell MCI, the collector voltage of the transistor QOFF decreases in response to this electron flow. At this time, the on-side transistor Q. Since the base of H is connected to the collector of transistor Qopp, the base voltage of transistor QQN also decreases. on the other hand,
Connected or remaining (n-1) of the same word line WL
The base voltage of the on-side transistor Q'oN of each semiconductor memory cell does not decrease and remains unchanged.
従って、α線よる電子が集まった半導体記憶セルＭＣＩ
には、ベース軽圧が低下した分だけ小さなベース・エミ
ッタ間電圧Ｖ ｅｅに相当した電流しか流れない。たと
えば、α線による入射電子によりベース電圧が約２６ｍ
Ｖ低下すれば、流れる電流は約２分の１に減少し、また
ベース電圧が約６０ｍＶ低下すれば、流れる電流は約１
０分の１に減少し、またベース電圧が約１２０ｍＶ低下
すれば、流れる電流は約１００分の１に低下する。従っ
て、トランジスタＱＣ，４のコレクタ電圧はワード線Ｗ
Ｌにほぼ等しい電圧に向かって上昇することになる。Therefore, the semiconductor memory cell MCI in which electrons due to α rays have gathered
Only a current corresponding to the base-emitter voltage Vee flows, which is smaller by the amount that the base light voltage is lowered. For example, the base voltage is approximately 26 m due to incident electrons due to alpha rays.
If the base voltage decreases by about 60 mV, the flowing current will decrease by about 1/2, and if the base voltage decreases by about 60 mV, the flowing current will decrease by about 1
If the base voltage decreases by about 120 mV, the flowing current decreases by about 100 times. Therefore, the collector voltage of transistor QC,4 is the word line W
It will rise towards a voltage approximately equal to L.
トランジスタＱ。Ｎのコレクタ電流が充分に高くなり、
かつα線入射による電子によってトランジスタＱ。ＦＦ
のコレクタ電圧の低下が続行していれば、トランジスタ
Ｑ。Ｎのコレクタ電圧の方がトランジスタＱ。ＦＦのコ
レクタ電圧よりも高くなり、記憶情報が破壊される。Transistor Q. The collector current of N becomes sufficiently high,
And the transistor Q is activated by electrons caused by the incidence of alpha rays. FF
If the collector voltage of transistor Q continues to decrease. The collector voltage of N is transistor Q. The voltage becomes higher than the collector voltage of the FF, and the stored information is destroyed.
かように、半導体記憶セル同士のいわゆるカレントホッ
ギングが主たる原因となって、α線入射によって半導体
記憶セルの記憶情報破壊が生ずるのである。第４図はα
線によるソフトエラーが発生したときの半導体記憶セル
の電圧波形を示すものであって、１００はＩ−ランジス
タＱＯＦＦのコレクタ電圧を示し、２００はトランジス
タＱ。Ｎのコレクタ電圧を示す。横軸はα線による電子
がトランジスタＱＯＦＦのコレクタに入射したときから
の時間経緯を示している。時間ＴＰにおいて１００と２
００が逆転して記憶情報破壊が生じていることが定性的
に理解されよう。In this way, so-called current hogging between semiconductor memory cells is the main cause, and information stored in the semiconductor memory cells is destroyed by the incidence of alpha rays. Figure 4 is α
2 shows a voltage waveform of a semiconductor memory cell when a soft error occurs due to a line, 100 indicates the collector voltage of the I-transistor QOFF, and 200 indicates the transistor Q. The collector voltage of N is shown. The horizontal axis shows the time course from when electrons caused by α rays were incident on the collector of the transistor QOFF. 100 and 2 at time TP
It can be qualitatively understood that 00 is reversed and memory information is destroyed.
本発明は、従来技術における欠点を改良して、高速性を
損わずに耐α線強度が改善された半導体記憶セルを備え
た半導体メモリを得ることを目的とするものである。SUMMARY OF THE INVENTION An object of the present invention is to improve the shortcomings of the prior art and to obtain a semiconductor memory including a semiconductor memory cell with improved resistance to alpha rays without impairing high speed performance.
本発明は、α線入射による記憶情報破壊が、同一ワード
線に接続されている半導体記憶セル間でのカレントホッ
ギングに起因して生ずるものであることを見出すととも
に、かようなカレントホッギングによるソフトエラーに
対して保護された半導体記憶セルを備えた半導体メモリ
を提供するものである。The present invention has discovered that the destruction of stored information due to the incidence of alpha rays is caused by current hogging between semiconductor memory cells connected to the same word line, and also A semiconductor memory having a semiconductor memory cell protected against soft errors is provided.
この目的を達成するため、メモリセルの保持電流用のエ
ミッタを共通の下側ワード線（保持電流線）（第１図の
ＩＬ）に接続して共通電流源に接続するという従来構成
をやめ、本願発明では保持電流をエミッタに抵抗を接続
しその抵抗の他端を電圧源に接続することで保持電流を
得る植成をとる。To achieve this objective, we do away with the conventional configuration in which the emitters for the holding current of the memory cells are connected to a common lower word line (holding current line) (IL in Figure 1) and connected to a common current source. In the present invention, a holding current is obtained by connecting a resistor to the emitter and connecting the other end of the resistor to a voltage source.
以下、図面に従って本発明の実施例について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第５図は本発明の一実施例を示すものであって、この実
施例においてはカレントホッギングを防止するためにメ
モリセルのエミッタに抵抗１０を直列に接続して保持電
流線ＩＬにつないでいる。保持電流線ＩＬは定電圧源２
０（実施例は後述）に接続されている。つまり、第５図
の実施例では各メモルセルに流れる保持電流はワード線
ＷＬと保持電流線ＩＬ間の電位差と抵抗１０とにより決
定され他のメモリセルの影響は全く受けない。すなわち
、カレントホッギングは全く生じないため、第５図のメ
モリセルはα線によるソフトエラーに非常に強くなる。FIG. 5 shows an embodiment of the present invention, in which a resistor 10 is connected in series to the emitter of the memory cell and connected to the holding current line IL in order to prevent current hogging. There is. Holding current line IL is constant voltage source 2
0 (examples will be described later). That is, in the embodiment shown in FIG. 5, the holding current flowing through each memory cell is determined by the potential difference between the word line WL and the holding current line IL and the resistor 10, and is not affected by other memory cells at all. That is, since no current hogging occurs, the memory cell shown in FIG. 5 is extremely resistant to soft errors caused by alpha rays.
なお、第１図の従来例では、選択ワード線にのみ大きな
電流を流す放電回路ＤＣＣ２０が備けられており、ワー
ド線の立下りを高速化している。第５図の実施例では、
ワード線が選択されるとワード線ＷＬが高電位となるの
で定電位にある保持電流線Ｉ Ｌとの間の電位差が大き
くなり各メモリセルには保持時よりも大きな電流が流れ
、ワード線の立下りを高速化できる。たとえば、抵抗１
０での電圧降下を非選択時に２００ｍＹＴｔ−臂ル壱Ｉ
Ｍ−ピ壷自ＴＫ７ Ｔ小讐鶴碩ｎ働ハ棺紺乞１す■と
すれば、情報保持憧流の６倍の騒電電流を流し得る。非
選択時での抵抗１０での電圧降下を小さくすればする程
この比を大きくできるが、α線に対しては非選択時の抵
抗１０での電圧降下が大きければ大きい８強くなるので
、メモリチップ全体のバランスを考え設計段階で決定す
べき条件である。また、第５図では、各ワード線ＷＬに
対応する保持電流線ＩＬを個別に備けたが、勿論ＩＬは
定電位にあるので全ＩＬを接続してもよい。この場合、
定電圧源２０は１個でよくなる。しかし、実際問題とし
てワード線が選択されることにより定電圧にあるべきＩ
Ｌの電位は変動するため、各ＷＬに対しＩＬを死別に設
けるか、または全ＩＬを一緒にはせず幾群かに分けて各
群に対して１個の電源２０を配する等の考慮が実際の設
計では必要となる。Note that the conventional example shown in FIG. 1 is provided with a discharge circuit DCC20 that allows a large current to flow only to the selected word line, thereby speeding up the falling of the word line. In the embodiment of FIG.
When a word line is selected, the word line WL has a high potential, so the potential difference between it and the holding current line IL, which is at a constant potential, increases, and a larger current flows through each memory cell than during holding, causing the word line WL to have a high potential. Falling speed can be increased. For example, resistance 1
200mYTt-Archive I when voltage drop at 0 is not selected
If it is M-pi pot self TK7 T small enemy crane seki n work ha coffin beg 1 s ■, a noisy current six times as much as the information retention current can flow. The smaller the voltage drop across the resistor 10 when not selected, the greater this ratio can be, but the greater the voltage drop across the resistor 10 when not selected, the stronger the resistance to alpha rays becomes. This is a condition that should be determined at the design stage by considering the balance of the entire chip. Further, in FIG. 5, the holding current line IL corresponding to each word line WL is individually provided, but of course, since the IL is at a constant potential, all ILs may be connected. in this case,
Only one constant voltage source 20 is required. However, as a practical matter, depending on the selection of the word line, I
Since the potential of L fluctuates, consideration should be given to providing separate ILs for each WL, or dividing all ILs into several groups instead of arranging one power supply 20 for each group. is required in actual design.
第６図、第７図は、保持電流に比べかなり大きな放電電
流を流しワード線を高速で立下げるようにした実施例で
ある。これらの実施例では、ワード線ＷＬが選択され高
電位になるとエミッタに接続したダイオード１１に大き
な放電電流が流れるように電位設定を行なう。なお、第
６図の場合、ダイオードに電流制限抵抗がないので、電
源２０としては、ワード線ＷＬｍ択時には定電流源に移
行できる回路となっていることが望ましい。そのような
電源の実施例については後述する。第７図の場合にはダ
イオード１１に直列に抵抗１２が接続されているので、
情報保持電流および放電電流を任意に設定できる。なお
、第６及び第７図では、各ワード線ＷＬに対応して１個
ずつ保持電流線ＩＬが設けられているが、これらの場合
も全てのＩＬを接続してもよいし、後群かにＩＬを分け
て各群に１個の電源を設けるようにしてもよいことは言
までもない。FIGS. 6 and 7 show embodiments in which a discharge current that is considerably larger than the holding current is applied to cause the word line to fall at a high speed. In these embodiments, the potential is set so that when the word line WL is selected and has a high potential, a large discharge current flows through the diode 11 connected to the emitter. In the case of FIG. 6, since the diode does not have a current limiting resistor, it is desirable that the power supply 20 be a circuit that can shift to a constant current source when the word line WLm is selected. Examples of such power sources will be described below. In the case of FIG. 7, the resistor 12 is connected in series with the diode 11, so
Information retention current and discharge current can be set arbitrarily. In addition, in FIGS. 6 and 7, one holding current line IL is provided corresponding to each word line WL, but in these cases as well, all the ILs may be connected, or only the rear group It goes without saying that the IL may be divided into groups and each group may be provided with one power supply.
第８図は、本発明の更にもう１つの実施例である。この
実施例では下側のワード線ＶＷＬを電圧駆動してメモリ
セル１′を選択するようになっている。この場合も、抵
抗１０のみ（第５図と類似）を付加した実施例や、ダイ
オード１１と直列に抵抗を挿入（第７図と類似）した実
施例が可能なことは言までもない。FIG. 8 shows yet another embodiment of the invention. In this embodiment, the lower word line VWL is voltage driven to select memory cell 1'. In this case as well, it goes without saying that an embodiment in which only the resistor 10 is added (similar to FIG. 5) or an embodiment in which a resistor is inserted in series with the diode 11 (similar to FIG. 7) is possible.
また、以」−ではメモリセルとしてコレクタ負荷が抵抗
とダイオードの並列回路のものについて説明してきたが
、メモリセル１としてはエミッタが共通に電源に接続さ
れるタイプのどのようなものにも本発明を適用できる。Furthermore, in the following, we have described a memory cell whose collector load is a parallel circuit of a resistor and a diode, but the present invention can be applied to any type of memory cell 1 whose emitters are commonly connected to a power supply. can be applied.
その−例を第９図（ａ）〜（ｄ）に示す。これらはいず
れもよく知られているものであり、説明を要さない。Examples thereof are shown in FIGS. 9(a) to 9(d). All of these are well known and do not require explanation.
第１０図に本発明の電圧源として適する一実施例を示す
。第５図等のワード線ＷＬはＶｃｅ（グラウンドとして
図示している）を基準に決められている電圧であるので
（つまり、ｖｇａが変化してもＷＬの電位は殆んど変化
しないので）、保持電流線ＩＬ用の電源の電圧■もＶ。FIG. 10 shows an embodiment suitable as a voltage source of the present invention. Since the word line WL in FIG. 5 etc. has a voltage determined based on Vce (shown as ground) (in other words, even if vga changes, the potential of WL hardly changes), The voltage of the power supply for the holding current line IL is also V.
Ｃを基準に決めるのが都合がよい。したがって第１０図
（ａ）では、電圧Ｖを得るのにＶｅｃ（グラウンド）か
ら複数個（個数は設計により異なる）のダイオード５と
抵抗６を直列に接続して、ダイオード５の個数分の電圧
（Ｖｓ＋ｐ）だけ降下させた構成としている。また、同
図（ｂ）では、Ｖｅｇの整数倍以外の値を得るためにダ
イオード（個数は任意）５の他に抵抗ＲＡ −Ｒｅとト
ランジスタを用いている。また、電圧Ｖを得るために、
第１Ｏ図（ａ）、（ｂ）で得られた電圧を、エミッタホ
ロワのトランジスタ（図示せず）のベース電圧として印
加し、そのエミッタから取出す形成としてもよい。It is convenient to decide based on C. Therefore, in FIG. 10(a), in order to obtain the voltage V, a plurality of diodes 5 (the number varies depending on the design) and a resistor 6 are connected in series from Vec (ground), and a voltage corresponding to the number of diodes 5 ( The configuration is such that the voltage is lowered by Vs+p). In addition, in FIG. 5B, in addition to the diode (the number is arbitrary) 5, a resistor RA-Re and a transistor are used to obtain a value other than an integral multiple of Veg. Also, in order to obtain the voltage V,
The voltage obtained in FIGS. 10(a) and (b) may be applied as a base voltage of an emitter follower transistor (not shown) and extracted from the emitter.
第１１図（ａ）は、もう一つの電源の実施例である。第
１０図の電源では、電圧変動を抑えるためにはメモリセ
ルに必要な電流以外に無駄な電流（アイドリンぐ電流）
を流しておく必要がある。FIG. 11(a) shows another embodiment of the power supply. In the power supply shown in Figure 10, in order to suppress voltage fluctuations, in addition to the current required for the memory cells, there is a waste of current (idling current).
It is necessary to keep the flow flowing.
第１１図（ａ）はこの欠点を除いた実施例であり、ｐｎ
ｐトランジスタ７を使用することでアイドリング電流を
流さなくても電位変動を生じなくしている（設計により
多少のアイドリング電流が必要なら、破線のように抵抗
８を付加すればよい。）この場合も、電圧ＶをＶ ｃｃ
から決まるようにするため、ｐｎ、ｐトランジスタのベ
ース電圧■８をＶ ｅｃから決まるように設計する必要
がある。そのためには、Ｖｅをたとえば第１Ｏ図（ａ）
のような回路で発生させればよい。また、ｐｎｐｌ’ラ
ンジスタとしては、パーティカルｐｎｐの他、ラテラル
ｐｎｐ、サブストレートｐｎｐなどを使用できる。同図
（ｂ）はｐｎｐのｈＰＦｌが低い場合その等測的なｈＰ
Ｂを上げるためｐｎｐ）”ランジスタ９と複合回路を構
成した実施例である。破線の抵抗８は設計により付加し
てもよいし、しなくてもよい。この場合も、ベース電圧
Ｖ、はＶＣｅから決めると好都合である。FIG. 11(a) shows an embodiment in which this drawback is removed, and pn
By using the p-transistor 7, potential fluctuations are prevented even if no idling current is passed. (If some idling current is required due to the design, a resistor 8 can be added as shown by the broken line.) In this case as well, Voltage V to V cc
In order to make it determined from V ec , it is necessary to design the base voltage 8 of the pn and p transistors so that it is determined from V ec . For that purpose, Ve should be set, for example, as shown in Fig. 1O (a).
It can be generated using a circuit like this. Further, as the pnpl' transistor, in addition to particle PNP, lateral PNP, substrate PNP, etc. can be used. Figure (b) shows the isometric hP of pnp when hPFl is low.
This is an embodiment in which a composite circuit is configured with a pnp) transistor 9 to increase B.A resistor 8 indicated by a broken line may or may not be added depending on the design.In this case as well, the base voltage V is VCe. It is convenient to decide from
第１２図は、特に第６図の回路用に適した電源であり、
トランジスタ１００と電流源Ｉで構成される。この回路
はワード線が非選択時には定電圧源として働くが、ワー
ド線が選択の時には定電流源として働くように定電流源
Ｉの値を設計しておく。この場合、ワード線が選択され
ると定電流源となるのでカレントホッギングが生じやす
くなるが、メモリセルに大きな電流が流れるため耐α線
強度自体が向上した状態となるので、この電源を使用し
ても効果があることは明らかである。FIG. 12 is a power supply particularly suitable for the circuit of FIG.
It is composed of a transistor 100 and a current source I. This circuit works as a constant voltage source when the word line is not selected, but the value of the constant current source I is designed so that it works as a constant current source when the word line is selected. In this case, when the word line is selected, it becomes a constant current source, which tends to cause current hogging, but since a large current flows through the memory cell, the resistance to alpha rays itself is improved, so this power source is used. It is clear that it is effective.
なお、本発明のメモリセルのエミッタに接続すね抵抗お
よびダイオードとしては、例えば多結晶シリコンを用い
て構成し、メモリセル面積を増加させない考慮をするこ
とが望ましいことは言うまでもない。It goes without saying that it is desirable to construct the shank resistor and diode connected to the emitter of the memory cell of the present invention using, for example, polycrystalline silicon so as not to increase the memory cell area.
第１図は従来型のメモリ回路、第２図は半導体メモリセ
ルの高速化とα線によるソフトエラーと −の関係を説
明する図、第３図はソフトエラーの発生原因を説明する
図、第４図はα線によりソフトエラーが発生した時のメ
モリセルの電圧波形を定性的に説明する図、第５．６，
７．８図は夫々本発明の実施例を示す図、第９図は本発
明を適用し得るメモリセルの例を示す図、第１０．１１
゜１２図は夫々本発明の電源として適する実施例を示す
図である。
■ １ 図
蕉ｑ図
ＣＩ Ｃｂ） ７
（Ｃ） 罰ノ −
！
東 ｌｏ 図
（ｉ）、 （ｂ）Figure 1 is a conventional memory circuit, Figure 2 is a diagram explaining the relationship between increasing the speed of semiconductor memory cells and soft errors caused by alpha rays, and Figure 3 is a diagram explaining the causes of soft errors. Figure 4 is a diagram qualitatively explaining the voltage waveform of a memory cell when a soft error occurs due to alpha rays, Section 5.6.
7.8 is a diagram showing an example of the present invention, FIG. 9 is a diagram showing an example of a memory cell to which the present invention can be applied, and 10.11
FIG. 12 is a diagram showing an embodiment suitable as a power source of the present invention. ■ 1 Fig. q Fig. CI Cb) 7 (C) Punishment -! East Lo map (i), (b)
Claims (1)
複数個の半導体メモリセルと、該エミッタが接続される
複数個のワード線とを備えた半導体メモリにおいて、該
エミッタと該ワード線との間に抵抗または抵抗とダイオ
ードとを並列に接続した回路が直列に挿入接続されてお
り、該ワード線が定電圧源または電圧信号源に接続され
ていることを特徴とする半導体メモリ。 ２、第１項において、複数個の該ワード線がまとめて１
個、または複数個の電圧源に接続されていることを特徴
とする半導体メモリ。 ３、第１項または第２項において、該定電圧源の電圧は
Ｖ ｅｃから決まる電位となっていることを特徴とする
半導体メモリ。[Claims] 1. A semiconductor memory comprising a plurality of bipolar semiconductor memory cells each having at least one emitter and a plurality of word lines to which the emitters are connected; A semiconductor memory characterized in that a resistor or a circuit in which a resistor and a diode are connected in parallel is inserted and connected in series between the word line and the word line is connected to a constant voltage source or a voltage signal source. 2. In the first term, a plurality of word lines are collectively 1
A semiconductor memory characterized in that it is connected to one or more voltage sources. 3. A semiconductor memory according to item 1 or 2, wherein the voltage of the constant voltage source is a potential determined by V ec.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246920A JPS60140592A (en) | 1983-12-28 | 1983-12-28 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246920A JPS60140592A (en) | 1983-12-28 | 1983-12-28 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60140592A true JPS60140592A (en) | 1985-07-25 |
Family
ID=17155717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246920A Pending JPS60140592A (en) | 1983-12-28 | 1983-12-28 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140592A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50126335A (en) * | 1974-03-25 | 1975-10-04 | ||
| JPS58175190A (en) * | 1982-02-26 | 1983-10-14 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | Semiconductor memory |
-
1983
- 1983-12-28 JP JP58246920A patent/JPS60140592A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50126335A (en) * | 1974-03-25 | 1975-10-04 | ||
| JPS58175190A (en) * | 1982-02-26 | 1983-10-14 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | Semiconductor memory |
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