JPS60137126A - Pulse transformer type on gate controller for gate turn-off thyristor - Google Patents
Pulse transformer type on gate controller for gate turn-off thyristorInfo
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はインバータ装置におけるゲートターンオフ・サ
イリスタのオンゲート制御に用いて好適なゲートターン
オフ・サイリスタのパルストランス方式オンゲート制御
装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a pulse transformer type on-gate control device for a gate turn-off thyristor suitable for use in on-gate control of a gate turn-off thyristor in an inverter device.
従来技術
一般に、ゲートターンオフ・サイリスタ（以下、ＧＴＯ
と略称する。）を主開閉素子として用いたインバータ装
置においては、該ＧＴＯ及びこれと逆並列に接続したダ
イオードとからなる０１０回路に流れる負荷電流がイン
バータ出力の半サイクル期間内で負の方向から正の方向
に移り変わる時点でＧＴＯにオンゲート信号を供給する
必要がある。その場合、０１０回路に流れる負荷電流の
正、負方向を任意の時点で判別するのが面倒なため、ゲ
ート回路にパルストランスを用いる従来のオンゲート制
御装置では、インバータ出力の半サイクル期間の全体に
わたって高周波でノ’？ルストランスの１次側励磁回路
を駆動して、該パルストランスの２次側に連続的な交流
矩形波を発生させ、それを整流して直流のオンゲート信
号としてＧＴＯのゲートーカソード間に加えていた。こ
のように半サイクル期間連続の直流信号によジオンゲー
ト制御する方式を広幅信号制御方式と称する。Prior art In general, gate turn-off thyristors (hereinafter referred to as GTOs)
It is abbreviated as. ) as the main switching element, the load current flowing through the 010 circuit consisting of the GTO and a diode connected antiparallel to it changes from the negative direction to the positive direction within a half cycle period of the inverter output. It is necessary to supply an on-gate signal to the GTO at the time of transition. In that case, it is troublesome to determine the positive or negative direction of the load current flowing through the 010 circuit at any given time, so in the conventional on-gate control device that uses a pulse transformer in the gate circuit, High frequency? The primary excitation circuit of the pulse transformer is driven to generate a continuous AC rectangular wave on the secondary side of the pulse transformer, which is rectified and applied as a DC on-gate signal between the gate and cathode of the GTO. Ta. This method of controlling the gate using a continuous DC signal for half a cycle is called a wide signal control method.
第１図はかかる広幅信号制御を行う従来のパルストラン
ス方式ゲート制御装置の一例を示したものである。同図
において、１０は広幅オンゲート、信号発生回路、２０
は単−ｉ４ルスのオンゲート信号及びオフゲート信号発
生回路、７はインバータ装置の主開閉素子として用いら
れたＧＴｏ、８はこのＧＴＯに逆極性で並列接続された
ダイオードである。９ａはコンデンサ、９ｂは抵抗で、
こレラのコンデンサ、抵抗、及び信号発生回路１０ 、
２０の出力端はＧＴＯ７のゲート−カソード間にそれぞ
れ並列接続されている。Ｅは本制御装置に直流電力を供
給する直流電源である０
第１図の装置の動作を述べると、広幅オンゲート信号発
生回路１０におけるトランジスタ１２゜１３を高周波で
所要期間だけ交互にオン・オフ動作させて、パルストラ
ンス１１の２次巻線に交流矩形波電圧を誘起させ、この
電圧をダイオード１４．１５によシ整流して得た直流電
圧をＧＴＯ７のゲート−カソード間に加える。この直流
電圧は広幅オンゲート信号でアシ、インバータ出力の半
サイクル期間連続するので、ＧＴＯアームに流れる負荷
電流の方向が正、負いずれの方向でもよく、負荷電流の
方向判別を必要としない。FIG. 1 shows an example of a conventional pulse transformer type gate control device that performs such wide signal control. In the same figure, 10 is a wide on-gate, signal generation circuit, and 20
7 is a GTO used as a main switching element of the inverter device, and 8 is a diode connected in parallel with the GTO with opposite polarity. 9a is a capacitor, 9b is a resistor,
Corella capacitor, resistor, and signal generation circuit 10,
The output ends of 20 are connected in parallel between the gate and cathode of GTO 7, respectively. E is a DC power supply that supplies DC power to this control device.0 To describe the operation of the device shown in Fig. 1, the transistors 12 and 13 in the wide on-gate signal generation circuit 10 are alternately turned on and off for the required period at high frequency. Then, an AC rectangular wave voltage is induced in the secondary winding of the pulse transformer 11, and a DC voltage obtained by rectifying this voltage by the diodes 14 and 15 is applied between the gate and cathode of the GTO 7. Since this DC voltage is a wide-width on-gate signal and continues for half a cycle of the inverter output, the direction of the load current flowing through the GTO arm can be either positive or negative, and there is no need to determine the direction of the load current.
次に、単一パルスのゲート信号発生回路２０においては
、トランジスタ２２をオンさせてパルストランス２１の
２次巻線に図示の・印の極性で誘起電圧を発生させ、こ
の電圧をサイリスタ２５を通して単一のオンゲー）パル
スとしてＧＴＯ７のゲート−カソード間に加える。この
オングートノ４ルスはＧＴＯ７をオーバードライブする
ための信号である。次に、オフゲート信号を得るには、
トランジスタ２３をオンさせてパルストランス２１の２
次巻線に上記と逆極性の誘起電圧を発生させ、この電圧
をサイリスタ２４を通して単一のオフゲートノ臂ルスと
してＧＴＯ７のゲート−カソード間に加える。Next, in the single-pulse gate signal generation circuit 20, the transistor 22 is turned on to generate an induced voltage in the secondary winding of the pulse transformer 21 with the polarity shown in the figure. A pulse is applied between the gate and cathode of GTO7. This signal is a signal for overdriving the GTO7. Then, to get the off-gate signal,
2 of the pulse transformer 21 by turning on the transistor 23
An induced voltage of opposite polarity to the above is generated in the next winding, and this voltage is applied between the gate and cathode of the GTO 7 as a single off-gate voltage through the thyristor 24.
第２図は上記のようにしてＧＴＯに加えるゲート信号の
波形を示したものでおる。同図において、■は前記の広
幅オンゲート信号、＠のａは前記のオーバードライブ用
オンゲート信号、＠のｂは前記のオフゲート信号の各波
形である。Ｏは上記■。FIG. 2 shows the waveform of the gate signal applied to the GTO as described above. In the figure, ■ is the waveform of the above wide on-gate signal, a of @ is the on-gate signal for overdrive, and b of @ is the waveform of the off-gate signal. O is above ■.
＠の信号波形を合成した第１図のゲート制御装置の出力
信号波形である。This is an output signal waveform of the gate control device of FIG. 1, which is a composite of the signal waveforms of @.
以上述べたように、従来のＧＴＯ（Ｄ ”ルストランス
方式ゲート制御装置は、インバータ出力の半サイクル期
間連続する広幅のオンゲート信号をＧＴＯに加えるよう
になっているので、ゲート回路の消費電力が大きく、ゲ
ート制御装置が大形で高価となる欠点があった。As mentioned above, the conventional GTO (D'' transformer type gate control device) applies a continuous wide on-gate signal to the GTO during a half-cycle period of the inverter output, so the power consumption of the gate circuit is large. However, the disadvantage was that the gate control device was large and expensive.
発明の目的
本発明の目的は、ＧＴＯのオンゲート特性上からはオン
ゲート制御に必ずしも必要でない前述のような広幅オン
ゲート信号を用いることによる欠点を除去して、ＧＴＯ
を満足にオン動作させるに必要且つ十分なオンゲート信
号を極めて少ない消費電力で印加することのできるＧＴ
Ｏのパルストランス方式オンゲート制御装置を提供する
ことにある。OBJECTS OF THE INVENTION An object of the present invention is to eliminate the disadvantages of using a wide on-gate signal as described above, which is not necessarily necessary for on-gate control in view of the on-gate characteristics of the GTO, and to improve the GTO.
GT that can apply the necessary and sufficient on-gate signal to satisfactorily turn on with extremely low power consumption.
An object of the present invention is to provide a pulse transformer type on-gate control device of O.
発明の構成
上記の目的を達成するために、本発明に係るオンゲート
制御装置の第１の発明は次のように構成されている。Configuration of the Invention In order to achieve the above object, the first invention of the on-gate control device according to the present invention is configured as follows.
所定の制御信号により駆動される開閉素子によシ１次巻
線の電流が断続するパルストランスを有するゲート回路
を備えて該・やルストランスの２次巻線よシゲートター
ンオフ・サイリスタにオンゲート信号を供給するゲート
ターンオフ・サイリスタのパルストランス方式オンゲー
ト制御装置において、前記ゲートターンオフ・サイリス
タの、アノード−カソード間電圧レベルが所定のレベル
よりも高いか低いかを弁別してハイ又はロウレベルの弁
別信号を出力するアノード−カソード間電圧レベル弁別
回路と、該アノードーカソード間電圧レベル弁別回路の
出力信号を受けて前記各レベルの弁別信号をそれぞれ異
なる所定の時間遅延させて出力する信号遅延回路と、該
信号遅延回路の出力信号及び前記ゲートターンオフ・サ
イリスクのオン・オフ動作期間を指令制御するだめのゲ
ート制御信号の両信号を入力信号として前記ゲート回路
の制御信号を出力するアンド回路とを具備する。It is equipped with a gate circuit having a pulse transformer in which the current in the primary winding is intermittent by a switching element driven by a predetermined control signal. In a pulse transformer type on-gate control device for a gate turn-off thyristor, the gate turn-off thyristor outputs a high or low level discrimination signal by discriminating whether the voltage level between the anode and cathode of the gate turn-off thyristor is higher or lower than a predetermined level. a signal delay circuit that receives the output signal of the anode-cathode voltage level discrimination circuit, delays the discrimination signals of the respective levels by different predetermined times, and outputs the signals; The present invention includes an AND circuit which outputs a control signal for the gate circuit by using both the output signal of the delay circuit and the gate control signal for commanding and controlling the on/off operation period of the gate turn-off circuit as input signals.
また、本発明の第２の発明は次のように構成されている
。Moreover, the second aspect of the present invention is configured as follows.
所定の制御信号により駆動される開閉素子によシ１次巻
線の電流が断続するパルストランスを有するゲート回路
を備えて該パルストランスの２次巻線よシゲートターン
オフ・サイリスタにオンゲート信号を供給するゲートタ
ーンオフ・サイリスタのパルストランス方式オンゲート
制御装置において、前記ゲートターンオフ・サイリスタ
のアノード−カソード間電圧レベルが所定のレベルより
も高いか低いかを弁別してハイ又はロウレベルの弁別信
号を出力するアノード−カソード間電圧レベル弁別回路
と、該アノードーカソード間電圧レベル弁別回路の出力
信号を入力信号とし該入力信号に所定のレベル変化が生
じないときには該入力信号を出力端よ多出力し、該入力
信号のレベルがハイ又はロウのいずれか所定の状態から
所定のレベル変化を生じたときは変化後のレベルの信号
を所定の時間出力してのち次に入力される信号を出力す
る信号変換回路と、該信号変換回路の出力信号及び前記
ゲートターンオフ・サイリスタのオン・オフ動作期間を
指令制御するためのゲート制御信号の両信号を入力信号
として前記ゲート回路の制御信号を出力するアンド回路
とを具備する。A gate circuit includes a pulse transformer in which the current in the primary winding is intermittent by a switching element driven by a predetermined control signal, and an on-gate signal is supplied from the secondary winding of the pulse transformer to the gate turn-off thyristor. In a pulse transformer type on-gate control device for a gate turn-off thyristor, an anode that discriminates whether a voltage level between the anode and cathode of the gate turn-off thyristor is higher or lower than a predetermined level and outputs a high or low level discrimination signal. The output signal of the cathode voltage level discrimination circuit and the anode-cathode voltage level discrimination circuit is used as an input signal, and when a predetermined level change does not occur in the input signal, the input signal is outputted from the output terminal, and the input signal is a signal conversion circuit that outputs a signal at the changed level for a predetermined period of time when the level changes from a predetermined state, either high or low, for a predetermined period of time, and then outputs the next input signal; and an AND circuit that outputs a control signal for the gate circuit using both the output signal of the signal conversion circuit and the gate control signal for commanding and controlling the on/off operation period of the gate turn-off thyristor as input signals. .
実施例
次に、前記第１の発明の実施例を第３図〜第７図を参照
して詳細に説明する。先ず、本制御装置の構成を示す第
３図のブロック図において、７及び８は第１図に同符号
で示したと同様のＧＴＯ及びダイオードである。１は前
述のＧＴＯのアノートーカ゛ソード間電圧レベル弁別回
路、（以下単に、電圧レベル弁別回路と称す。）２は前
述の信号遅延回路、３は図示しない指令回路から与えら
れるＧＴＯ７のオン・オフ動作期間を指令制御するため
のゲート制御信号、４は該ゲート制御信号及び信号遅延
回路２の出力信号を入力とするアンド回路、５は前述の
ゲート回路である。Embodiment Next, an embodiment of the first invention will be described in detail with reference to FIGS. 3 to 7. First, in the block diagram of FIG. 3 showing the configuration of this control device, 7 and 8 are GTOs and diodes similar to those shown with the same symbols in FIG. 1. Reference numeral 1 indicates the above-mentioned GTO anode-to-cathode voltage level discrimination circuit (hereinafter simply referred to as the voltage level discrimination circuit), 2 indicates the above-mentioned signal delay circuit, and 3 indicates the on/off operation of the GTO 7 given from a command circuit (not shown). A gate control signal for controlling the period, 4 is an AND circuit which receives the gate control signal and the output signal of the signal delay circuit 2, and 5 is the aforementioned gate circuit.
第５図は第３図における電圧レベル弁別回路１の具体的
な構成例を示したものである。第５図の回路においては
、ＧＴＯ７がオフ状態にあってアノード−カソード間電
圧が定電圧ダイオード１ａのツェナー電圧よシも高い場
合に直流電源１ｅよシ抵抗１ｂ一定電圧ダイオード１ａ
−抵抗１ｃを通って電流が流れ、トランジスタ１ｄがオ
ンになって抵抗１ｆの両端からＨレベルの出力信号が得
られる。また、ＧＴＯ７がオン状態にあってアノード−
カソード間電圧が定電圧ダイオード１ａのツエナ−電圧
よシも低い場合には、直流電源１ｅよシＧＴＯ７−ダイ
オード１ｇ−抵抗ＩＣを通って電流が流れ、抵抗１ｂに
は電流が流れないので、トランジスタ１ｄがオフになっ
て抵抗１ｆの両端からＬレベルの出力信号が得られる。FIG. 5 shows a specific example of the configuration of the voltage level discrimination circuit 1 shown in FIG. In the circuit of FIG. 5, when the GTO 7 is in the off state and the voltage between the anode and the cathode is higher than the Zener voltage of the constant voltage diode 1a, the DC power supply 1e, the resistor 1b, and the constant voltage diode 1a
- Current flows through the resistor 1c, the transistor 1d is turned on, and an H level output signal is obtained from both ends of the resistor 1f. Also, if GTO7 is in the on state and the anode is
When the cathode voltage is lower than the Zener voltage of the constant voltage diode 1a, current flows through the DC power supply 1e, GTO 7, diode 1g, and resistor IC, but no current flows through the resistor 1b, so the transistor 1d is turned off, and an L level output signal is obtained from both ends of the resistor 1f.
第６図は第３図における信号遅延回路２の具体的な構成
例を示したものである。同図における２ａはそれに設定
されたスレッシュホールドレベルに対する入力信号レベ
ルの高低に応じてＨ又はＬレベルの信号を出力するアン
ド機能を有する集積回路である。第６図の回路は、信号
人力レベルがＨレベルからＬレベルに変化する場合、抵
抗２ｃ及びコンデンサ２ｄによる時定数によシ定まる所
定の時間だけＨレベルの入力信号を遅延させて信号出力
端よ多出力する。また、信号入力レベルがＬレベルから
Ｈレベルに変化する場合には、抵抗２ｂ及びコンデンサ
２ｄによる時定数によシ定まる所定の時間だけＬレベル
の入力信号を遅延させて出力する。FIG. 6 shows a specific example of the structure of the signal delay circuit 2 in FIG. 3. Reference numeral 2a in the figure is an integrated circuit having an AND function that outputs an H or L level signal depending on the level of the input signal with respect to a threshold level set therein. The circuit shown in FIG. 6 delays the input signal at the H level by a predetermined time determined by the time constant of the resistor 2c and the capacitor 2d when the signal input level changes from the H level to the L level. Multiple outputs. Further, when the signal input level changes from L level to H level, the L level input signal is delayed by a predetermined time determined by the time constant of resistor 2b and capacitor 2d and output.
第７図は第３図におけるゲート回路５の具体的な構成例
を示したものである。第７図の回路は第１図におけるゲ
ート信号発生回路２０からサイリスタ２４．２５を除去
したものに相当し、図示のオンゲート信号入力端に第３
図のアンド回路４よシの信号を受けてトランジスタ５ａ
がオンになり、パルストランス５Ｃの２次側よジオンゲ
ート信号が出てＧＴＯ７のゲートに加えられる。図示の
オフゲート信号入力端には、ＧＴＯ７のオフゲート制御
時に所定のオフゲート信号が加えられる。FIG. 7 shows a specific example of the configuration of the gate circuit 5 in FIG. 3. The circuit in FIG. 7 corresponds to the gate signal generation circuit 20 in FIG. 1 with the thyristors 24 and 25 removed, and the circuit shown in FIG.
Transistor 5a receives the signal from AND circuit 4 in the figure.
is turned on, and a Zion gate signal is output from the secondary side of the pulse transformer 5C and applied to the gate of GTO7. A predetermined off-gate signal is applied to the illustrated off-gate signal input terminal during off-gate control of the GTO 7.
次に、第３図のゲート制御装置全体の動作を第４図の信
号波形図を参照しながら説明する。第４図の■はＧＴＯ
７のアノード−カソード間電圧の一例を示したもので、
この電圧はＧＴＯ７のオフ時にはＨレベル、オン時には
Ｌレベルとなる。■はこの電圧■を受けて電圧レベル弁
別回路１より出力される信号を示したもので、この信号
もＧＴＯ７がオフ時にはＨレベル、オン時にはＬレベル
となる。Next, the overall operation of the gate control device shown in FIG. 3 will be explained with reference to the signal waveform diagram shown in FIG. 4. ■ in Figure 4 is GTO
This shows an example of the anode-cathode voltage of No. 7.
This voltage is at H level when the GTO 7 is off, and is at L level when it is on. 2 shows a signal outputted from the voltage level discrimination circuit 1 in response to this voltage 2. This signal also becomes an H level when the GTO 7 is off, and an L level when it is on.
この信号■を受ける信号遅延回路２は、信号■のレベル
がＨからＬに変わると＠Ｈレベルの信号を所定の時間（
本実施例では略１０μｓ）遅延させ、逆にＬからＨに変
わるときはＬレベルの信号を所定の時間ｔ（略３０μＳ
）遅延させて出力する作用をする。かかる遅延作用によ
シ、信号遅延回路２からは符号■で示したような波形の
信号が出力されてアンド回路４の一方の入力となる。■
は図示しない指令回路からインバータ出力の周期に対応
してアンド回路４の他方の入力端に与えられる広幅のゲ
ート制御信号である。この信号■のＨレベルはＧＴＯ７
のオン期間を指令し、ＬレベルはＧＴＯ７のオフ期間を
指令するものである。この信号■のＨレベルの信号がア
ンド回路４に加わると、一方の入力端に信号遅延回路２
よシ信号■のＨレベルの信号を受けているアンド回路４
よシは、符号■で示した信号の最初のパルスが出力され
てゲート回路５を駆動する。これによシ、ゲート回路５
よシ符号■で示したオンゲート信号の最初の／４’ルス
が出力されてＧＴＯ７をオン動作させる。これによシ、
電圧Ｖベル弁別回路１の出力信号のがＬレベルとなシ、
これよシ略１０μｓ遅れて信号遅延回路２の出力信号■
がＬレベルとなる。従って、アンド回路４の出力信号■
もＬレベルとなる結果、信号■のＨレベルの信号は時間
幅が略１０μＳの狭幅信号となり、ゲート回路５よ多出
力されるオンゲート信号■も同様な狭幅信号となる。さ
て、前述のＧＴＯ７のオンによｆｉ ＧＴＯ７に流れて
いた電流が、ＧＴＯ７の保持電流以下になった場合には
ＧＴＯ７はオフになる。第４図の信号■における第２の
Ｈレベルは、このオフにより生じた例を示したものであ
る。信号■のレベルがＬからＨに変化すると、信号■の
レベルは信号■よシも略３０μｓ遅れてＬからＨに変化
する。これによシ、アンド回路４から信号■の第２のＨ
ｖレベル信号が出力され、これに応じてゲート回路５よ
シ信号■の第２のオンゲート信号が出力されてＧＴＯ７
をオン動作させる。この結果、信号■がＬレベルとなり
、これよシ略１０μＳ遅れて信号■がＬレベルとなる。The signal delay circuit 2 that receives this signal ■ changes the @H level signal for a predetermined time (
In this embodiment, the L level signal is delayed for a predetermined time t (approximately 30 μs) when changing from L to H.
) has the effect of delaying the output. Due to this delay effect, a signal having a waveform as shown by the symbol ■ is outputted from the signal delay circuit 2 and becomes one input of the AND circuit 4. ■
is a wide gate control signal applied from a command circuit (not shown) to the other input terminal of the AND circuit 4 in correspondence with the cycle of the inverter output. The H level of this signal ■ is GTO7
The L level commands the on period of the GTO 7, and the L level commands the off period of the GTO7. When this H level signal (■) is applied to the AND circuit 4, one input terminal is connected to the signal delay circuit 2.
AND circuit 4 receiving the H level signal of Yoshi signal ■
Otherwise, the first pulse of the signal indicated by the symbol ■ is output to drive the gate circuit 5. In addition to this, gate circuit 5
The first /4' pulse of the on-gate signal indicated by the symbol ■ is output to turn on the GTO7. For this,
When the output signal of the voltage V bell discrimination circuit 1 is at L level,
This is the output signal of the signal delay circuit 2 with a delay of approximately 10 μs.
becomes L level. Therefore, the output signal of AND circuit 4 ■
As a result, the H level signal of the signal (2) becomes a narrow signal with a time width of approximately 10 μs, and the on-gate signal (4) outputted multiple times from the gate circuit 5 also becomes a similar narrow signal. Now, when the current flowing through fi GTO7 due to the aforementioned turning on of GTO7 becomes less than the holding current of GTO7, GTO7 is turned off. The second H level of the signal ■ in FIG. 4 shows an example caused by this off. When the level of the signal (2) changes from L to H, the level of the signal (2) also changes from L to H with a delay of about 30 μs. As a result, the second H of the signal ■ is output from the AND circuit 4.
The v level signal is output, and in response to this, the gate circuit 5 outputs the second on-gate signal of the signal ■, and the GTO 7
Turn on and operate. As a result, the signal (2) becomes L level, and with a delay of about 10 μS, the signal (2) becomes L level.
従って、信号■、■の第２のＨレベルの信号も第】のＨ
レベルの信号と同様に略１０μＢの時間幅の狭幅信号と
なる。この信号■で駆動されてオンになったＧＴＯ７は
、オンゲート信号が無くなったときアノード電流がＧＴ
Ｏの保持電流以下であれば再びオフになる。以後は上述
の信号■の第２のＨレベルの信号が得られたと同様な動
作で第３のＨレベルのオンゲート信号が得られる。そし
て、ＧＴＯ７のアノード電流がたとえ保持電流以下にな
っても、信号■のオンゲート信号が印加される限りはＧ
ＴＯ７はオン動作をする。次に、上述の信号■〜■等と
ＧＴＯ７のオン・オフ動作との関係を理解し易くするた
めに、上述の各信号と関連させてイン・り−夕装置にお
けるＧＴＯ回路に流れる電流の一例を第４図に符号■で
示した。この電流■の負方向の電流はＧＴＯ７に逆並列
接続されたダイオード８に流れる電流であり、正方向の
電流がＧＴＯ７に流れる電流である。図の横方向の破線
りはＧＴＯの保持電流レベルを示したもので、このレベ
ル以下ではオンゲート信号が印加されない限、９ ＧＴ
Ｏ７はオフになる。Therefore, the second H level signals of signals
Similar to the level signal, this is a narrow signal with a time width of approximately 10 μB. GTO7, which was driven by this signal ■ and turned on, has an anode current of GT when the on-gate signal disappears.
If the current is below the holding current of O, it is turned off again. Thereafter, the third H-level on-gate signal is obtained by the same operation as in obtaining the second H-level signal of the signal (2) described above. Even if the anode current of GTO7 becomes less than the holding current, as long as the on-gate signal of signal (■) is applied, the GTO7
TO7 performs an on operation. Next, in order to make it easier to understand the relationship between the above-mentioned signals 1 to 2 and the on/off operation of the GTO7, an example of the current flowing through the GTO circuit in the in-repeater device in relation to each of the above-mentioned signals will be explained. is shown in Fig. 4 with the symbol ■. The negative current (2) is a current flowing through the diode 8 connected in antiparallel to the GTO 7, and the positive current is a current flowing through the GTO 7. The horizontal broken line in the figure shows the GTO holding current level; below this level, unless an on-gate signal is applied, 9 GT
O7 is turned off.
なお、ＧＴＯ７のオフゲート制御は従来と同様の手段で
行われる。即ち、第７図のトランジスタ５ｂのペースに
第２図の信号＠のｂのごときオフゲート信号を加えるこ
とにより行われる。Note that the off-gate control of the GTO 7 is performed by the same means as in the past. That is, this is done by adding an off-gate signal such as signal @b in FIG. 2 to the pace of transistor 5b in FIG.
前述の動作説明から理解されるように、本制御装置では
信号■の狭幅オンゲート信号は、少なくとも信号ののＬ
レベルがＨレベルに変るときの信号■の遅延時間ｔ（こ
こでは３０μＳ）に相当する時間だけ間隔をおいて生ず
るように設定されている。即ち、従来は第２図の信号■
のような広幅のオンゲート信号でＧＴＯをオンゲート制
御していたのを、本制御装置では信号■のような少なく
とも３０μＢの時間間隔をおいて１０μＳの時間幅をも
つ狭幅のオンゲート信号でＧＴＯ７をオンゲート制御す
る。これによシ、本制御装置は従来のオンゲート制御装
置に比し、制御に要する消費電力が数分の−に低減され
、装置が小形化される。As can be understood from the above explanation of the operation, in this control device, the narrow-width on-gate signal of signal
The signals are set to occur at intervals corresponding to the delay time t (30 μS in this case) of the signal (2) when the level changes to the H level. In other words, conventionally the signal ■ in Figure 2
The on-gate of GTO was previously controlled using a wide on-gate signal such as the one shown in FIG. Control. As a result, the power consumption required for control in the present control device is reduced to several minutes compared to the conventional on-gate control device, and the device is made smaller.
次に、前述の第２の発明の実施例を第８図〜第１１図を
参照して詳細に説明する。第８図のブロック図において
、第３図の構成と同一部分には同符号を付してその説明
を省略する。第８図の６は、ＧＴＯ７のアノード−カソ
ード間電圧レベル弁別回路１よシの出力信号を入力信号
とする信号変換回路である。この信号変換回路は、入力
信号にＨからＬへのレベル変化がないときには入力信号
を出力端よ多出力し、入力信号のレベルがＨからＬに変
化すると以後所定の時間ｔ（本実施例では３０μｓ）だ
けＬレベルの信号を出力してのち、次に入力される信号
を出力する機能を有する。Next, an embodiment of the second invention described above will be described in detail with reference to FIGS. 8 to 11. In the block diagram of FIG. 8, parts that are the same as those in the configuration of FIG. 3 are given the same reference numerals and their explanations will be omitted. Reference numeral 6 in FIG. 8 is a signal conversion circuit which receives the output signal of the anode-cathode voltage level discrimination circuit 1 of the GTO 7 as an input signal. This signal conversion circuit outputs the input signal multiple times from the output end when there is no change in the level of the input signal from H to L, and after that, when the level of the input signal changes from H to L, a predetermined time t (in this embodiment, It has a function of outputting an L level signal for 30 μs) and then outputting the next input signal.
第９図は信号変換回路６の具体的な構成例を示したもの
で、同図の６８は単安定マルチバイブレータ、６ｂはア
ンド回路である。FIG. 9 shows a specific example of the configuration of the signal conversion circuit 6, in which 68 is a monostable multivibrator and 6b is an AND circuit.
第９図の信号変換回路６の動作を第１０図の信号波形図
を参照して説明すると、第９図の回路の信号入力端に第
１０図に示した信号のが入力されてその第１のＨレベル
の信号がＬレベルに変ると、単安定マルチバイブレータ
６ａの出力信号はＨレベルからＬレベルに反転する。そ
して、単安定マルチ６ａで設定された所定の時間ｔ（３
０μＢ）だけＬレベルが続いてのちＨレベルに復帰する
。次に、入力信号■の第２のＨレベルの信号がＬレベル
に変ると、単安定マルチ６ａは再びＨレベルからＬレベ
ルに出力が反転して、３０μＳ後にＨレベルに復帰する
。かかる動作の反復により、単安定マルチ６ａは信号■
のような波形の信号を受けて、信号■′のようにＨレベ
ルの信号の次に３０μｓのＬレベル期間をもつ信号を出
力する。この結果、アンド回路６ｂよシは、信号の、■
′のアンド出力である信号■が出力される。この信号■
は、ＨレベルがＬレベルに変化してから次のＨレベルに
なるまでに少なくとも３０μｓの時間間隔をもつもので
ある。The operation of the signal conversion circuit 6 in FIG. 9 will be explained with reference to the signal waveform diagram in FIG. 10. When the signal shown in FIG. 10 is input to the signal input terminal of the circuit in FIG. When the H level signal changes to L level, the output signal of monostable multivibrator 6a is inverted from H level to L level. Then, a predetermined time t(3
After remaining at L level for 0 μB), it returns to H level. Next, when the second H level of the input signal (3) changes to the L level, the output of the monostable multi 6a is inverted from the H level to the L level again, and returns to the H level after 30 μS. By repeating this operation, the monostable multi 6a receives the signal ■
In response to a signal having a waveform such as shown in FIG. As a result, the AND circuit 6b outputs the signal
A signal ■ which is the AND output of ′ is output. This signal
There is a time interval of at least 30 μs after the H level changes to the L level until the next H level.
次に、第８図のゲート制御装置全体の動作を第１１図の
信号波形図を参照して説明する。第１１図の■はＧＴＯ
７のアノード−カソード間電圧、■はこの電圧を受けて
電圧レベル弁別回路１よ多出力される信号である。この
信号■を受けて信号変換回路６よシは前記のようにして
信号■が出力されてアンド回路４の一方の入力となる。Next, the operation of the entire gate control device shown in FIG. 8 will be explained with reference to the signal waveform diagram shown in FIG. 11. ■ in Figure 11 is GTO
The anode-cathode voltage 7 is a signal that is output from the voltage level discrimination circuit 1 in response to this voltage. In response to this signal (2), the signal conversion circuit 6 outputs the signal (2) as described above and becomes one input of the AND circuit 4.
■は第４図の■と同様にＧＴＯ７０オン、オフ期間を指
令するゲート制御信号でおる。この信号■のＨレベルの
信号がアンド回路４に加わると、一方の入力端に信号変
換回路６よ多信号■のＨレベルの信号を受けているアン
Ｐ回路４よシは、符号■で示した信号の最初のパルスが
出力されてゲート回路５を駆動する。これによシ、ゲー
ト回路５よシ符号■で示したオンゲート信号の最初のパ
ルスが、該ゲート回路に設けた時定回路で定められる所
定の時間幅（ここでは１０μｌＩ）で出力されてＧＴＯ
７をオン動作させる。これによ多信号■がＬレベルとな
９、これに応じて信号■、■もＬレベルとなる。従って
、信号■のＨレベルの信号は狭幅のノ９ルス信号となる
。さて、前述のＧＴＯ７のオンによｐ ＧＴＯ７に流れ
ていた電流が、ＧＴＯ７の保持電流以下になるとＧＴＯ
７はオフになる。第１１図の信号■における第２のＨレ
ベルは、このオフによυ生じた例を示したものである。2 is a gate control signal that commands the on/off period of the GTO 70, similar to 2 in FIG. When this H level signal of the signal ■ is applied to the AND circuit 4, the amplifier circuit 4 which receives the H level signal of the multi-signal ■ from the signal conversion circuit 6 at one input terminal is indicated by the symbol ■. The first pulse of the signal is output and drives the gate circuit 5. As a result, the first pulse of the on-gate signal indicated by the symbol ■ from the gate circuit 5 is output with a predetermined time width (here, 10 μlI) determined by the timer circuit provided in the gate circuit, and the GTO
Turn on 7. As a result, the signal (2) goes to the L level 9, and accordingly, the signals (2) and (2) also go to the L level. Therefore, the H level signal of the signal (2) becomes a narrow pulse signal. Now, when the current flowing through GTO7 due to the above-mentioned turning on of GTO7 becomes less than the holding current of GTO7, GTO
7 is off. The second H level of the signal ■ in FIG. 11 shows an example of the occurrence of υ due to this off state.
この信号■の■レベルに応じて信号■が再びＨレベルと
なるので、信号■もＨレベルとなってゲート回路５よ多
信号■の第２のオンゲート信号（時間幅１０μｓ）が出
力されてＧＴＯ７をオン動作させる。この結果、信号■
が再びＬレベルとなシ、これに応じて信号のが３０μＳ
の時間だけＬレベルになってのちまたＨレベルに反転す
る。これにより、信号■の第３の・ぐルスが出力され、
ゲート回路５よ多信号■の第３のオンゲート信号が出力
されてＧＴＯ７をオン動作させる。According to the level of this signal ■, the signal ■ becomes H level again, so the signal ■ also becomes H level, and the gate circuit 5 outputs the second on-gate signal (time width 10 μs) of the multi-signal ■, and the GTO 7 Turn on and operate. As a result, the signal
becomes L level again, and accordingly the signal decreases by 30 μS.
After being at L level for a period of time, it is reversed to H level again. As a result, the third signal of signal ■ is output,
The gate circuit 5 outputs the third on-gate signal of the multi-signal (2) to turn on the GTO 7.
次に、上述の各信号と関連させてインバータ装置におけ
るＧＴＯ回路に流れる電流の一例を第１１図に符号■で
示した。図示のように、電流■がＧＴＯの保持電流レベ
ルｈ以下ではオンゲート信号が印加されない限ｐ ＧＴ
Ｏ７はオフになる。Next, an example of the current flowing through the GTO circuit in the inverter device in relation to each of the above-mentioned signals is shown by the symbol ■ in FIG. As shown in the figure, when the current ■ is below the holding current level h of the GTO, unless the on-gate signal is applied, p GT
O7 is turned off.
上述の説明から理解されるように、第８図の制御装置で
は信号■の狭幅オンゲート信号は、少なくとも信号変換
回路６における前記所定の時間ｔ（ここでは３０μ８）
に和尚する時間間隔をおいて生ずるように設定されてい
る。即ち、第８図の制御装置も、楠号■のような少なく
とも３０μＳの時間間隔をおいて１０μＳの時間幅をも
つ狭幅のオンゲート信号でＧＴＯ７をオンゲート制御す
る。As can be understood from the above explanation, in the control device of FIG.
It is set to occur at intervals of time between the monks. That is, the control device shown in FIG. 8 also controls the GTO 7 to be on-gate using a narrow on-gate signal having a time width of 10 μS at a time interval of at least 30 μS, as shown in number (2).
発明の効果
上述のように本発明は、ＧＴＯのアノードーカソード間
電圧レベルの高低を弁別してハイ又はロウレベルの弁別
信号を得て、
（１） 該弁別信号を信号遅延回路に加えて各レベルの
弁別信号をそれぞれ異なる所定の時間遅延させて出力さ
せるか、
（２）該弁別信号を信号変換回路の入力信号として該入
力信号に所定のレベル変化が生じないときには該入力信
号を出力端より出力させ、該入力信号のレベルがノ・イ
又はロウのいずれか所定の状態から所定のレベル変化が
生じたときは変化後のレベル信号を所定の時間出力して
のち、次に入力される信号を出力させて、
上記（１）又は（２）の出力信号とＧＴＯのオン・オフ
動作期間を指令するゲート制御信号とのアンド出力によ
りハルストランス方式のゲート回路を駆動するようにし
である。Effects of the Invention As described above, the present invention discriminates between the high and low voltage levels between the anode and cathode of the GTO to obtain a high or low level discrimination signal, and (1) adds the discrimination signal to a signal delay circuit to detect each level. Either the discrimination signals are output after being delayed by different predetermined times, or (2) the discrimination signals are used as input signals of a signal conversion circuit, and when a predetermined level change does not occur in the input signals, the input signals are outputted from the output terminal. When the level of the input signal changes from a predetermined state of either No, Y or Low, the level signal after the change is output for a predetermined time, and then the next input signal is output. Then, the Halstrans type gate circuit is driven by the AND output of the output signal of (1) or (2) above and the gate control signal that commands the on/off operation period of the GTO.
これによシ、本発明では少なくとも上記（１ン又は（２
）における所定の時間に応じた時間間隔をおいて時間幅
の狭いオンゲート信号を出力する。Accordingly, in the present invention, at least the above (1 or (2)
) is output at a time interval corresponding to a predetermined time period, and an on-gate signal with a narrow time width is output.
従って、本発明によれば、時間幅の可成り広いオンゲー
ト信号を用いる従来の／？ルストランス方式オンゲート
制御装置に比し、ＧＴＯのオンゲート制御に要する電力
を大幅に低減することができる。Therefore, according to the present invention, the conventional /? Compared to a transformer type on-gate control device, the power required for on-gate control of the GTO can be significantly reduced.
また、これによシゲート回路の小形化及び経済化を図る
ことができる。更に本発明では、オンゲート信号が狭幅
のパルスで間欠的に発生するので、オンゲート信号発生
時のパルストランスの鉄心磁束飽和が緩和され、該鉄心
磁束飽和に起因する動作時はね返シ電圧によるＧＴＯの
再点弧などの誤動作を生じない信頼性の高いオンゲート
制御を行うことができる。Furthermore, this allows the siggate circuit to be made smaller and more economical. Furthermore, in the present invention, since the on-gate signal is generated intermittently as a narrow pulse, the core magnetic flux saturation of the pulse transformer when the on-gate signal is generated is alleviated, and the rebound voltage during operation caused by the core magnetic flux saturation is reduced. It is possible to perform highly reliable on-gate control that does not cause malfunctions such as restriking of the GTO.
第１図は従来のＧＴＯのパルストランス方式ゲート制御
装置の一例を示す回路図、第２図は該ゲート制御装置に
おけるゲート電流の波形を示す電流波形図、第３図は本
発明のオンゲート制御装置の構成を示すブロック図、第
４図は第３図の装置の動作説明のための信号波形図、第
５図は本発明に用いるＧＴＯのアノードーカソード間電
圧レベル弁別回路の構成例を示す回路図、第６図は本発
明に用いる信号遅延回路の構成例を示す回路図、第７図
は本発明に用いるゲート回路の構成例を示す回略図、第
８図は本発明のオンゲート制御装置の他の構成を示すブ
ロック図、第９図は本発明で用いる信号変換回路の構成
例を示すブロック図、第１０図は該信号変換回路の動作
説明のだめの信号波形図、第１１図は第８図の装置の動
作説明のための信号波形図である。
１・・・ＧＴＯのアノード−カソード間電圧レベル弁別
回路、２・・・信号遅延回路、３・・・ゲート制御信号
４・・・アンド回路、５・・・ゲート回路、６・・・信
号変換回路、７・・・ＧＴＯ。
第８図
第９図
＠ＩＯ図
第１１図Fig. 1 is a circuit diagram showing an example of a conventional GTO pulse transformer type gate control device, Fig. 2 is a current waveform diagram showing the waveform of gate current in the gate control device, and Fig. 3 is an on-gate control device of the present invention. 4 is a signal waveform diagram for explaining the operation of the device shown in FIG. 3, and FIG. 5 is a circuit showing an example of the configuration of the GTO anode-cathode voltage level discrimination circuit used in the present invention. 6 is a circuit diagram showing a configuration example of a signal delay circuit used in the present invention, FIG. 7 is a schematic diagram showing a configuration example of a gate circuit used in the present invention, and FIG. 8 is a circuit diagram showing a configuration example of a gate circuit used in the present invention. 9 is a block diagram showing a configuration example of a signal conversion circuit used in the present invention, FIG. 10 is a signal waveform diagram for explaining the operation of the signal conversion circuit, and FIG. FIG. 3 is a signal waveform diagram for explaining the operation of the device shown in the figure. DESCRIPTION OF SYMBOLS 1... GTO anode-cathode voltage level discrimination circuit, 2... Signal delay circuit, 3... Gate control signal 4... AND circuit, 5... Gate circuit, 6... Signal conversion Circuit, 7...GTO. Figure 8 Figure 9 @IO Figure Figure 11
Claims (2)
１次巻線の電流が断続するパルストランスを有するゲー
ト回路を備えて該パルストランスの２次巻線よシゲート
ターンオフ・サイリスタにオンゲート信号を供給するゲ
ートターンオフ・サイリスタのＡ？パルストランス方式
オンゲート制御装置おいて、前記ゲートターンオフ・サ
イリスタのアノード−カソード間電圧レベルが所定のレ
ベルよシも高いか低いかを弁別してハイ又はロウレベル
の弁別信号を出力するアノード−カソード間電圧レベル
弁別回路と、該アノードーカソード間電圧レベル弁別回
路の出力信号を受けて前記各レベルの弁別信号をそれぞ
れ異なる所定の時間遅延させて出力する信号遅延回路と
、該信号遅延回路の出力信号及び前記ゲートターンオフ
・サイリスタのオン・オフ動作期間を指令制御するだめ
のゲート制御信号の両信号を入力信号として前記ゲート
回路の制御信号を出力するアンド回路とを具備すること
を特徴とするゲートターンオフ・サイリスタのノ臂ルス
トランス方式オンゲート制御装置。(1) A turn-off thyristor equipped with a gate circuit having a pulse transformer in which the current in the primary winding is intermittent by a switching element driven by a predetermined control signal, and the secondary winding of the pulse transformer is gated. A of the gate turn-off thyristor that supplies the on-gate signal to the A? In a pulse transformer type on-gate control device, an anode-cathode voltage level that outputs a high or low level discrimination signal by discriminating whether the anode-cathode voltage level of the gate turn-off thyristor is higher or lower than a predetermined level. a discrimination circuit; a signal delay circuit that receives the output signal of the anode-cathode voltage level discrimination circuit and outputs the discrimination signal of each level after being delayed by a different predetermined time; the output signal of the signal delay circuit; A gate turn-off thyristor comprising: an AND circuit that outputs a control signal for the gate circuit using both of the gate control signals as input signals for commanding and controlling the on-off operation period of the gate turn-off thyristor. The armrest transformer type on-gate control device.
１次巻線の電流が断続するノ９ルスト２ンスを有するゲ
ート回路を備えて該パルストランスの２次巻線よりゲー
トターンオフ・サイリスクにオンゲート信号を供給する
ゲートターンオフ・サイリスタのパルストランス方式オ
ンゲート制御装置において、前記ゲートターンオフ・サ
イリスタのアノード−カソード間電圧レベルが所定のレ
ベルよシも高いか低いかを弁別してノ・イ又はロウレベ
ルの弁別信号を出力するアノード−カソード間電圧レベ
ル弁別回路と、該アノードーカソード間電圧レベル弁別
回路の出力信号を入力信号とし該入力信号に所定のレベ
ル変化が生じないときには該入力信号を出力端よシ出力
し、該入力信号のレベルがハイ又はｐつのいずれか所定
の状態から所定のレベル変化を生じたときは変化後のレ
ベルの信号を所−０時間出力してのち次に入力される信
号を出力４不信号変換回路と、該信号変換回路の出力信
号及び前記ゲートターンオフ・サイリスタのオン・オフ
動作期間を指令制御するためのゲート制御信号の両信号
を入力信号として前記ゲート回路の制御信号を出力する
アンド回路とを具備することを特徴とするゲートターン
オフ・サイリスクのパルストランス方式オンゲート制御
装置。(2) Equipped with a gate circuit having a 9-rush current in which the current in the primary winding is intermittent by a switching element driven by a predetermined control signal, and a gate turn-off risk from the secondary winding of the pulse transformer. In a pulse transformer type on-gate control device for a gate turn-off thyristor that supplies an on-gate signal to An anode-cathode voltage level discrimination circuit that outputs a discrimination signal, and an output signal of the anode-cathode voltage level discrimination circuit are used as input signals, and when a predetermined level change does not occur in the input signal, the input signal is output to the output terminal. When the level of the input signal changes by a predetermined level from either high or p predetermined states, the signal at the level after the change is output for a predetermined period of −0 and is then inputted next. Controlling the gate circuit using both the output signal of the signal conversion circuit, the output signal of the signal conversion circuit, and the gate control signal for commanding and controlling the on/off operation period of the gate turn-off thyristor as input signals. 1. A pulse transformer type on-gate control device for gate turn-off thyrisk, characterized by comprising an AND circuit that outputs a signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251080A JPS60137126A (en) | 1983-12-26 | 1983-12-26 | Pulse transformer type on gate controller for gate turn-off thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58251080A JPS60137126A (en) | 1983-12-26 | 1983-12-26 | Pulse transformer type on gate controller for gate turn-off thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60137126A true JPS60137126A (en) | 1985-07-20 |
| JPH0349212B2 JPH0349212B2 (en) | 1991-07-26 |
Family
ID=17217334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58251080A Granted JPS60137126A (en) | 1983-12-26 | 1983-12-26 | Pulse transformer type on gate controller for gate turn-off thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60137126A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192218A (en) * | 1988-01-28 | 1989-08-02 | Hitachi Ltd | Pulse generating circuit |
| JP2007028567A (en) * | 2005-06-14 | 2007-02-01 | Shinko Electric Co Ltd | Electronic switch |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56121363A (en) * | 1980-02-28 | 1981-09-24 | Hitachi Ltd | Gate circuit for thyristor |
-
1983
- 1983-12-26 JP JP58251080A patent/JPS60137126A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56121363A (en) * | 1980-02-28 | 1981-09-24 | Hitachi Ltd | Gate circuit for thyristor |
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| JPH01192218A (en) * | 1988-01-28 | 1989-08-02 | Hitachi Ltd | Pulse generating circuit |
| JP2007028567A (en) * | 2005-06-14 | 2007-02-01 | Shinko Electric Co Ltd | Electronic switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0349212B2 (en) | 1991-07-26 |
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