JPS60136099A - Programmable read-only memory - Google Patents
Programmable read-only memoryInfo
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- JPS60136099A JPS60136099A JP58241899A JP24189983A JPS60136099A JP S60136099 A JPS60136099 A JP S60136099A JP 58241899 A JP58241899 A JP 58241899A JP 24189983 A JP24189983 A JP 24189983A JP S60136099 A JPS60136099 A JP S60136099A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/06—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using diode elements
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
技術分野
本発明は絶縁膜を破壊することによ多情報の誓込み可能
なプログラマブルリードオンリメモリ（ＦＲＯＭ） 、
特に、その書込み／読出し方式に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to a programmable read-only memory (FROM) that can store a large amount of information by destroying an insulating film;
In particular, it relates to its writing/reading method.
技術の背景
従来、ＦＲＯＭとしてはヒユーズ型あるいは接合型等が
あるが、これらは電源電圧（たとえばＳＶ）よりもはる
かに高いたとえば２０数Ｖ′屯源を書込みモード時に必
要とし、このため、特別の高電圧発生回路たとえばチャ
ージポンプ回路、ブートストラッグ回路等を内域するか
、端子ビンを例加して外部電源から供給するか等の対策
が必要であったＯ
しかし、最近、通常の電源電圧（５ｖ）で書込みが可能
なＦＲＯＭが提案されている。このＦＲＯＭは、高濃度
にリンをドープした多結晶シリコンを酸化して得られた
酸化膜は耐圧が低く膜厚が数１００Ｘでも数Ｖで絶縁破
壊を起こすといり現象を利用している。つまυ、とのＦ
ＲＯＭにおいて、ワード線とビット線との各交差点に設
けられたメモリセルは、ＰＮ接合ダイオードと、上記酸
化膜を２つの電極層によって挾んで構成したキャパシタ
との直列接続体よシなる。このようなＦＲＯＭにおいて
は１
１）スタンバイモードに際しては、ワード線およびビッ
ト線の電位を共に第１の電源電圧（Ｖｃｃ）と第２の電
源電圧（Ｖｓｓ＝０）との中間電圧（Ｖｃｃ／２）Ｋ保
持し、
２）書込みモードに際しては、選択されたワード線電位
を第２の電源電圧（Ｖｓ ｓ ）に保持し、選択された
ビット線電位を第１の電源電圧（Ｖｃｃ）に保持し、こ
れによシ、選択メモリセルのＰＮ接合を順方向にバイア
スすると共にキャパシタの酸化膜を静電破壊し、
３）読出しモードに際しては、選択されたワード線電位
を第２の電源電圧に保持し、選択されたビット線電位を
読出しデータとして送出している（参照二本願出願人に
よる％願８ｆ！ｒ ５７−１７０６８３刊）。BACKGROUND OF THE TECHNOLOGY Conventionally, there are fuse-type and junction-type FROMs, but these require a voltage source much higher than the power supply voltage (for example, SV), for example, 20-odd V', in the write mode, and for this reason, special Countermeasures had to be taken, such as locating high voltage generation circuits such as charge pump circuits and bootstrap circuits, or adding terminal bins to supply power from an external power supply.However, recently, normal power supply voltage (5v) Writable FROM has been proposed. This FROM uses the phenomenon that an oxide film obtained by oxidizing polycrystalline silicon doped with phosphorus at a high concentration has a low breakdown voltage and causes dielectric breakdown at a few volts even if the film thickness is several hundred times. F with Tsuma υ,
In a ROM, a memory cell provided at each intersection of a word line and a bit line is a series connection of a PN junction diode and a capacitor formed by sandwiching the oxide film between two electrode layers. In such a FROM, 1 1) In standby mode, both the word line and bit line potentials are set to an intermediate voltage (Vcc/2) between the first power supply voltage (Vcc) and the second power supply voltage (Vss=0). 2) In the write mode, the selected word line potential is held at the second power supply voltage (Vs s ), and the selected bit line potential is held at the first power supply voltage (Vcc). , thereby forward biasing the PN junction of the selected memory cell and electrostatically destroying the oxide film of the capacitor, and 3) maintaining the selected word line potential at the second power supply voltage in the read mode. Then, the selected bit line potential is sent out as read data (see 8f!r 57-170683, published by the same applicant).
しかしながら、上述の既に本願出願人によシ提案された
ＦＲＯＭにおいては、スタンバイモー２時に用いられる
電圧Ｖ ｃ ｃ／２を発生する抜雑な回路を必要とし、
しかも、キヤ・平シタの酸化膜の静電破壊電圧の設定マ
ージン（Ｖｃｃ／２〜Ｖｃｃ ）が小さいために製造し
にくいという問題点がある。However, the above-mentioned FROM proposed by the applicant requires a sophisticated circuit to generate the voltage V c c /2 used during standby mode 2,
Furthermore, there is a problem that manufacturing is difficult because the setting margin (Vcc/2 to Vcc) of the electrostatic breakdown voltage of the oxide film of the capacitor and flat capacitor is small.
発明の目的
本発明の目的は、電源電圧発生回路が簡素であシ、キャ
ノ母シタの酸化膜の静電破壊電圧の設定マージンが大き
いＦＲＯＭを提供することにある。OBJECTS OF THE INVENTION An object of the present invention is to provide a FROM with a simple power supply voltage generation circuit and a large setting margin for the electrostatic breakdown voltage of the oxide film of the capacitor.
発明の構成
上述の目的を達成するために本発明によれｔま、複数の
ワード線、複数のビット線、および、該各ピット線と前
記各ワード線との交差点に設けられた複数のメモリセル
を具備し、前記各メモリセルが、ＰＮ接合と、第１のＸ
線電圧と第２の電蝕電圧との間の中間電圧で絶縁破壊さ
れる絶縁層を２つの電極層で挾んで構成されるキヤ／４
’シタとからなり、スタンバイモードに際して妹、前記
ワード線の電位を前記第１の電源電圧に保持し、前記ビ
ット線の電位を前記静電破壊電圧と前記第２の電源電圧
との間の電圧に保持するスタンバイ手段、書込みモード
に際しては、選択されたワード線の電位を前記第２の電
源電圧に保持し、選択されたビット線の電位を前記第１
の電圧に保持する書込み手段、および読出しモードに際
しては、選択されたワード線の電位を前記第２の電源電
圧に保持し、選択されたビット線の電位を続出しデータ
として送出する読出し手段を具備するプログラマブルリ
ードオンリメモリが提供される。Structure of the Invention In order to achieve the above-mentioned object, the present invention provides a plurality of word lines, a plurality of bit lines, and a plurality of memory cells provided at the intersections of each of the pit lines and each of the word lines. , each memory cell having a PN junction and a first X
A carrier/4 consisting of an insulating layer that undergoes dielectric breakdown at an intermediate voltage between the line voltage and the second electrolytic erosion voltage, sandwiched between two electrode layers.
In standby mode, the potential of the word line is held at the first power supply voltage, and the potential of the bit line is set to a voltage between the electrostatic breakdown voltage and the second power supply voltage. standby means for maintaining the potential of the selected word line at the second power supply voltage and the potential of the selected bit line at the first power supply voltage in the write mode;
write means for holding the potential of the selected word line at the second power supply voltage in the read mode, and read means for successively sending out the potential of the selected bit line as data. A programmable read-only memory is provided.
実施例 以下、図面によシ本発明の詳細な説明する。Example Hereinafter, the present invention will be explained in detail with reference to the drawings.
第１図（４）は本発明に係るＦＲＯＭの一実施例を示ス
平向図、第ｉ図（Ｂ）は第１図Ｃａ）ｏｎ−Ｂ＃Ｆｉ［
ｌ、第１図Ｃ）は第１図（４）のＣ−Ｃ線断面図、第２
図は第１図に）の等価回路である。図中、Ｐ−形半導体
基板１内に素子分離のためにフィールド酸化膜（８１０
２） ２が形成され、また、フィールド酸化膜２が形成
されていないアクティブ領域にはワード線ｗＬ１１ｗＬ
２として作用するストライプ状のＮ″−形不純物拡散層
３が形成され、さらに、各セルＣＬＩＩ 、 ＣＬＩ２
Ｆ ＣＬｔｌ＊ ＣＬｚ＊に対応する位置の鹸形不純
物拡散Ｈ３内に島状のＰ形不純物拡散層４が形成される
。このようにして、Ｐ形不純物拡散層４とＮ形不純物拡
散層３とが第２図のＰＮ接合ダイオードＤｌ ｌ＋ Ｄ
Ｈｒ ＤＨｒ Ｄ ２雪を形成することになる。FIG. 1(4) is a plan view showing an embodiment of the FROM according to the present invention, and FIG.
l, Figure 1 C) is a sectional view taken along the line C-C in Figure 1 (4), Figure 2
The figure is an equivalent circuit of (see Fig. 1). In the figure, a field oxide film (810
2) Word line wL11wL is formed in the active region where field oxide film 2 is not formed.
A striped N''-type impurity diffusion layer 3 acting as a cell CLII, CLI2 is formed.
An island-shaped P-type impurity diffusion layer 4 is formed within the soap-type impurity diffusion H3 at a position corresponding to F CLtl* CLz*. In this way, the P-type impurity diffusion layer 4 and the N-type impurity diffusion layer 3 form the PN junction diode Dl l+D in FIG.
Hr DHr D 2 Snow will form.
さらに、熱酸化もしくはＣＶＤによる酸化膜５を形成し
、基板内のＰ形不純物拡散層４に対してコンタクトホー
ルＣ０ＮＴを形成し、その上に電極１−としてのポリシ
リコン層６をＣＶＤによ）形成する。Furthermore, an oxide film 5 is formed by thermal oxidation or CVD, a contact hole C0NT is formed for the P-type impurity diffusion layer 4 in the substrate, and a polysilicon layer 6 as an electrode 1- is formed on it by CVD). Form.
このポリシリコン層６にはリンを高濃度にドープしであ
る。次いで、このポリシリコン層６を熱酸化して膜厚数
１００Ｘ程度の酸化膜７を形成する。This polysilicon layer 6 is doped with phosphorus at a high concentration. Next, this polysilicon layer 6 is thermally oxidized to form an oxide film 7 having a thickness of about 100×.
さらに、その上に、ビット＃ＢＬｔ ｅ ＢＬ黛 とし
て作用するストライプ状のアルミニウム層８を形成する
。このようにして、酸化膜７を２′）の電極層としての
ポリシリコンＭ６およびアルミニウム層８によシ挾んだ
構造が第２図のキャノ（シタＣ１ｌ＋Ｃ１ｌ ＋ ｃａ
ｔ Ｉ ｃａｍを形成することになる。Further, a striped aluminum layer 8 is formed thereon, which acts as a bit #BLteBL. In this way, the structure in which the oxide film 7 is sandwiched between the polysilicon M6 and the aluminum layer 8 as electrode layers of 2') is formed as shown in FIG.
t I cam will be formed.
第３図囚、第３図（Ｂ）は第１図のＦＲＯＭの書込み／
続出し動作を説明するだめのタイミング図でおって、前
述の特許出願明細書において既に本願出願人によシ提案
されたものである。なお、第３図囚、第３図（Ｂ）にお
いて、電源電圧ｖｃｃ ｌ ｖｓａはたとえば５Ｖ、Ｏ
Ｖであシ、各キャノ臂シタＣｔｔ〜Ｃａｔの静電破壊電
圧ＶＢＤすなわち酸化膜７の耐圧はそのリンドープ量お
よび膜厚によってＶｃ ｃ／２ （Ｖｓ Ｄ ＜ Ｖｃ
ｃの範囲たとえば３Ｖｃｃ／４に設定されているもの
とするＯ
第３図（４）を参照してメモリセルＣＬＩ１１に対する
書込み動作を説明すると、スタンバイモードにあっては
、すべてのワード１Ｉｓｔ位およびビット線電位をＶＣ
Ｃ／２に保持する。書込みモードでは、選択ワード線ｗ
１１２のみの電位はＶＯ５とし、且つ選択ビット線ＢＬ
、のみの電位をＶＣＣとする。この結果、選択セルＣＬ
ｔ１のダイオードＤ！！は順方向にバイアスされてキャ
ー４シタＣＳＳには゛静電破壊電圧ＶＩＩＤを超えた電
圧Ｖｃｃが印加されるので、キャ・ぜシタＣａｔの酸化
膜７は破壊され、選択セルＣＬ１１は導通する。このと
き、他のワード＃（この場合、ＷＬ、）および他のビッ
ト線（この場合、ＢＬｔ ）は共に電位Ｖｃｃ／２にあ
るので、非選択セルＣＬＩ。Figure 3 (B) shows the writing of FROM in Figure 1/
This is a timing diagram for explaining the continuous output operation, and was already proposed by the applicant of the present application in the above-mentioned patent application specification. In addition, in FIG. 3 and FIG. 3(B), the power supply voltage vcc l vsa is, for example, 5V, O
The electrostatic breakdown voltage VBD of each canopy arm Ctt to Cat, that is, the withstand voltage of the oxide film 7 is determined by Vc c/2 (Vs D < Vc
The range of c is assumed to be set to, for example, 3Vcc/4. Referring to FIG. 3 (4), the write operation to the memory cell CLI11 will be explained. line potential to VC
Hold at C/2. In write mode, the selected word line w
The potential of only 112 is set to VO5, and the selected bit line BL
, the potential of only , is set to VCC. As a result, the selected cell CL
Diode D of t1! ! is biased in the forward direction and a voltage Vcc exceeding the electrostatic breakdown voltage VIID is applied to the capacitor CSS, so the oxide film 7 of the capacitor Cat is destroyed and the selected cell CL11 becomes conductive. At this time, since the other word # (in this case, WL) and the other bit line (in this case, BLt) are both at the potential Vcc/2, the unselected cell CLI.
のキャパシタＣ１ｍの両端には電位差がなく、従って、
非選択セルは破壊されない。また、選択ワード線Ｖｌ／
ＩＩ、に接続され且つ非選択ビット線ＢＬ２に接続され
た半選択セルＣＬ１１１ｉにおいても、ダイオード０２
ｍが順方向にバイアスされるが、キャ・ぐシタＣ２霊に
印加される電圧は静電破壊電圧ＶＢＤよす低いＶｃｃ／
２であるので破壊されない。他方、非選択ワード線ＷＬ
、に接続され且つ選択ビット線ＢＬ、に接続された半選
択セルＣＬ 、 、では、ダイオードＩ）ｔｔが逆方向
にバイアスされるので、キャパシタＣ１ｌの両端にはほ
とんど電位差が生じず、従って、やはシ、破壊されない
。このよう・にして、選択セルＣＬ２．のキャノ母シタ
（１１のみが破壊される。There is no potential difference across the capacitor C1m, therefore,
Unselected cells are not destroyed. Also, the selected word line Vl/
Also in the half-selected cell CL111i connected to the unselected bit line BL2, the diode 02
m is forward biased, but the voltage applied to the capacitor C2 is lower than the electrostatic breakdown voltage VBD, Vcc/
2, so it cannot be destroyed. On the other hand, unselected word line WL
In the half-selected cell CL, , connected to the selected bit line BL, the diode I)tt is biased in the reverse direction, so there is almost no potential difference across the capacitor C1l. Yes, it cannot be destroyed. In this way, the selected cell CL2. Kano Mother Shita (only 11 are destroyed.
第３図（Ｂ）を参照してメモリセルＣａｔに対する読出
し動作を説明する。この場合、選択ワード線ｗＬ、のみ
の電位をＶＯ５とする。この結果、セルＣＬ、、のキャ
ノ々シタｅｌｌが破壊されていれば、ビット線ＢＬ、の
電位はワード線ＷＬＩ の電位に追随して低下し、他方
、破壊されていなければ、ビット線ＢＬＩの電位はＶｃ
ｃ／２に保持される。このように、選択ワード線帆雪に
接続されたセルの導通、非導通に応じてビット線電位（
ＢＬ、 、 ＢＬｉを共に含む）は変化し、図示しない
選択手段によって選択されたビット線電位が送出される
ことになる〇
しかしながら、第３図（Ａ）、第３図（Ｂ）に示すごと
く、書込み動作および読出し動作を行うと、Ｖ ｃ ｃ
／２を発生するだめの複雑な回路を必要とし、しかも、
静電破壊電圧ｖＢＤの設定マージンがＶｃｃ −Ｍｃｃ
／２ ＝ Ｖｃｃ／２と狭い。A read operation for memory cell Cat will be explained with reference to FIG. 3(B). In this case, the potential of only the selected word line wL is set to VO5. As a result, if the capacitor ELL of the cell CL, , is destroyed, the potential of the bit line BL, follows the potential of the word line WLI, and decreases; on the other hand, if it is not destroyed, the potential of the bit line BLI, The potential is Vc
It is held at c/2. In this way, the bit line potential (
(including both BL, , and BLi) changes, and the bit line potential selected by a selection means (not shown) is transmitted. However, as shown in FIGS. 3(A) and 3(B), When a write operation and a read operation are performed, V c c
It requires a complicated circuit to generate /2, and
The setting margin of electrostatic breakdown voltage vBD is Vcc - Mcc
/2 = Vcc/2, which is narrow.
第４図に）、第４図（Ｂ）は第１図のＦＲＯＭの誉込み
／続出し動作を説明するためのタイミング図でありて、
本発明において提案するものである０第４図（４）、第
４図（Ｂ）においては、電圧２ Ｖｔｈは後述の回路に
よって安定的に発生されるものであって、電圧ＶＣＣよ
シも電圧Ｖ８８に近くたとえば約２Ｖに設定される。ま
た、静電破壊電圧ＶＩＩＤは２ｖｔｈ＜■ｌＤりＶｃｃ
の範囲で設定される。4), FIG. 4(B) is a timing diagram for explaining the loading/continuing operation of the FROM of FIG. 1,
In FIG. 4 (4) and FIG. 4 (B) proposed in the present invention, the voltage 2 Vth is stably generated by a circuit described later, and the voltage VCC is also a voltage. It is set close to V88, for example, about 2V. In addition, the electrostatic breakdown voltage VIID is 2vth<■ID or Vcc
It is set within the range of .
第４図囚を参照してメモリセルＣＬ、ｌに対するど
書込み動作を説明する。スタンバイモードにあっては、
すべてのワード線電位をＶｃｃに保持し、すべてのピッ
ト線電位を２！ Ｖｔｈに保持する。書込みモードでは
、選択ワード線ｗＬ１のみの電位をＶＳＳとし、選択ビ
ット線ＢＬＩのみの電位をＶＣＣとする。この結果、選
択セルＣＬ、ｌのダイオードＤ雪ｌは逆方向にバイアス
されてキャパシタＣａｔには静電破壊電圧ｖ、Ｄを超え
た電圧ＶＣＣが印加されるので、キャー４シタＣａｔの
酸化膜７は破壊され、選択セルＣＬ＊１は導通する。こ
のとき、非選択セルＣＬ １．では、ダイオードＩ）ｔ
ｇが逆方向にバイアスされるので、キャー臂シタＣ１３
の両端にはほとんど電位差が生じず、従って、破壊され
ない。また、半選択セルＣし■でも、ダイオードＩ）ｔ
ｍが逆方向にバイアスされるので、破壊されない。他力
、半選択セルＣＬＩＩでは、ワード線司、１およびビッ
ト線ＢＬ、が共にＶｃｃＫあるので、キャパシタＣ１１
の両端間には電位差がなく、従って、破壊されない。こ
のようにして、選択セルＣＬ２にのキャパシタＣ２にの
みが破壊されることになる。The write operation for memory cells CL and l will be explained with reference to FIG. In standby mode,
Hold all word line potentials at Vcc and all pit line potentials at 2! Hold at Vth. In the write mode, the potential of only the selected word line wL1 is set to VSS, and the potential of only the selected bit line BLI is set to VCC. As a result, the diode D of the selected cell CL, l is biased in the opposite direction, and a voltage VCC exceeding the electrostatic breakdown voltage v, D is applied to the capacitor Cat. is destroyed, and the selected cell CL*1 becomes conductive. At this time, the unselected cell CL1. Then, the diode I)t
Since g is biased in the opposite direction, the armpit C13
There is almost no potential difference between the two ends of the capacitor, so it is not destroyed. Also, in the half-selected cell C, the diode I)t
Since m is biased in the opposite direction, it is not destroyed. In the half-selected cell CLII, the word line 1 and bit line BL are both at VccK, so the capacitor C11
There is no potential difference between the ends of the , and therefore it will not be destroyed. In this way, only the capacitor C2 of the selected cell CL2 is destroyed.
第４図（Ｂ）を参照してメモリセルＣＷｔに対する読出
し動作を説明する。この場合、選択ワード線児Ｉのみの
電位をＶ８１ｉとする。この結果、セルＣＬ、１のキャ
パシタＣａｔが破壊されていれば、ピッ） 紛ＢＬ １
の電位はワード線ＷＬ、の電位に追随して低下し、他
方、破壊されていなければ、ピッ） ｌｔｍ ＢＬ ｌ
の電位は２ ｖｔｈに保持される。仁のように、選択ワ
ード線ＷＬ、に接続されたセルの導通、非導通に応じて
ビット線電位（ＢＬ ｓ ＊ ＢＬｇを共に含む）は変
化し、図示しない選択手段によりて選択芒れたビット線
電位が送出されることになる。A read operation for memory cell CWt will be explained with reference to FIG. 4(B). In this case, the potential of only the selected word line I is set to V81i. As a result, if the capacitor Cat of cell CL, 1 is destroyed, a beep) BL 1
The potential of word line WL decreases following the potential of word line WL, and on the other hand, if it is not destroyed, a beep) ltm BL l
The potential of is held at 2 vth. As shown in the figure, the bit line potential (including both BLs * BLg) changes depending on whether the cell connected to the selected word line WL is conductive or non-conductive, and the bit line selected by a selection means (not shown) changes. A line potential will be sent out.
つまり、第３図（Ａ）、第３図（Ｂ）の場合と同様に、
第４図囚、第４図（Ｂ）においても、書込み／続出し動
作が可能となる。さらに、第４図（４）、第４図（Ｂ）
においては、後述のごとく、比較的安定に発生できる低
電圧２ｖｔｈを用いること、および静電破壊電圧ＶＢＤ
の設定マージンがＶＣＣ〜２ＶＨ，と大きいという有利
な点がある。In other words, as in the case of Fig. 3(A) and Fig. 3(B),
Writing/continuation operation is also possible in FIG. Furthermore, Fig. 4 (4), Fig. 4 (B)
As described later, it is necessary to use a low voltage of 2vth that can be generated relatively stably, and to reduce the electrostatic breakdown voltage VBD.
It has the advantage that the setting margin is as large as VCC to 2VH.
第５図は第４図（４）、第４図（Ｂ）に示す書込み／読
出し動作を実行するだめのブロック回路図、第６図はそ
の一部の詳細な回路図である。第５図において、５１は
セルアレイ、５２はローデコーダ、５３はコラムデコー
ダ、５４はＩ１０ダート、５５は外部アドレス信号ＡＡ
を内部アドレス信号に変換してローデコーダ５２および
コラム７′フーダ５３に供給するアドレスバッファ、５
６は書込み回路、５７は読出し回路、５８は書込み制御
回路、Ｄｉｎは書込データ信号Ｎ Ｉ）ｏｕｔは読出し
データ信号、ＷＥＦｉライトイネーブル信号、ＤＢはデ
ータバスである。FIG. 5 is a block circuit diagram for executing the write/read operations shown in FIGS. 4(4) and 4(B), and FIG. 6 is a detailed circuit diagram of a portion thereof. In FIG. 5, 51 is a cell array, 52 is a row decoder, 53 is a column decoder, 54 is an I10 dart, and 55 is an external address signal AA.
an address buffer 5 which converts the signal into an internal address signal and supplies it to the row decoder 52 and the column 7' fooder 53;
6 is a write circuit, 57 is a read circuit, 58 is a write control circuit, Din is a write data signal NI) out is a read data signal, WEFi write enable signal, and DB is a data bus.
第６図において、セルアレイ５１ （ｌｃハ、セルＣＬ
、、を代表として図示しである。また、ローデコー１５
２も、ワード線の数だけデコーダを有するが、ワード線
ＷＬ、に対するデコーダのみを図示してあシ、他方、コ
ラムデコーダ５３もビット線の数だけデコーダを有する
が、ビット線ＢＬ。In FIG. 6, a cell array 51 (lc), cell CL
, , are shown as representative examples. Also, low deco 15
The column decoder 53 also has as many decoders as the number of word lines, but only the decoders for the word line WL are shown. On the other hand, the column decoder 53 also has as many decoders as the bit lines, but only the decoders for the word line WL are shown.
に対するデコーダのみを図示しである。さらに、Ｉ １
０ゲート５４もビット線の数だけダートを有するが、ビ
ット線ＢＬｌのみについて図示してｓｂ、従って、デー
タバスＤＢも１本のみ図示しである。Only the decoder for is shown. Furthermore, I 1
The 0 gate 54 also has darts equal to the number of bit lines, but only the bit line BLl is illustrated as sb, and therefore only one data bus DB is illustrated.
また、書込み回路５６および読出し回路５７もその一部
のみを図示しである。Furthermore, only a portion of the write circuit 56 and the read circuit 57 are shown.
第６図の読出し回路５７０）−ドＮ１１には、後述の第
８図の回路によシミ圧２ ｖｔｈが印加されている。つ
ま如、ライトイネーブル信号型がノ・イレベルの読出し
モードには、書込み制御回路５８がローレベルの信号φ
７を書込み回路５６に発生し、ハイレベルの信号φ７を
読出し回路５７に発生する。従って、書込み回路５６の
トランジスタＱｓ＋Ｑ１ｏはカットオフし、他方、続出
し回路５７のトランジスタＱ１２はオンとなシ、データ
バスＤＢは読出し回路５７に接続されることになる。こ
の結果、データバスＤＢとンードＮ５との間に接続され
たトランジスタＱＣｓがセルの負荷として作用し、従っ
て、トランジスタＱ１ｓには選択セルの絶縁膜の破壊の
有無によシミ流が流れたシ、流れなかったシする。っま
シ、データバスＤ Ｂ ノ’！ｆｆｉが２ ｖｔｈか２
ｖｔｈ以下のレベルとなシ、このような電位を読出し
回路５７は識別してデータを検出する。A stain pressure of 2 vth is applied to the readout circuit 570)-N11 in FIG. 6 by a circuit shown in FIG. 8, which will be described later. In other words, in the read mode in which the write enable signal type is at the no-y level, the write control circuit 58 outputs the low-level signal φ.
7 is generated in the write circuit 56, and a high level signal φ7 is generated in the read circuit 57. Therefore, the transistors Qs+Q1o of the write circuit 56 are cut off, while the transistor Q12 of the successive output circuit 57 is turned on, and the data bus DB is connected to the read circuit 57. As a result, the transistor QCs connected between the data bus DB and the node N5 acts as a cell load, and therefore, a stain current flows through the transistor Q1s depending on whether or not the insulating film of the selected cell is broken. It didn't flow. Oh, data bus D B no'! ffi is 2 vth or 2
The readout circuit 57 identifies such a potential and detects data if it is at a level lower than vth.
第７図のタイミング図を参照して第５図、第６図の回路
動作っまシセルＣＬ２１に対する書込み動作を説明する
。始めに、時刻ｔｏにおいて、ライトイネーブル４８
号ｗｇがハイレベルからローレベルにされて書込みモー
ドに入る。っまシ、書込み制御回路５８はハイレベルの
信号φ７を誉込み回路５６に発生し、ローレベルの信号
φ７を読出し回路５７に発生する。従って、誉込み回路
５６のトランジスタＱｓ＋Ｑｔｏはオンとなシ、他方、
読出し回路５７のトランジスタＱ１２はカットオフし、
ｒ−タノ々スＤＢは書込み回路５６に接続されることに
なる。なお、書込みモードに移る前は書込みデ−タ信号
Ｄｉｎはローレベルにしであるものとする。The circuit operations shown in FIGS. 5 and 6 and the write operation to the cell CL21 will be described with reference to the timing chart shown in FIG. First, at time to, the write enable 48
The signal wg is changed from high level to low level to enter the write mode. The write control circuit 58 generates a high level signal φ7 to the write circuit 56 and a low level signal φ7 to the read circuit 57. Therefore, the transistors Qs+Qto of the honor circuit 56 are not on, and on the other hand,
Transistor Q12 of readout circuit 57 is cut off,
The r-tanos DB will be connected to the write circuit 56. It is assumed that the write data signal Din is at a low level before shifting to the write mode.
次いで、時刻ｔ１において、外部アドレスたとエバセル
ＣＬｔｔのアドレスがアドレスバッファ５５に供給され
、この結果、ローデコーダ５２において、トランジスタ
Ｑ＊ｏ ｒ・・・ｌＱ２”のすべてがカットオフして負
荷トランジスタＱｌ とのノードＮ１がハイレベルとな
シ、従って、トランジスタＱ４がオンとなって負荷トラ
ンジスタＱ３とのノードすなわちワードｍｗＬｚはロー
レベルトする。つまり、ワード線ＷＬ＝が選択される。Next, at time t1, the external address and the address of the Evercell CLtt are supplied to the address buffer 55, and as a result, in the row decoder 52, all of the transistors Q*or...lQ2'' are cut off, and the load transistors Ql and Therefore, the transistor Q4 is turned on and the node with the load transistor Q3, that is, the word mwLz is brought to a low level.In other words, the word line WL= is selected.
また、同時に、コラムデコーダ５３において、トランジ
スタＱａｏ＋・・・＋Ｑｓｎのすべてがカットオフして
負荷トランジスタＱｓ とのノードＮ５ｄＫハイレベル
となシ、従って、トランスファトランジスタＱ７のノー
ドＮ４ もハイレベル（Ｖｃｃ−ＶＨｌ）となる。この
結果、トランジスタＱ８がオンとなシ、ビット線ＢＬＩ
が選択される。このようにして、セルＣＬ２．が選択さ
れることになる。At the same time, in the column decoder 53, all of the transistors Qao+...+Qsn are cut off, and the node N5dK with the load transistor Qs is at a high level, so that the node N4 of the transfer transistor Q7 is also at a high level (Vcc-VHl). ). As a result, transistor Q8 is turned on and bit line BLI
is selected. In this way, cell CL2. will be selected.
次に）時刻ｔｇにおいて、セルＣＬ、ｌのキャパシタｃ
ｇｌの酸化膜７を破壊する場合には、書込みｆ −夕信
号Ｄｔｎヲローレベルからハイレベルニスる。この結果
、畳込み回路５６の内部において、信号φＤＩＮがロー
レベル（Ｖｓ ｇ ）となシ、信号φＤＩＮカハイレペ
ル（Ｖｃｃ以上）とな）、トランジスタＱ９がオン、ト
ランジスタＱ１ｏがカットオフする。Next) At time tg, capacitor c of cell CL, l
When destroying the oxide film 7 of gl, the write signal Dtn is changed from low level to high level. As a result, inside the convolution circuit 56, the signal φDIN becomes low level (Vs g ), the signal φDIN becomes high level (above Vcc), the transistor Q9 is turned on, and the transistor Q1o is cut off.
従って、データバスＤＢの電位はＶＣＣとなる。データ
バスＤＢの電位が上昇すると、■１０ダート５４のトラ
ンジスタＱｓがカットオフしてそのダート電位がダート
−ソース間の容置結合にょシ上昇し、この結果、トラン
ジスタＱ７がカットオフしてノードＮ４がフローティン
グ状態となシ、さらに、データバスＤＢの電位が上昇す
ると、ノードＮ４は電源電圧ＶＣＣ以上となる。っまシ
、ノードＮ４はプートストラップ効果にょシ電＃電圧Ｖ
ｃｃ以上となシ、この結果、トランジスタＱ８が再びオ
ン状態となシ、データーぐスＤＢの電位に追随してビッ
ト線ＢＬＩの電位もＶＣＣとなる。このようにして、第
４図（４）の書込みモード状態が得られ、キャノ臂シタ
Ｃｌ１ｌは破壊されることになる。Therefore, the potential of data bus DB becomes VCC. When the potential of the data bus DB rises, the transistor Qs of the 10 dart 54 is cut off, and the dart potential rises due to the capacitive coupling between the dart and the source.As a result, the transistor Q7 is cut off and the node N4 is in a floating state, and further, when the potential of data bus DB rises, node N4 becomes equal to or higher than power supply voltage VCC. Yes, node N4 has Pootstrap effect voltage #V
As a result, the transistor Q8 is turned on again, and the potential of the bit line BLI also becomes VCC following the potential of the data signal DB. In this way, the write mode state shown in FIG. 4(4) is obtained, and the canopy arm Cl1l is destroyed.
もちろん、キャパシタＣａｔ を破壊しないときには、
書込みデータ信号Ｄｉｎはローレベルに保持される。Of course, when the capacitor Cat is not destroyed,
Write data signal Din is held at low level.
時刻ｔ３にて絶縁膜７の破壊が完了すると、時刻ｔ４に
おいて、書込みデータ信号Ｄｉｎをローレベルにし、時
刻ｔ５において、新たな外部アドレスを供給して次のセ
ルへの書込み動作に移る。When the destruction of the insulating film 7 is completed at time t3, the write data signal Din is set to low level at time t4, and at time t5, a new external address is supplied and the write operation to the next cell is started.
上述の動作説明から分るように、データ・ぐスＤＢの電
位としては、２ｖｔｈおよびＶＣＣの２つがある。ここ
で、２ｖｔｈレベルを発生する回路は続出し回路５７に
内蔵され、たとえば第８図に示される。第８図において
、Ｑｓｔ ｒ Ｑ１１６はデプレッション形トランジス
タ、他ハ工ンハンスメント彫トランジスタである。従っ
て、エンハンスメント形トランジスタのスレッシュホー
ルド１１Ｅ圧ヲＶｔｈとすれば、ソース−ダート間が接
続された卜２ンジスタＱｌｌ！ ｈ Ｑｓｓ ｒ Ｑａ
４の３段接続のノードＮ６の電位は３ ｖｔｈであシ、
従って、ノードＮｓの電位は３ ｖｔｈ ｖ ｔｈ ＝
２ ｖｔｈ テある。つまシ、第９図に示すように、
電源電圧ＶＣＣが３ ｖｔｈ以上であれば、ノードＮ６
の電位は３ ｖｔｈと安定し、従って、ノードＮ５の電
位も２ ｖｔｈと安定するＯ
発明の詳細
な説明したように本発明によれば、簡素な回路によシ得
られる安定電圧（２Ｖｔｈ）を用いることによシ、ｖｃ
ｃ／２発生用の回路が不要となシ、しかも、静電破壊電
圧ＶＢＤの設定マーノンも広くできるので、製造し易い
という効果を奏する。As can be seen from the above description of the operation, there are two potentials of the data/gus DB: 2vth and VCC. Here, a circuit for generating the 2vth level is built into the continuous output circuit 57, as shown in FIG. 8, for example. In FIG. 8, Qstr Q116 is a depletion type transistor, and the other part is an enhancement type transistor. Therefore, if the threshold voltage 11E of the enhancement type transistor is Vth, then the second transistor Qll! connected between the source and the dirt! h Qss r Qa
The potential of the node N6 of the three-stage connection of 4 is 3 vth,
Therefore, the potential of node Ns is 3 vth v th =
There is 2 vth te. As shown in Figure 9,
If the power supply voltage VCC is 3 vth or more, the node N6
The potential of the node N5 is stabilized at 3 vth, and therefore the potential of the node N5 is also stabilized at 2 vth. By using it, vc
There is no need for a circuit for generating c/2, and the electrostatic breakdown voltage VBD can be set over a wide range, making it easy to manufacture.
第１図（Ａ）は本発明に係るＰＲＯＭの一実施Ｖ／ｕを
示す平面図、第１図（Ｂ）は第１図（Ａ）のＢ−Ｂ線断
面図、第１図（Ｃ）は第１図（４）のＣ−Ｃ線断面図、
第２図は第１図（勾の等価回路図、第３図（４）、第３
図（Ｂ）は既に本願出願人によシ提案された第１図（Ａ
）の回路動作を説明するためのタイミング図、第４図（
４）、第４図（Ｂ）は本発明によシ提案された第１図（
４）の回路動作を説明するためのタイミング図、第５図
は第４図（Ａ）、第４図（Ｂ）の書込み／ａ出し動作を
実行するためのＦＲＯＭの全体ｉ倣を示すブロック図、
第６図は第５図の一部詳細な回路図、第７図は第５図お
よび第６図の回路動作を説明するためのタイミング図、
第８図は第５図の書込み回路に内蔵される安定電圧回路
の回路図、第９図は第８図の回路動作を説明するだめの
タイミング図である。
ＷＬｌ、ＷＬ、： ’７−ド線、ＢＬｔ ＊ ＢＬ２
’ビット線、ＣＬ、ｌ〜ＣＬ２． ：メモリセル、Ｄ■
〜Ｄ２！：ＰＮ接合ダイオード、０１１〜Ｃ■ ：キャ
パシタ、ＶＣＯｒ ”８８ ：電源電圧、ｖＢＤ：静電
破壊電圧、７：絶縁層、６，８・・・電極層。
特許出願人
富士通株式会社
特許出願代理人
弁理士 青 木 朗
弁理士 西 舘 和 之
弁理士 内 １）幸 男
弁理士 山 口 昭 之
第３図（Ｂ’）
第４図（Ａ）
′：’−’、、ｊ−〉←−書込みモード第４図（Ｂ）
イで’＋、−’＋−読出しモード
第５図FIG. 1(A) is a plan view showing one implementation V/u of PROM according to the present invention, FIG. 1(B) is a sectional view taken along the line B-B of FIG. 1(A), and FIG. 1(C) is a sectional view taken along the line C-C in FIG. 1 (4),
Figure 2 is equivalent to Figure 1 (equivalent circuit diagram of slope, Figure 3 (4),
Figure (B) is the same figure as Figure 1 (A), which was already proposed by the applicant.
) is a timing diagram for explaining the circuit operation of (
4), Fig. 4(B) is the same as Fig. 1(B) proposed by the present invention.
4) is a timing diagram for explaining the circuit operation, and FIG. 5 is a block diagram showing the entire copy of FROM for executing the write/a output operations of FIGS. 4(A) and 4(B). ,
6 is a partial detailed circuit diagram of FIG. 5, FIG. 7 is a timing diagram for explaining the circuit operation of FIGS. 5 and 6,
FIG. 8 is a circuit diagram of a stable voltage circuit included in the write circuit of FIG. 5, and FIG. 9 is a timing diagram for explaining the circuit operation of FIG. 8. WLl, WL,: '7-d line, BLt * BL2
'Bit lines, CL, l to CL2. :Memory cell, D■
~D2! : PN junction diode, 011~C■ : Capacitor, VCOr "88: Power supply voltage, vBD: Electrostatic breakdown voltage, 7: Insulating layer, 6, 8... electrode layer. Patent applicant Fujitsu Limited Patent application agent Patent Attorney Akira Aoki Patent Attorney Kazuyuki Nishidate 1) Yuki Male Patent Attorney Akiyuki Yamaguchi Figure 3 (B') Figure 4 (A) ′:'-',,j->←-writing Mode Figure 4 (B) '+', -'+- read mode Figure 5
Claims (1)
ット線と前記各ワード線との交差点に設けられた複数の
メモリセルを具備し、前記各メモリセルが、ＰＮ接合タ
イオードと、第１の電源電圧と第２の電源電圧との間の
中間電圧で絶縁破壊される絶縁層を２つの電極層で挾ん
で構成されるキャパシタとからなシ、 スタンバイモードに際しては、前記ワード線の電位を前
記第１の電源電圧に保持し、前記ビット線の電位を前記
静電破壊電圧と前記第２の電源電圧との間の電圧に保持
するスタンバイ手段、誓込みモードに際しては、選択さ
れたワード線の電位を前記第２の電源電圧に保持し、選
択されたビット線の電位を前記第１の電圧に保持する書
込み手段、および 抗出しモードに際しては、選択されたワード線の電位を
前記第２の電源電圧に保持し、選択されたビット線の電
位を抗出しデータとして送出する読出し手段を具備する
プログラマブルリードオンリメモリ。[Scope of Claims] 1. A plurality of word lines, a plurality of bit lines, and a plurality of memory cells provided at the intersections of each of the bit lines and each of the word lines, each of the memory cells comprising: It consists of a PN junction diode and a capacitor composed of two electrode layers sandwiching an insulating layer that breaks down at an intermediate voltage between the first power supply voltage and the second power supply voltage. , standby means for maintaining the potential of the word line at the first power supply voltage and the potential of the bit line at a voltage between the electrostatic breakdown voltage and the second power supply voltage, in the pledge mode; is a write means for holding the potential of the selected word line at the second power supply voltage and the potential of the selected bit line at the first voltage; A programmable read-only memory comprising reading means for holding the potential of the line at the second power supply voltage and transmitting the potential of the selected bit line as output data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241899A JPS60136099A (en) | 1983-12-23 | 1983-12-23 | Programmable read-only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241899A JPS60136099A (en) | 1983-12-23 | 1983-12-23 | Programmable read-only memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136099A true JPS60136099A (en) | 1985-07-19 |
Family
ID=17081205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241899A Pending JPS60136099A (en) | 1983-12-23 | 1983-12-23 | Programmable read-only memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136099A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415966A (en) * | 1987-07-10 | 1989-01-19 | Toshiba Corp | Storage device |
| US5379250A (en) * | 1993-08-20 | 1995-01-03 | Micron Semiconductor, Inc. | Zener programmable read only memory |
| US5691934A (en) * | 1995-07-13 | 1997-11-25 | Douglass; Barry G. | Memory cell and method of operation thereof |
| US5851882A (en) * | 1996-05-06 | 1998-12-22 | Micron Technology, Inc. | ZPROM manufacture and design and methods for forming thin structures using spacers as an etching mask |
| JP2010520574A (en) * | 2007-03-02 | 2010-06-10 | フリースケール セミコンダクター インコーポレイテッド | Integrated circuit fuse array |
-
1983
- 1983-12-23 JP JP58241899A patent/JPS60136099A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5646879A (en) * | 1993-08-20 | 1997-07-08 | Micron Technology, Inc. | Zener programmable read only memory |
| US5691934A (en) * | 1995-07-13 | 1997-11-25 | Douglass; Barry G. | Memory cell and method of operation thereof |
| US5851882A (en) * | 1996-05-06 | 1998-12-22 | Micron Technology, Inc. | ZPROM manufacture and design and methods for forming thin structures using spacers as an etching mask |
| US6413812B1 (en) | 1996-05-06 | 2002-07-02 | Micron Technology, Inc. | Methods for forming ZPROM using spacers as an etching mask |
| JP2010520574A (en) * | 2007-03-02 | 2010-06-10 | フリースケール セミコンダクター インコーポレイテッド | Integrated circuit fuse array |
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