JPS6013572B2 - Transient state detection device - Google Patents

Description

【発明の詳細な説明】 本発明はＣＭＯＳ（相補ＭＯＳ）回路のＰチャネル型及
びＮチャネル型ＭＯＳトランジスタが同時にターンオン
する過渡状態を検出する過渡状態検出装置に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a transient state detection device for detecting a transient state in which P-channel type and N-channel type MOS transistors of a CMOS (complementary MOS) circuit are simultaneously turned on.

ＣＭＯＳ回路は低消費電力でしかも雑音余裕度が大であ
るという優れた特性を有しているが、これは論理反転後
のスタティックな状態における特性である。CMOS circuits have excellent characteristics of low power consumption and high noise margin, but these are characteristics in a static state after logic inversion.

しかし論理が反転する際には、Ｐチャネル型ＭＯＳトラ
ンジスタ及びＮチャネル型ＭＯＳトランジスタ共にオン
状態となるため、ＣＭＯＳ回路の電源電極間にかなりの
大電流が流れ、また入力論理レベルが“１”〜“０”の
中間レベルにあるから、雑音に対して敏感となる。特に
入力論理レベルがゆるやかに“１”から“０”レベル、
または“０”から“１”レベルへと変化する場合には、
低消費電力、雑音余裕度大というＣＭＯＳ回路の特長は
全くなくなってしまう。そこで本発明の目的とするとこ
ろは、ＣＭＯＳ回路の過渡状態を検出し、これにより得
られる検出信号を利用してＣＭＯＳ回路の消費電力、雑
音余裕度などの特性改善をはかろうとするものである。However, when the logic is inverted, both the P-channel MOS transistor and the N-channel MOS transistor are turned on, so a fairly large current flows between the power supply electrodes of the CMOS circuit, and the input logic level changes from "1" to Since it is at an intermediate level of "0", it is sensitive to noise. In particular, when the input logic level is gradually changed from “1” to “0” level,
Or when changing from “0” to “1” level,
The features of CMOS circuits, such as low power consumption and high noise margin, are completely lost. Therefore, an object of the present invention is to detect the transient state of a CMOS circuit and use the detection signal obtained thereby to improve the characteristics of the CMOS circuit, such as power consumption and noise margin. .

以下図面を参照して本発明の一実施例を説明する。第１
図に示す如く電源Ｖ。。とＶｓｓ（アース）間には、抵
抗１１とＮチャネル型ＭＯＳトランジスタ１２とを直列
接続した駆動回路（ィンバータ）１３と、Ｐチャネル型
ＭＯＳトランジスタ１４と抵抗１５とを直列接続した駆
動回路（ィンバータ）１６が並列に設けられる。トラン
ジスタ１２，１４のゲートは論理信号Ｖ，ｎの入力端に
接続され、これらトランジスタ１２，１４の各サブスト
レート電極は自己のソース端に接続される。ィンバータ
１３の出力端ＡはＣＭＯＳ型ノア回路１７の一入力端に
接続され、ィンバータ１６の出力端Ｂはインバーター８
を介してノア回路１７の他の入力端に接続される。上記
抵抗１１，１５は出来る限り高い抵抗値（例えば１０皿
Ｑ）とする。An embodiment of the present invention will be described below with reference to the drawings. 1st
Power supply V as shown in the figure. . and Vss (ground), a drive circuit (inverter) 13 has a resistor 11 and an N-channel MOS transistor 12 connected in series, and a drive circuit (inverter) has a P-channel MOS transistor 14 and a resistor 15 connected in series. 16 are provided in parallel. The gates of the transistors 12 and 14 are connected to the input terminals of the logic signals V and n, and the respective substrate electrodes of these transistors 12 and 14 are connected to their own source terminals. Output terminal A of inverter 13 is connected to one input terminal of CMOS type NOR circuit 17, and output terminal B of inverter 16 is connected to inverter 8.
It is connected to the other input terminal of the NOR circuit 17 via. The resistance values of the resistors 11 and 15 are set to be as high as possible (for example, 10 plates Q).

またトランジスタ１２，１４の各スレツシュホールド電
圧は第１図の回路で制御されるＣＭＯＳ回路の構成素子
のスレッシュホールド電圧と等しくすることが望ましい
。しかしこのＣＭＯＳ回路と第１図の回路が集積回路で
構成される場合には、双方共に同条件で構成されるから
問題ない。第１図の回路において、ィンバータ１３．１
６は共に高抵抗負荷をそなえているため、第２図に示す
ように急峻な入出力特性を示す。It is also desirable that the threshold voltages of transistors 12 and 14 be equal to the threshold voltages of the components of the CMOS circuit controlled by the circuit of FIG. However, if this CMOS circuit and the circuit shown in FIG. 1 are constructed as integrated circuits, there is no problem since both are constructed under the same conditions. In the circuit of FIG. 1, inverter 13.1
6 both have high resistance loads, so they exhibit steep input/output characteristics as shown in FIG.

ここで特性１はィンバータ１３に対応し、特性ｍはィン
バータ１８を含むィンバータ１６に対応している。また
ＶｔｈＮはトランジスタトランジスター２のスレッシュ
ホ−ルド電圧、Ｖ岬はトランジスタ１４のスレッシュホ
ールド電圧である。上記ィンバータ１３，１６の出力の
否定論理和をとると、各ィンバータの出力が同時に“０
”である期間を示す出力を取り出すことができる。Here, characteristic 1 corresponds to inverter 13, and characteristic m corresponds to inverter 16 including inverter 18. Further, VthN is the threshold voltage of the transistor 2, and V is the threshold voltage of the transistor 14. When the NOR of the outputs of the inverters 13 and 16 is taken, the output of each inverter becomes "0" at the same time.
” can be retrieved to indicate a period of time.

即ちこの回路では、過渡状態のとき出力Ｖｏｕｔは“１
”レベルとなる。定常状態では一方が“１”、他方が“
０”レベルとなるので、出力Ｖｏｕｔは“０”となり、
これで過渡状態の判別が可能となるのである。なお上記
／ア回路１７は一例であり、どのような出力信号が欲し
いかにより、オア回路、ェクスルーシブ・オァ回路など
のゲート回路と層換えることもできる。That is, in this circuit, the output Vout is “1” in a transient state.
” level. In steady state, one side is “1” and the other is “1” level.
0” level, the output Vout becomes “0”,
This makes it possible to distinguish between transient states. Note that the above-mentioned /A circuit 17 is just an example, and depending on what kind of output signal is desired, it can be replaced with a gate circuit such as an OR circuit or an exclusive OR circuit.

例えば／ア回路１７をェクスルーシブ・オア回路と層換
えて場合、ィンバータ１８を省略すれば、第２図の１と
ｎの特性が得られるから、この１とｎの論理値が相異す
る区間が過渡状態に対応し、ェクスクルーシブ・オア回
路の所期の出力が得られるわけである。また負荷抵抗１
１，１５は、本検出回路の電力消費を少なくし、また入
出力特性を急峻化するために、高抵抗としておく必要が
ある。第３図、第４図は第１図の検出回路からの信号で
、雑音に弱い回路または雑音をきらう回路にィンヒビッ
トをかけてＣＭＯＳ回路を雑音に対し強くしたものであ
る。即ち第３図ではＣＭＯＳ回路２１，２２間の信号伝
達経路にアンド回路２３を設け、第１図に示す検出回路
２４でＣＭＯＳ回路２１の出力の過渡状態を検出し、ア
ンド回路２３でィンヒビットをかけるのである。この場
合ゲート回路２３を用いているので、検出回路２４の出
力としては第１図の回路出力Ｖｏｕｔを反転化したもの
を用いる。第４図も第３図の場合とほとんど同様で、Ｃ
ＭＯＳ回路３１，３２，３３のカスケード接続回路の各
信号伝達経路にアンド回路３４，３５，３６を介挿し、
ＣＭＯＳ回路３１の入力端における論理信号を検出回路
２４で検出して、アンド回路３４〜３６でインヒビツト
をかけるのである。For example, if the /A circuit 17 is replaced with an exclusive OR circuit and the inverter 18 is omitted, the characteristics of 1 and n shown in FIG. This allows the desired output of the exclusive-OR circuit to be obtained in response to transient conditions. Also, load resistance 1
1 and 15 need to have high resistance in order to reduce the power consumption of this detection circuit and steepen the input/output characteristics. FIGS. 3 and 4 show signals from the detection circuit of FIG. 1, which make the CMOS circuit more resistant to noise by inhibiting noise-sensitive circuits or noise-averse circuits. That is, in FIG. 3, an AND circuit 23 is provided in the signal transmission path between the CMOS circuits 21 and 22, the detection circuit 24 shown in FIG. 1 detects the transient state of the output of the CMOS circuit 21, and the AND circuit 23 applies an inhibit. It is. In this case, since the gate circuit 23 is used, the output of the detection circuit 24 is an inverted version of the circuit output Vout in FIG. Figure 4 is almost the same as Figure 3, and C
AND circuits 34, 35, and 36 are inserted in each signal transmission path of a cascade connection circuit of MOS circuits 31, 32, and 33,
The logic signal at the input terminal of the CMOS circuit 31 is detected by the detection circuit 24, and inhibited by the AND circuits 34-36.

第５図は第１図の検出回路からの信号で、ＣＭＯＳ回路
の電源制限を行ない、低消費電力化をはかるものである
。FIG. 5 shows a signal from the detection circuit of FIG. 1, which limits the power supply of the CMOS circuit to reduce power consumption.

ここでいう電源ラインの電流制限とは、電流を減少化す
ることのみにとどまらず、電流を遮断することも含まれ
る。即ちＣＭＯＳ回路４１に電源Ｖ。。とＶｓｓを供Ｖ
給するラインに電流制限回路５２，５３を介挿し、第１
図の検出回路２４で電流制限回路５２，５３の制御を行
なう。これにより過渡状態での電力損失を減少化できる
ものである。電流制限回路５２，５３は、例えばＰチャ
ネル型ＭＯＳトランジスタ、Ｎチャネル型ＭＯＳトラン
ジスタで具体化できる。なおこれら回路５２，５３はい
ずれか一方のみを用いるだけでもよい。以上説明した如
く本発明によれば、ＣＭＯＳ回路が過渡状態にうつるの
を検出し、これにより得られる検出信号を利用するもの
であるから、ＣＭＯＳ回路の消費電力、雑費余裕度など
の特性改善がはがれるものである。The term "limiting the current of the power supply line" as used herein is not limited to reducing the current, but also includes cutting off the current. That is, the CMOS circuit 41 is supplied with a power supply V. . and Vss.
Current limiting circuits 52 and 53 are inserted into the supply line, and the first
The detection circuit 24 shown in the figure controls the current limiting circuits 52 and 53. This makes it possible to reduce power loss during transient conditions. The current limiting circuits 52 and 53 can be implemented using, for example, a P-channel type MOS transistor or an N-channel type MOS transistor. Note that only one of these circuits 52 and 53 may be used. As explained above, according to the present invention, since the transition of a CMOS circuit to a transient state is detected and the detection signal obtained thereby is utilized, characteristics such as power consumption and margin for miscellaneous expenses of the CMOS circuit can be improved. It can be peeled off.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示す回路図、第２図は同回
路のィンバータ入出力特性図、第３図ないし第５図は本
発明の応用例を示す回路図である。 １１，１５・・・・・・高抵抗、１２，１４・・・・・
・ＭＯＳトランジスタ、１３，１６・・・・・・ィンバ
ータ（駆動回路）、１７……ノア回路（ゲート回路）、
２１，２２，３１〜３３・…・・ＣＭＯＳ回路、２４・
・・・・・過渡状態検出回路、２３，３４〜３６・・・
・・・アンド回路（禁止回路）、４１・・・・・・ＣＭ
ＯＳ回路、５２，５３・・・・・・電流制限回路。 才１図 ２・２ 欧 才３図 ギム図 オ５図FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is an inverter input/output characteristic diagram of the same circuit, and FIGS. 3 to 5 are circuit diagrams showing application examples of the present invention. 11, 15... High resistance, 12, 14...
・MOS transistor, 13, 16... Inverter (drive circuit), 17... NOR circuit (gate circuit),
21, 22, 31-33...CMOS circuit, 24.
...Transient state detection circuit, 23, 34 to 36...
...AND circuit (prohibited circuit), 41...CM
OS circuit, 52, 53...Current limit circuit. Figure 1, figure 2, figure 3, figure 3, figure 5, figure 5

Claims (1)

【特許請求の範囲】[Claims] １ 論理信号をゲート入力とするＰチヤネル型及びＮチ
ヤネル型ＭＯＳトランジスタとこれらトランジスタの負
荷素子とを有した各駆動回路、これら駆動回路の各出力
を入力とし前記論理信号の過渡状態に対応するパルス信
号を発生するゲート回路を具備したことを特徴とする過
渡状態検出装置。1 each drive circuit having a P-channel type and N-channel type MOS transistor having a logic signal as a gate input and a load element of these transistors, and a pulse corresponding to a transient state of the logic signal having each output of these drive circuits as input; A transient state detection device characterized by comprising a gate circuit that generates a signal.