JPS60133587A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPS60133587A JPS60133587A JP58241373A JP24137383A JPS60133587A JP S60133587 A JPS60133587 A JP S60133587A JP 58241373 A JP58241373 A JP 58241373A JP 24137383 A JP24137383 A JP 24137383A JP S60133587 A JPS60133587 A JP S60133587A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Landscapes
- Static Random-Access Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、データの書き込みおよび読み出しを行なう
ランダムアクセス型の半導体記憶装置に関し、特にすべ
てのメモリセルデータのクリアもしくはセットが容易に
行なえるようにしたものである。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a random access type semiconductor memory device for writing and reading data, and in particular to a semiconductor memory device that allows all memory cell data to be easily cleared or set. This is what I did.
第１図は従来のランダムアクセス型の半導体記憶装置（
以下ＲＡＭと称する）の構成を示すブロック図である。Figure 1 shows a conventional random access semiconductor memory device (
FIG. 2 is a block diagram showing the configuration of a RAM (hereinafter referred to as RAM).
このＲＡＭでは、行方向および列方向にたとえばそれぞ
れ８個ずつメモリセル１１がマ） ＩＪクス萩に配置さ
れている。行デコーダ１２にはＡ０〜Ａ ｚ ｒ Ａ
ｏ −” ２０組合せからなるアドレスが供給されるよ
うになっていて、このアドレスに応じてＲｏ−Ｒ，の８
つの出力端のうちいずれか１つが選択駆動される。In this RAM, for example, eight memory cells 11 are arranged in matrix in the row and column directions. The row decoder 12 has A0 to AzrA
o -” addresses consisting of 20 combinations are supplied, and depending on this address, 8 of Ro-R,
One of the two output terminals is selectively driven.
行デコーダ１２のＲｏ−Ｒ，の出力端には８本の各行線
１３０〜１３７がそれぞれ接続され、さらに各行線１３
．〜１３７には上記各同一行毎に配置された８個のメモ
リセルノ１が並列接続されている。したがって、行デコ
ーダＪ２の１つの出力端がアドレスに応じて選択駆動さ
れることにより、この出力端に対応した１つの行にある
８個のメモリセル１ノが同時に選択される。Eight row lines 130 to 137 are connected to the output end of Ro-R of the row decoder 12, and each row line 13
．． ~137, the eight memory cells 1 arranged in each of the same rows are connected in parallel. Therefore, by selectively driving one output terminal of row decoder J2 according to the address, eight memory cells 1 in one row corresponding to this output terminal are simultaneously selected.
一方、上記各列毎に配置されているそれぞれ８個ずつの
メモリセル１ノは、各１対の列線１４ｏ 、ノ５０−１
４７．７５７を介して８個の各データ入出力回路１６６
〜ノロ７に接続されている。上記データ入出力回路１６
ｏ〜１６７は、−上記行デコーダ１２によって選択され
た１行分のメモリセル１１に対してデータＤｏ−＝Ｄ７
の書き込みもしくはメモリセル１ノからデータＤｏｘｐ
７の読み出しを行なうためのものである。なお、このＲ
ＡＭで各メモリセル１１に対して１対の列線１４．１５
が接続されているのは、各メモリセル１１がたとえば第
２図に示すように、２個のインバータからなるフリ・ノ
ブフロッグｙと２個のトランスファーゲート２１゜２２
とで構成され、記憶データとして“１” 、”０″の相
補データを用いる形式のものであるからである。そして
データ書き込み時あるいはデータ読み出し時に、一方（
図中、各左側）の列線１４が０＃に、他方（同じく各右
側）の列線１５が１＃にそれぞれされたときのデータを
たとえば１”とし、これとは反対のデータを０＃とじて
いる。On the other hand, each of the eight memory cells 1 arranged in each column has a pair of column lines 14o and 50-1.
47.757 to each of the eight data input/output circuits 166
~Connected to Noro 7. The above data input/output circuit 16
o to 167 are -data Do-=D7 for one row of memory cells 11 selected by the row decoder 12;
writing or data Doxp from memory cell 1
This is for reading out 7. Furthermore, this R
One pair of column lines 14.15 for each memory cell 11 in AM
The reason is that each memory cell 11 is connected to a free-knob frog y consisting of two inverters and two transfer gates 21, 22, as shown in FIG.
This is because it is of a format that uses complementary data of "1" and "0" as storage data. Then, when writing data or reading data, one side (
In the figure, when the column line 14 on the left side is set to 0# and the column line 15 on the other side (also on the right side) is set to 1#, the data is, for example, 1'', and the opposite data is 0#. It is closed.
ところで、ＲＡＭ１用いたシステムでは、／ステムのリ
セット時にＲＡＭの記憶データをクリアする、つまりす
べてのメモリセルデータを０Ｍに設定する必要がしばし
ば生じている。このような場合、従来のＲＡＭでは、８
行分のメモリセル１１を１行ずつ順次選択し、各行の８
個のメモリセル１１１１ｉＣ対して８個のデータ入出力
回路１６６〜１６□で′°０”のデータ書き込み全並列
的に行なっている。このため、８行分のメモリセル１ノ
の全てに°０Ｈのデータ書き込みを行なうためには、ア
ドレス入力からデータ入力に至る動作を８回＆染す返す
必要があり、一般的にはＮ行のメモリセルからなるＲＡ
ＭではＮ回の”０”プ′−タ外き込みを必要とする・従
って、１回のプ′−タ巷き込み時間は短かくとも、メモ
リ容量が太きい、すなわち行数Ｎが大きいＲＡＭではデ
ータのクリアにかなりの時間がかかることになる。これ
は／ステムのリヤ１．ト時間を長くすることになり、好
ましいものではない。さらに、ＲＡＭを用いた他の／ス
テムでは、ＲＡＭの記憶データをセ、！トする、すなわ
ちすべてのメモリセルデータをＩｔ １１＋にする必要
があるが、この場合しもクリア時と同様にかなりの長い
時間がかかってしまう。By the way, in a system using the RAM1, it is often necessary to clear the data stored in the RAM when resetting the /stem, that is, to set all memory cell data to 0M. In such a case, with conventional RAM, 8
The memory cells 11 for each row are sequentially selected one by one, and the 8
'°0' data is written in parallel in eight data input/output circuits 166 to 16□ for each memory cell 1111iC. Therefore, all eight rows of memory cells 1111iC write '0H' data in parallel. In order to write data, it is necessary to repeat the operation from address input to data input eight times, and generally the RA consists of N rows of memory cells.
In M, it is necessary to read "0" N times from the printer. Therefore, even though the time to read the printer once is short, the memory capacity is large, that is, the number of rows N is large. In RAM, it takes a considerable amount of time to clear data. This is / stem rear 1. This is not preferable as it increases the processing time. Furthermore, in other systems using RAM, data stored in RAM can be stored in the RAM. In other words, it is necessary to set all memory cell data to It 11+, but in this case, it takes a considerable amount of time as in the case of clearing.
この発明は上記のよう、な事情を考慮してなされたもの
でアリ、その目的は、すべてのメモリセルの記憶データ
のクリアもしくはセラトラ短時間で行なうことができる
半導体記憶装置を提供するととにある。This invention has been made in consideration of the above-mentioned circumstances, and its purpose is to provide a semiconductor memory device that can clear or erase data stored in all memory cells in a short period of time. .
この発明による半導体記憶装置は、行デコーダの出力端
と行線との間に複数の論理和回路を設け、これら論理和
回路の各−万人力信号として行デコーダの各出力信号を
供給し、各他方入力信号として制御信号を並列的に供給
するようにしたものである。この発明によれば、上記論
理和回路に制御信号を供給することによってすべての行
線に接続されているメモリセルを並列的に選択すること
ができ、これにより行数の多少にかかわらずたった１度
のデータ書き込み動作によってすべてのメモリセルの記
憶データのクリアもしくはセットが行なわれる。The semiconductor memory device according to the present invention provides a plurality of OR circuits between the output end of a row decoder and a row line, supplies each output signal of the row decoder as a universal signal of each of these OR circuits, and supplies each output signal of the row decoder as a universal signal of each of these OR circuits. On the other hand, a control signal is supplied in parallel as an input signal. According to this invention, by supplying a control signal to the logical sum circuit, memory cells connected to all row lines can be selected in parallel, so that regardless of the number of rows, only one The data stored in all memory cells is cleared or set by the data write operation at the same time.
〔発明の実施例〕
以下図面を参照してこの発明の一実施例を説明する。第
３図はこの発明に係る半導体記憶装置の構成を示すブロ
ック図であり、前記第１図と対応する箇所には同一符号
を付してその説明は省略する。この第３図装置が第１図
のものと異なるところは、行デコーダ１２の出力端Ｒ０
〜Ｒ７と行線１３ｏ−１３７との間に論理和回路１７ｏ
〜１７７が設けられている点にある。上記各論理和回路
Ｊ７ｏ〜１７７は各ＮＯＲダート１８ｏ 〜１８７ と
これらＮＯＲゲート１８ｏ〜１８７の出力信号を反転す
るように設けられた各インバータ１９ｏ〜ノ９７とで構
成されている。さらに上記各ＮＯＲゲート１８ｏ−１８
７の一方入力信号として行デコーダＪ２の出力端Ｒｏ−
Ｒ７の信号のうち対応するものが入力されるようになっ
ており、かつ他方入力信号として制御信号Ｃが並列的に
入力されるようになっている。[Embodiment of the Invention] An embodiment of the invention will be described below with reference to the drawings. FIG. 3 is a block diagram showing the configuration of a semiconductor memory device according to the present invention, and parts corresponding to those in FIG. The difference between this device in FIG. 3 and the device in FIG. 1 is that the output terminal R0 of the row decoder 12
-Order circuit 17o between R7 and row lines 13o-137
-177 are provided. Each of the OR circuits J7o-177 is composed of each NOR gate 18o-187 and each inverter 19o-97 provided to invert the output signals of these NOR gates 18o-187. Furthermore, each of the above NOR gates 18o-18
7 as one input signal of the row decoder J2.
A corresponding one of the signals of R7 is inputted, and a control signal C is inputted in parallel as the other input signal.
このような構成において、各論理和回路１７Ｑ〜１７７
にパ１”にされた制御信号Ｃｉ大入力る。In such a configuration, each OR circuit 17Q to 177
A control signal Ci, set to 1", is input.
これにより、すべての行線１３Ｑ〜１３７は行デコーダ
Ｉ２の出力端ＲＯ”Ｒ７の信号にかかわらず全てパ１”
にされる。すなわち、このとき、各行線１３ｏ〜１３７
に接続されているそれぞれ８個のメモリセル１１すなわ
ち全てのメモリセル１１が並列的に選択され、それぞれ
データを書き込める状態にされる。引き続き各データ入
出力回路１６ｏ〜１６７が各列線１４゜。As a result, all the row lines 13Q to 137 are all set to 1" regardless of the signal at the output terminal RO"R7 of the row decoder I2.
be made into That is, at this time, each row line 13o to 137
The eight memory cells 11 connected to each of the memory cells 11, that is, all the memory cells 11, are selected in parallel, and each is brought into a state in which data can be written. Subsequently, each data input/output circuit 16o to 167 is connected to each column line 14°.
１５ｏ〜’４７１Ｊ５７にＲ０”のデータを出力、すな
わち各一方の列線１４に°゛１″を、各他方の列線１５
に０″ヲそれぞれ出力する。すると、すべてのメモリセ
ル１１は予めデータ書き込み可能状態にされているので
、この後、すべてのメモリセル１１でＲ０”のデータ書
き込みが行なわれる。すなわち、この１回のデータ書き
込み動作によって、すべてのメモリセルの記憶データの
クリアが行なわれる。なお、各データ入出力回路１６ｏ
−１６７から°゛０”のデータを出力させるためには、
クリアの期間中、人力データＤｏ〜Ｄ７として“０″ヲ
供給すればよい。Output R0'' data to 15o to '471J57, that is, output °1'' to each one column line 14, and output data R0'' to each other column line 15.
Then, since all the memory cells 11 have been previously set in a data writeable state, data R0'' is written in all the memory cells 11. That is, this one data write operation clears the stored data in all memory cells. In addition, each data input/output circuit 16o
In order to output data from -167 to °゛0'',
During the clearing period, "0" may be supplied as the manual data Do to D7.
一方、上記クリア期間に入力データＤ０〜Ｄ。On the other hand, input data D0 to D during the clearing period.
として”ｌ’ｅ供給すれば、各データ入出力回路１６ｏ
〜１６７から各一方の列線１４に”０”が、各他方の列
線１５にＲ１”がそれぞれ出力され、この後、すべての
メモリセルＩＩで′”ｌ”のデータ書き込みが行なわれ
る。すなわち、この場合にはすべてのメモリセルの記憶
データのセ、ットが行なわれる。If "l'e is supplied as "l'e," each data input/output circuit 16o
.about.167 outputs "0" to each column line 14 and R1" to each other column line 15, and thereafter data writing of "1" is performed in all memory cells II. That is, In this case, the data stored in all memory cells are set.
また、」二記クリア期間に、入力データＤ。〜Ｄ７のう
ち任意のものを” １ ”に、残りをＩＩ ＯＩＴにそ
れぞれ設躍して供給すれば、それぞれ対応するデータ入
出力回路１６と接続されているメモリセルＩＩに対し各
列毎に１′もしくは°Ｏ″のデータ赴き込みを行なわせ
ることができる。Also, during the clearing period described in ``2'', input data D. ~ D7 can be set to "1" and the rest to II OIT. ' or °O'' data import can be performed.
上記制御信号Ｃがｌ″にされているクリア期間以外の期
間でＵ−１各論即和回路ユ仁ｌ」−〜１７７を介して行
デコーダＩ２からの出力信号が行線ｔ ５ｏ−７３７１
ｃ伝えられる、７したがって、この期間ではアドレスに
むして１行分のメモリセルＪノが、同紙され、この後、
データ入出力回路に対するデータ書き込みもしくはデー
タ読み出しが行なわれる。During a period other than the clear period when the control signal C is set to l'', the output signal from the row decoder I2 is sent to the row line t5o-7371 via the logic/sum circuit unit l''-177 of U-1.
7 Therefore, in this period, one row of memory cell J is written in the address, and after this,
Data is written to or read from the data input/output circuit.
このように上記実施例によれば、すべての行のメモリセ
ル１１を並列的に選択し、これらのメモリセル１１に対
して並列的にデータ書き込みを行なうようにしへので、
１回のデータ書き込みにより全てのメモリセルの記憶ブ
ータラ６０“もしくはＲ１”にすることができる。しか
も、従来のものに対して行数に応じた数の論理和回路１
７を追カロするだけでよいので、チ、シブサイズの増加
を嫌う集積回路化に際しても有利である。As described above, according to the above embodiment, the memory cells 11 in all rows are selected in parallel, and data is written to these memory cells 11 in parallel.
By writing data once, all memory cells can be set to the memory booter 60 ``or R1''. Moreover, compared to the conventional one, the number of logical sum circuits corresponds to the number of rows.
Since it is only necessary to add the number 7, it is also advantageous when integrating circuits where an increase in chip size is undesirable.
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。たとえ
ば上記実施例では各論理和回路２仁１をＮＯＲグートノ
８とインバータ１９とで構成する場合について説明した
が、これはその代りにＯＲダートのみで構成するように
してもよい。It goes without saying that the present invention is not limited to the above-mentioned embodiments, and that various modifications can be made. For example, in the above embodiment, each logical sum circuit 2 circuit 1 is constructed from a NOR circuit 8 and an inverter 19, but instead, it may be constructed from only an OR circuit.
以上説明したようじこの発明によれば、すべてのメモリ
セルの記憶データのクリアもしくはセット’ｌ短時間で
行なうことができる半導体記憶装置を提供することがで
きる。According to the present invention as described above, it is possible to provide a semiconductor memory device in which data stored in all memory cells can be cleared or set in a short time.
４（ン（面の簡ｔｌ−な説、明
第１図は従来のＲＡＭを示すブロック図、第２図は第１
図のＲＡＭで用いられるメモリセルの回路図、第３図は
この発明の一実施例による半導体記憶装置の構成を示す
ブロック図である。Figure 1 is a block diagram showing a conventional RAM, Figure 2 is a block diagram showing a conventional RAM.
FIG. 3 is a circuit diagram of a memory cell used in the RAM shown in the figure, and FIG. 3 is a block diagram showing the configuration of a semiconductor memory device according to an embodiment of the present invention.
１〕・・・メモリセル、１２・・・行ｒコータ、１３・
・・行線、１４．１５・・・列線、Ｉ６・・・データ人
出力回路、Ｊ７・・・論理和回路、１８・・・ＮＯＲゲ
ート、１９・・・インバータ。1]...Memory cell, 12...Row r coater, 13...
...Row line, 14.15...Column line, I6...Data output circuit, J7...OR circuit, 18...NOR gate, 19...inverter.
出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ３ 第３図Applicant's agent: Patent attorney Takehiko Suzue Figure 1 Figure 2 3 Figure 3
Claims (4)
れそれぞれデータの書き込みが可能な複数のメモリセル
と、上記各行毎に配置された複数のメモリセルが並列に
接続された複数の行線と、アドレスに応じて上記複数の
行線を選択駆動する第１の行線駆動手段と、上記すべて
の行線を並列的に駆動する第２の行線駆動手段とを具備
したことを特徴とする半導体記憶装置。(1) A plurality of memory cells arranged in a row direction and a column direction, each capable of writing data, and a plurality of rows in which the plurality of memory cells arranged in each row are connected in parallel. and a first row line driving means for selectively driving the plurality of row lines according to the address, and a second row line driving means for driving all the row lines in parallel. A semiconductor storage device.
通のデータ読み出し、書き込み回路に並列接続されてい
る特許請求の範囲第１項に記載の半導体記憶装置。(2) The semiconductor memory device according to claim 1, wherein the plurality of memory cells arranged in each column are connected in parallel to a common data read/write circuit.
応した出力端を有し入カアドレスに応じていずれか１つ
の出力端を選択駆動する行デコーダである特許請求の範
囲第１項に記載の半導体記憶装置。(3) The first row line driving means is a row decoder having output terminals corresponding to the number of row lines and selectively driving any one output terminal according to an input address. The semiconductor memory device according to item 1.
手段の出力端と前記行線との間に設けられ、１つの入力
信号として制御信号が並列的に供給される複数の論理回
路で構成されている特許請求の範囲第１項に記載の半導
体記憶装置。(4) The second row line driving means is provided between the output end of the first row line driving means and the row line, and a plurality of control signals are supplied in parallel as one input signal. 2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is configured of a logic circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241373A JPS60133587A (en) | 1983-12-21 | 1983-12-21 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241373A JPS60133587A (en) | 1983-12-21 | 1983-12-21 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60133587A true JPS60133587A (en) | 1985-07-16 |
Family
ID=17073316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241373A Pending JPS60133587A (en) | 1983-12-21 | 1983-12-21 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60133587A (en) |
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- 1983-12-21 JP JP58241373A patent/JPS60133587A/en active Pending
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