JPS60127810A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60127810A JPS60127810A JP23579683A JP23579683A JPS60127810A JP S60127810 A JPS60127810 A JP S60127810A JP 23579683 A JP23579683 A JP 23579683A JP 23579683 A JP23579683 A JP 23579683A JP S60127810 A JPS60127810 A JP S60127810A
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- fet
- fets
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路に関し、特に差動増幅回路を
はじめとする増幅回路において、電流電圧特性の直線性
がよく、大出力振幅を得るために好適な負荷を備えた半
導体集積回路に関するものである。
はじめとする増幅回路において、電流電圧特性の直線性
がよく、大出力振幅を得るために好適な負荷を備えた半
導体集積回路に関するものである。
例えば、GaAsのショットキーゲート型の電界効果ト
ランジスタ(以下、電界効果トランジスタをFETと記
す)を用いて差動増幅回路を構成する場合、第1図(a
)に示すような回路が用いられる。
ランジスタ(以下、電界効果トランジスタをFETと記
す)を用いて差動増幅回路を構成する場合、第1図(a
)に示すような回路が用いられる。
第1図(a)において、TI 、T2はショットキーF
ET、C,は定電流源、R1,R,は抵抗である。FE
T Tl、T2のゲートはそれぞれ入力端子Vil。
ET、C,は定電流源、R1,R,は抵抗である。FE
T Tl、T2のゲートはそれぞれ入力端子Vil。
Viaに接続され、FET Tl 、T2のソースは共
通に定電流源C8に接続され、定電流源C1の他端は第
1の電源VSSに接続され、またFETTl。
通に定電流源C8に接続され、定電流源C1の他端は第
1の電源VSSに接続され、またFETTl。
T2のドレインはそれぞれ出力端子V。1+VO2に接
続され、さらに抵抗R,,R2はそれぞれ出力端子VO
,,V。2と第2の電源vDDの間に接続されている。
続され、さらに抵抗R,,R2はそれぞれ出力端子VO
,,V。2と第2の電源vDDの間に接続されている。
このような回路は、例えば[電子通信学会半導体トラン
ジスタ研究会技術報告5SD81−86Jに示されてい
る。
ジスタ研究会技術報告5SD81−86Jに示されてい
る。
第1・図(a)の回路の動作を、簡単に説明する。
いま、定電流源CIの電流を2Io、 FET T l
。
。
T2の電流をそれぞれI、、I、とする。このとき、次
の関係が成立する。
の関係が成立する。
Is + It = 2 Io ・・・・・・・・・(
1)最初、入力端子の電位が次のように設定されている
とする。
1)最初、入力端子の電位が次のように設定されている
とする。
Vi l=V i 2 = Vo ・・・−・・・・・
(2)この場合には、次の関係となる。
(2)この場合には、次の関係となる。
■、=i、=io ・・・・・・・′・・(3)出力端
子の電位は、次のようになる。
子の電位は、次のようになる。
Vo 1 ” Vex = VDD ”。 ・・・・・
・・・・(4)ただし、1(1= R,= ’Rである
。
・・・・(4)ただし、1(1= R,= ’Rである
。
次に、入力端子に信号電圧が与えられると、(2)式の
直流電圧に信号電圧が重畳されるので、次のように表わ
される。
直流電圧に信号電圧が重畳されるので、次のように表わ
される。
このとき、FET Tl、T2の電流は、(1)式を満
たしながら変化する。
たしながら変化する。
この電流変化は、抵抗R,,R,の電位降下変化となり
、出力端子の電位は次のように変化する。
、出力端子の電位は次のように変化する。
したがって、この場合、入力信号振幅△2Vに対し、出
力信号振幅は2RΔIとなる。ここで、△Iは、FET
Tl、T2のゲート幅、ゲート長、I。、△V等によ
って、その大きさが決定される。
力信号振幅は2RΔIとなる。ここで、△Iは、FET
Tl、T2のゲート幅、ゲート長、I。、△V等によ
って、その大きさが決定される。
第1図(a)の回路では、負荷として抵抗を用いている
が、第1図(blに示すように、抵抗1’L、、R,を
ソースとゲートが接続された)−マリ−オン型のFET
T3とT4で置き換えることもできる。このような構成
の利点は、回路を抵抗を用いることなく、FETのみで
構成できることである。FETT l −T 4を、す
べて同一の工程で製造すれば、FETの特性のバラツキ
が補償されるため、動作マージンが大きくとれる。また
、FET Tl とT2をノーマリ−オン型のFETと
し、FETT3とT4をノーマリ−オン型のFETとす
る等の構成にすることも可能である。
が、第1図(blに示すように、抵抗1’L、、R,を
ソースとゲートが接続された)−マリ−オン型のFET
T3とT4で置き換えることもできる。このような構成
の利点は、回路を抵抗を用いることなく、FETのみで
構成できることである。FETT l −T 4を、す
べて同一の工程で製造すれば、FETの特性のバラツキ
が補償されるため、動作マージンが大きくとれる。また
、FET Tl とT2をノーマリ−オン型のFETと
し、FETT3とT4をノーマリ−オン型のFETとす
る等の構成にすることも可能である。
ところで、第1図(b)の回路では、負荷の電流電圧特
性が、第2図に示すような飽和特性を持つため、出力の
信号振幅が制限されるという欠点がある。
性が、第2図に示すような飽和特性を持つため、出力の
信号振幅が制限されるという欠点がある。
第2図において、負荷を流れる電流Iは、近似的に次の
ように表わすことがで卜る。
ように表わすことがで卜る。
ここで、vTは負荷?ETの閾電圧、Wgはゲート幅、
K11は定数である。(8) −(a)式は、FETが
飽和動作する領域、(8) −(b)式はFETが非飽
和動作する領域である。負荷の動作点(バイアス点)を
(8) −(a)式の飽和領域中に選ぶと、第2図から
明らかなように、微小な電流変化に対し、得られる電圧
変化はきわめて大きなものとなる(実際のFETの電流
電圧特性では、飽和領域でも、ドレイン電流のドレイン
電圧依存性が僅かにあり、電流変化に対し有限の電圧変
化が得られる)。しかし、この場合、動作の安定性が問
題となる。また、大振幅の出力信号を得ようとすると、
電源電圧を大きくすることが必要になり、消費電力が大
きくなるという問題がある。これらの理由から、負荷の
動作点を(8) −(b)式の非飽和領域中に選ぶこと
がしばしば行われる。この場合、出力振幅がある程度以
上大きくなると、FETが飽和領域に入ってしまうため
、負荷で発生できる信号振幅は非飽和領域の電圧範囲の
70〜80%程度に限定される(第2図では、V丁=−
LOvとしているが、この場合、0.7〜O,a Vの
振幅が限度である)。また、+81− (b)の領域で
は、ドレイン電流がドレイン電圧の2次関数となるため
、負荷の電流特性の直線性が悪く、特に大振幅動作のと
きに問題となる。
K11は定数である。(8) −(a)式は、FETが
飽和動作する領域、(8) −(b)式はFETが非飽
和動作する領域である。負荷の動作点(バイアス点)を
(8) −(a)式の飽和領域中に選ぶと、第2図から
明らかなように、微小な電流変化に対し、得られる電圧
変化はきわめて大きなものとなる(実際のFETの電流
電圧特性では、飽和領域でも、ドレイン電流のドレイン
電圧依存性が僅かにあり、電流変化に対し有限の電圧変
化が得られる)。しかし、この場合、動作の安定性が問
題となる。また、大振幅の出力信号を得ようとすると、
電源電圧を大きくすることが必要になり、消費電力が大
きくなるという問題がある。これらの理由から、負荷の
動作点を(8) −(b)式の非飽和領域中に選ぶこと
がしばしば行われる。この場合、出力振幅がある程度以
上大きくなると、FETが飽和領域に入ってしまうため
、負荷で発生できる信号振幅は非飽和領域の電圧範囲の
70〜80%程度に限定される(第2図では、V丁=−
LOvとしているが、この場合、0.7〜O,a Vの
振幅が限度である)。また、+81− (b)の領域で
は、ドレイン電流がドレイン電圧の2次関数となるため
、負荷の電流特性の直線性が悪く、特に大振幅動作のと
きに問題となる。
本発明の目的は、このような従来の問題を解消し、負荷
の電流電圧特性領域を拡大することにより、大振幅動作
が可能な負荷を有する半導体集積回路を提供することに
あり、特に差動増幅回路をはじめとする増幅回路の負荷
の電流電圧特性の直線性を改善することにある。
の電流電圧特性領域を拡大することにより、大振幅動作
が可能な負荷を有する半導体集積回路を提供することに
あり、特に差動増幅回路をはじめとする増幅回路の負荷
の電流電圧特性の直線性を改善することにある。
上記目的を達成するため、本発明の半導体集積回路は、
FETで構成された差動増幅回路あるいはその他の増幅
回路を搭載する半導体集積回路において、負荷としてゲ
ートとドレインを抵抗を介して接続したノーマリ−オン
型FgTを用いることに特徴がある。
FETで構成された差動増幅回路あるいはその他の増幅
回路を搭載する半導体集積回路において、負荷としてゲ
ートとドレインを抵抗を介して接続したノーマリ−オン
型FgTを用いることに特徴がある。
以下、本発明の実施例を、図面により説明する。
第3図は、本発明を差動増幅器に適用した場合の構成図
である。
である。
第3図において、TI、T2、T5、T6はノーマリ−
オン型のショットキーFET、C,を定電流源、RGI
p RGIは抵抗である。FET Tl、T2のゲー
トはそれぞれ入力端子Vi1sVi2に接続され、FE
TTl、、T2のソースは共通に定電流源C1に接続さ
れ、定電流源C1の他端は第1の電源V8gに接続され
、またFETTl、T2 のドレインはそれぞれ出力端
子VottVox に接続され、FETT5.T6のド
レインは共通に第2の電源VDDに接続され、さらKF
ETT5 、T6のゲートはそれぞれ抵抗RG、 、
RG、を介して第2の電源VDDに接続される。
オン型のショットキーFET、C,を定電流源、RGI
p RGIは抵抗である。FET Tl、T2のゲー
トはそれぞれ入力端子Vi1sVi2に接続され、FE
TTl、、T2のソースは共通に定電流源C1に接続さ
れ、定電流源C1の他端は第1の電源V8gに接続され
、またFETTl、T2 のドレインはそれぞれ出力端
子VottVox に接続され、FETT5.T6のド
レインは共通に第2の電源VDDに接続され、さらKF
ETT5 、T6のゲートはそれぞれ抵抗RG、 、
RG、を介して第2の電源VDDに接続される。
第3図の回路が、第1図(b)の回路と異なる点は、第
1図(b)の回路の負荷T3.T4が第3図(b)では
、それぞれ抵抗RGIとFETT5、抵抗R6,とFE
T T5からなる回路に置き換えられていることである
。
1図(b)の回路の負荷T3.T4が第3図(b)では
、それぞれ抵抗RGIとFETT5、抵抗R6,とFE
T T5からなる回路に置き換えられていることである
。
第4図は、第3図の回路の負荷の電流電圧特性を示す図
である。
である。
第4図では、第2図と比較すれば明らかなように、電流
の飽和がより烏い電圧VDで起り、非飽和領域が拡大さ
れている。以下、このような電流電圧特性が得られる理
由について、述べる。
の飽和がより烏い電圧VDで起り、非飽和領域が拡大さ
れている。以下、このような電流電圧特性が得られる理
由について、述べる。
第4図において、負荷を流れる電流■は、近似的に次の
ように表わすことができる。
ように表わすことができる。
上記(9) −(a) 、 +9) −(b)、 (9
) −(C)の各式において、v741負荷FETT5
.T5の閾′電圧であり、VTく0である。また、Wg
はFETT5.T5のゲート幅、KOは定数、I3.n
はFETT5.T5のゲート接合の飽和電流と理想定数
、kはポルツマン定数、qは電子の電荷量、Tは温度で
あり、vGs’は、VD−+RG→ゲート→ソースの経
路で流れるゲート電流によるゲート・ソース間の電位差
を示している。また、VG8+111はゲート電流が数
μA程度の大きさに流れ始める際のゲート・ソース間電
圧で、通常0.6〜O,a V程度である。
) −(C)の各式において、v741負荷FETT5
.T5の閾′電圧であり、VTく0である。また、Wg
はFETT5.T5のゲート幅、KOは定数、I3.n
はFETT5.T5のゲート接合の飽和電流と理想定数
、kはポルツマン定数、qは電子の電荷量、Tは温度で
あり、vGs’は、VD−+RG→ゲート→ソースの経
路で流れるゲート電流によるゲート・ソース間の電位差
を示している。また、VG8+111はゲート電流が数
μA程度の大きさに流れ始める際のゲート・ソース間電
圧で、通常0.6〜O,a V程度である。
(9) −(a) 、 (9) −(b) 、 (9)
−(C)の各式から判るように、第3図の構成を有す
る負荷は、電流の飽和(実際には、VO5はVDの増加
に伴い緩かに増加するので、完全に飽和するわけではな
い)が、VD≧VasoH−V7の領域で起こる。これ
を、第2図および両式(8) −(a) 、 (8)
−(b)の場合と比較すると、非飽和の領域がVos
onの大きさだけ拡大されていることが判る。式(9)
−(a)は、ゲート電流が流れず、したがってドレイ
ン電位とゲート電位が等しい領域であり、FETは非飽
和動作をする。式(9) −(b)は、ショットキー・
ゲートからソースにゲート電流が流れ、ゲートの電位が
ドレイン電位よりも抵抗RGの電圧降下分だけ低くなる
が、FETがなお非飽和動作をする領域である。式(9
) −(C)は、ゲート電流による抵抗RGでの電圧降
下のために、ゲート電位がドレイン電位よりも十分低く
なり、FETが飽和動作をする領域である。以上の説明
かう判るように、ノーマリ−オン型のショットキーFE
Tのゲートを抵抗を介してドレインに接続し、ゲート接
合をショットキー接合にしてゲート電流が流れることを
積極的に利用すれば、第2図の場合に比較して、負荷の
非飽和領域をv o s o nの大きさだけ拡大する
ことができる。したがって、例えば、前述した差動増幅
回路の出力信号振幅も、この範囲で大きくとることが可
能となる。通常、ノーマリ−オンWFETの閾電圧VT
の値としては、−1,0V程度より絶対値の小さい値が
用いられるため、Voson (0−6〜O,a V
)の信号振幅の拡大は十分に効果がある。
−(C)の各式から判るように、第3図の構成を有す
る負荷は、電流の飽和(実際には、VO5はVDの増加
に伴い緩かに増加するので、完全に飽和するわけではな
い)が、VD≧VasoH−V7の領域で起こる。これ
を、第2図および両式(8) −(a) 、 (8)
−(b)の場合と比較すると、非飽和の領域がVos
onの大きさだけ拡大されていることが判る。式(9)
−(a)は、ゲート電流が流れず、したがってドレイ
ン電位とゲート電位が等しい領域であり、FETは非飽
和動作をする。式(9) −(b)は、ショットキー・
ゲートからソースにゲート電流が流れ、ゲートの電位が
ドレイン電位よりも抵抗RGの電圧降下分だけ低くなる
が、FETがなお非飽和動作をする領域である。式(9
) −(C)は、ゲート電流による抵抗RGでの電圧降
下のために、ゲート電位がドレイン電位よりも十分低く
なり、FETが飽和動作をする領域である。以上の説明
かう判るように、ノーマリ−オン型のショットキーFE
Tのゲートを抵抗を介してドレインに接続し、ゲート接
合をショットキー接合にしてゲート電流が流れることを
積極的に利用すれば、第2図の場合に比較して、負荷の
非飽和領域をv o s o nの大きさだけ拡大する
ことができる。したがって、例えば、前述した差動増幅
回路の出力信号振幅も、この範囲で大きくとることが可
能となる。通常、ノーマリ−オンWFETの閾電圧VT
の値としては、−1,0V程度より絶対値の小さい値が
用いられるため、Voson (0−6〜O,a V
)の信号振幅の拡大は十分に効果がある。
また、本発明においては、負荷の電流電圧特性の非飽和
領域が拡大される効果に加えて、電流電圧特性の直線性
が改善される効果がある。すなわち、第2図においては
、そのI−V曲線は常に上に凸であるのに対して、第4
図においては、■−■曲線がV、が小さい領域で下に凸
、VDが大きい領域で上に凸となるため、この2つの領
域の間の領域((9) −(b)式の領域内)でI−V
曲線の直線性がきわめてよくなる。したがって、例えば
、前述した差動増幅回路では、上記の直線性のよい領域
にバイアス点をとれば、バイアス電流の変動に対してよ
り安定な動作が可能となる。また、アナログ増幅器とし
ては、歪の小さい良好な特性を得ることが可能となる。
領域が拡大される効果に加えて、電流電圧特性の直線性
が改善される効果がある。すなわち、第2図においては
、そのI−V曲線は常に上に凸であるのに対して、第4
図においては、■−■曲線がV、が小さい領域で下に凸
、VDが大きい領域で上に凸となるため、この2つの領
域の間の領域((9) −(b)式の領域内)でI−V
曲線の直線性がきわめてよくなる。したがって、例えば
、前述した差動増幅回路では、上記の直線性のよい領域
にバイアス点をとれば、バイアス電流の変動に対してよ
り安定な動作が可能となる。また、アナログ増幅器とし
ては、歪の小さい良好な特性を得ることが可能となる。
以上の説明では、差動増幅回路を例として述べたが、イ
ンバータ型、カスコード型等の増幅回路の負荷としても
有効であることは勿論である。
ンバータ型、カスコード型等の増幅回路の負荷としても
有効であることは勿論である。
なお、MOSFETのDFET (ディファレンシャル
型FET)を用いてゲートとドレインを接続した場合、
ゲート電流が流れないため、その電流電圧特性は全領域
が(9) −(a)式で与えられる。この場合、第2図
とは逆に、I−V曲線は全領域で下に凸であるため、直
線性や非飽和領域拡大の効果は得られない。
型FET)を用いてゲートとドレインを接続した場合、
ゲート電流が流れないため、その電流電圧特性は全領域
が(9) −(a)式で与えられる。この場合、第2図
とは逆に、I−V曲線は全領域で下に凸であるため、直
線性や非飽和領域拡大の効果は得られない。
第3図の回路において、抵抗RGl e RG!の大き
さは、例えば、FETのゲート容量と抵抗値で決定され
る時定数が、回路の動作速度と同程度となるように選択
すればよい。抵抗値をこれより大きくする場合、直流特
性の他、FETのゲート電圧の過渡特性を考慮して設計
する必要がある。また、抵抗値は、ゲートを介して渡れ
る電流がFETドレイン電流より十分小さくなるように
(例えば、10分の1以下)設計する必要がある。
さは、例えば、FETのゲート容量と抵抗値で決定され
る時定数が、回路の動作速度と同程度となるように選択
すればよい。抵抗値をこれより大きくする場合、直流特
性の他、FETのゲート電圧の過渡特性を考慮して設計
する必要がある。また、抵抗値は、ゲートを介して渡れ
る電流がFETドレイン電流より十分小さくなるように
(例えば、10分の1以下)設計する必要がある。
次に、本発明による負荷を用いた差動増幅回路をはじめ
とする増幅回路は、例えば、84 、 GaAs等の半
導体基板上に集積回路として実現される。
とする増幅回路は、例えば、84 、 GaAs等の半
導体基板上に集積回路として実現される。
G a A s基板を用いてショットキーFETを製作
する工程としては、例えば、昭和58年度電子通信学会
牛導体・材料部門全国大会講演論文集215゜216に
示されているが、こめショットキーFET(または接合
ゲ−)FET)の製法によるだけでは、本発明の効果が
得られないことは明らかである。
する工程としては、例えば、昭和58年度電子通信学会
牛導体・材料部門全国大会講演論文集215゜216に
示されているが、こめショットキーFET(または接合
ゲ−)FET)の製法によるだけでは、本発明の効果が
得られないことは明らかである。
第3図の抵抗RGl、l(G!は、例えばG a A
s基板やSi基板上に形成したイオン打込層の抵抗を利
用して作ることができる。
s基板やSi基板上に形成したイオン打込層の抵抗を利
用して作ることができる。
第3図に示す゛定電流源C1としては、例えば、第5図
(a)に示すように、ソースとゲートを短絡したノーマ
リ−オン型FETや、第5図(b)に示すように、ゲー
トに制御電圧v c o nが与れられたFETを用い
ることができる。
(a)に示すように、ソースとゲートを短絡したノーマ
リ−オン型FETや、第5図(b)に示すように、ゲー
トに制御電圧v c o nが与れられたFETを用い
ることができる。
第3図において、FETTl、T2の閾値とFETT5
.T6の閾値とが、別の値に設計されていてもよい。例
えば、Fh;T Tl 、T2がノーマリ−オフ型FE
Tであれば、入力側(または出力側)にレベル・シフト
回路が不要となる。一方、FETT1.T2がノーマリ
−オン型FETであるときには、レベル・シフト回路が
入力側、または出力側に必要である。
.T6の閾値とが、別の値に設計されていてもよい。例
えば、Fh;T Tl 、T2がノーマリ−オフ型FE
Tであれば、入力側(または出力側)にレベル・シフト
回路が不要となる。一方、FETT1.T2がノーマリ
−オン型FETであるときには、レベル・シフト回路が
入力側、または出力側に必要である。
レベル・シフト回路としては、例えば、第6図に示すよ
うに、第3図の回路の出力端子■。11VO2にゲート
が接続され、ドレインが第8の電源VBBに接続された
ショットキーFETT7.T8と、FETT7.’r6
のソースに、それぞれ直列接続された少なくとも1う以
上のダイオードDIl〜D1 n + D2 ! ””
”’ D t nを介して、レベル・シフト後の出力端
子v0゜l−、VOO2が接続され、これらの端子V。
うに、第3図の回路の出力端子■。11VO2にゲート
が接続され、ドレインが第8の電源VBBに接続された
ショットキーFETT7.T8と、FETT7.’r6
のソースに、それぞれ直列接続された少なくとも1う以
上のダイオードDIl〜D1 n + D2 ! ””
”’ D t nを介して、レベル・シフト後の出力端
子v0゜l−、VOO2が接続され、これらの端子V。
ottVo。2にはそれぞれゲートとソースが共通に第
4の電源Vllに接続されたショットキーFETT9.
TIOのドレインが接続された構成を用いることができ
る。
4の電源Vllに接続されたショットキーFETT9.
TIOのドレインが接続された構成を用いることができ
る。
また、第7図に示すように、第3図の回路の入力端子V
il # Vi2にそれぞれゲートとソースが共通に電
源vuに接続されたショットキーFETT11.T12
のドレインが接続され、さらに入力端子vl l* V
iaはそれぞれ直列接続された少な(とも1個以上のダ
イオードI)tt〜Din e D!1〜I)2nを介
して、レベル・シフト回路の入力端子Viilr Vi
ilが接続された一構成を用いることができる。
il # Vi2にそれぞれゲートとソースが共通に電
源vuに接続されたショットキーFETT11.T12
のドレインが接続され、さらに入力端子vl l* V
iaはそれぞれ直列接続された少な(とも1個以上のダ
イオードI)tt〜Din e D!1〜I)2nを介
して、レベル・シフト回路の入力端子Viilr Vi
ilが接続された一構成を用いることができる。
第8図に示すように、第7図のダイオードDII〜D
in v D R1〜D 2nと並列に、それぞれ容量
C11tC1,を設げれば、レベル・シフト部を高速に
動作させることができる。
in v D R1〜D 2nと並列に、それぞれ容量
C11tC1,を設げれば、レベル・シフト部を高速に
動作させることができる。
第7図、第8図の回路で、FETT、11.T12を抵
抗で置き換えても、何ら効果は変わらない。
抗で置き換えても、何ら効果は変わらない。
また、第6図の回路のレベル・シフト部を第3図の回路
の入力側に、第7図、第8図のレベル・シフト部を第3
図の回路の出力側に、それぞれ配置されても、効果は変
わらない。
の入力側に、第7図、第8図のレベル・シフト部を第3
図の回路の出力側に、それぞれ配置されても、効果は変
わらない。
また、第3図、第6図、第7図および第8図の抵抗RG
t t RGlは、ゲートとソースを接続したFET等
で置き換えても、本発明の効果としては変わらない。
t t RGlは、ゲートとソースを接続したFET等
で置き換えても、本発明の効果としては変わらない。
第9図は、本発明の他の実施例を示す差動増幅回路の棉
成図である。
成図である。
第9図においては、第3図の構成に加えて、負荷のノー
マリ−オン型ショットキーFETT5゜T6のゲートと
ソース間に、ゲート側がアノード、ソース側がカソード
となるように、それぞれダイオードDGI、DG2を挿
入した構成となっている。
マリ−オン型ショットキーFETT5゜T6のゲートと
ソース間に、ゲート側がアノード、ソース側がカソード
となるように、それぞれダイオードDGI、DG2を挿
入した構成となっている。
この構成では、ショットキーFETT5.T(3のゲー
トに流れる電流がダイオードDG1.DG2でバイパス
されるため、過大なゲート電流によるFETの破壊や特
性劣化を防止することかできるという利点がある。
トに流れる電流がダイオードDG1.DG2でバイパス
されるため、過大なゲート電流によるFETの破壊や特
性劣化を防止することかできるという利点がある。
第9図の回路においても、先の実施例の効果と全く変わ
らない。
らない。
なお、第9図において、ダイオードD Gl t DG
lのVF(順方向電流が数μA程度の大きさに流れ始め
る際の順方向電圧)は、両式(91−(al 、 (9
) −(b)。
lのVF(順方向電流が数μA程度の大きさに流れ始め
る際の順方向電圧)は、両式(91−(al 、 (9
) −(b)。
(9) −(C)で述べたFE・Tの■Gsonよりも
大きくならないように選ばれていることが望ましい。
大きくならないように選ばれていることが望ましい。
第6図、第7図および第8図の構成においても、第9図
と同じように、負荷のFETT5.T5のゲートとソー
ス間にダイオードDG 1 e DG jlを挿入する
ことができ、その場合に本発明で得られる効果は変わら
ない。
と同じように、負荷のFETT5.T5のゲートとソー
ス間にダイオードDG 1 e DG jlを挿入する
ことができ、その場合に本発明で得られる効果は変わら
ない。
ところで、ノーマリ−オフ型の接合ゲートFETのゲー
トを抵抗を介してドレインに接続し、そのゲートとソー
ス間にゲート側がアノードとなるようなダイオードを接
続した構成を、他のノーマリ−オフ型の接合ゲ−)FE
Tの負荷としている回路が、別の目的で提案されている
(特開昭57−26927号公報参照)。すなわち、こ
れは論理回路の動作速度の向上と、高集積化と、FET
の種類を単一化して製造工程を簡単かつ短縮するために
考えられたものである。
トを抵抗を介してドレインに接続し、そのゲートとソー
ス間にゲート側がアノードとなるようなダイオードを接
続した構成を、他のノーマリ−オフ型の接合ゲ−)FE
Tの負荷としている回路が、別の目的で提案されている
(特開昭57−26927号公報参照)。すなわち、こ
れは論理回路の動作速度の向上と、高集積化と、FET
の種類を単一化して製造工程を簡単かつ短縮するために
考えられたものである。
本発明が上記公報記載の回路と異なる点は、差動増幅回
路をはじめとする増幅回路の負荷として、電流電圧特性
の直線性がよく、出力振幅が大きくとれ、ダイナミック
・レンジの大きい信号増幅を可能とするものを実現する
ために、ノーマリ−オン型のショットキーFETを用い
て、そのゲートを抵抗を介してドレインと接続すること
である。
路をはじめとする増幅回路の負荷として、電流電圧特性
の直線性がよく、出力振幅が大きくとれ、ダイナミック
・レンジの大きい信号増幅を可能とするものを実現する
ために、ノーマリ−オン型のショットキーFETを用い
て、そのゲートを抵抗を介してドレインと接続すること
である。
一方、上記公報記載のノーマリ−オフ型FBTを用いた
負荷では、FETの閾電圧VTRが正のため、負荷の電
流Iは次の式で近似できる。
負荷では、FETの閾電圧VTRが正のため、負荷の電
流Iは次の式で近似できる。
・・・(10)−(b)
VO2とする。
(10) −(a)、(10)−(b)の各式において
、vTg以外の記号の定義は、両式(9) −(a)
、 (9) −(b)と同じである。(10) −(a
) 、 (10) −(b)式カラ判ルヨウニ、上記公
報記載の回路では、(9)−(b)式で表現されるよう
な領域は存在せず、また負荷の電流電圧特性の非飽和領
域の太きさも、本発明の場合の数分の1程度となる。し
たがって、\本発明と同一の効果は得られない。
、vTg以外の記号の定義は、両式(9) −(a)
、 (9) −(b)と同じである。(10) −(a
) 、 (10) −(b)式カラ判ルヨウニ、上記公
報記載の回路では、(9)−(b)式で表現されるよう
な領域は存在せず、また負荷の電流電圧特性の非飽和領
域の太きさも、本発明の場合の数分の1程度となる。し
たがって、\本発明と同一の効果は得られない。
なお、本発明における第3図、第6図、第7図および第
8図に示す回路で、ショットキーFETを接合ゲ−)F
ETに置き換えても、その効果は変わらない。
8図に示す回路で、ショットキーFETを接合ゲ−)F
ETに置き換えても、その効果は変わらない。
以上説明したように、本発明によれば、差動増幅回路を
はじめとする増幅回路の半導体集積回路に用いた負荷の
電流電圧特性の非飽和領域が拡大されるので、大出力振
幅を得ることができ、また負荷の電流電圧特性の直線性
が改善されるので、動作点の変動に対し安定で、かつ歪
の小さい動作が可能である。
はじめとする増幅回路の半導体集積回路に用いた負荷の
電流電圧特性の非飽和領域が拡大されるので、大出力振
幅を得ることができ、また負荷の電流電圧特性の直線性
が改善されるので、動作点の変動に対し安定で、かつ歪
の小さい動作が可能である。
第1図は従来の差動増幅回路の構成図、第2図は第1図
の回路の動作特性図、第3図は本発明の一実施例を示す
差動増幅回路の構成図、第4図は第3図の回路の動作l
特性図、第5図、第6図、第7図、第8図および第9図
はそれぞれ本発明の他の実施例を示す差動増幅回路の構
成図である。 T1〜T12ニジヨツトキーFET、 FL、、 R,
。 RGl r RGl :抵抗、C8:定電流源、C11
+ CI2 :容量、DGl + DGl :ダイオー
ド。 第 1 図 (a) 〜’5s (b) ■8s 第2図 0 0.5 1.0 1.5 2.0 電 圧〜’D(V) 第3図 ■DD s s ′6A4図 0 0.5 1.0 1.5 2.0 電 圧V一つ 第 5 図 (a) (b) ■DD V。 第7図 Vs s 第8図 88 第9図 8S 特許庁 長官 若杉和夫殿 1 事件の表示 昭和 58年 特 許願第235796号2・発明の名
称 半導体集積回路 3 補正をする者 事件との関係 特許出願人 4、代理人 5、=6 補正により増加する発明の数 な しくa)
明細書第1頁4行〜第2頁17行の「特許請求の範囲」
を次のように補正する。 r(1) F E Tで構成された差動増幅器あるいは
その他の増幅器を搭載する半導体集積回路において。 負荷として、ゲートとドレインを抵抗を介して接続した
ノーマリ−オン型シ目ットキーゲートFETを用いるこ
とを特徴とする半導体集積回路。 (2)共通のソースが定電流源に接続された第1および
第2のショットキーゲートFETのドレインに、それぞ
れノーマリ−オン型の第3および第41シヨツトキーゲ
ートFETのソースが接続され、ヱ記第3および第4の
ショットキーゲ−1−F E Tのドレインが共通に電
源に接続されている差動増幅回路において、負荷として
ゲートとドレインを1抗を介してそれぞれ接続した第3
および第4の−マリーオン型ショットキーゲートFET
を用ることを特徴とする半導体集積回路。 (3)前記第1.第2.第3および第4のショノ)−−
ゲートFE、Tは、すべてノーマリ−オン型で、・つ等
しい閾電圧に設定され、同一の工程で形成されることを
特徴とする特許請求の範囲第2項記載の半導体集積回路
。 (4)前記定電流源として、ソースとゲートを接続した
ノーマリ−オン型FETで構成されることを特徴とする
特許請求の範囲第2項または第3項記載の半導体集積回
路。 (5)前記定電流源として、ゲートに制御電圧の入力さ
れるFETで構成されることを特徴とする特許請求の範
囲第2項または第3項記載の半導体集積回路。 (6)前記抵抗として、ゲートとソースを接続したノー
マリ−オン型FET、またはゲートとトレインを接続し
たFETを用いることを特徴とする特許請求の範囲第1
項〜第4項または第5項記載の半導体集積回路。」 (b)明細書第13頁9行〜10行の「(ディファレン
シャル型FET)Jを「(ディブレジョン型FET)J
に補正する。
の回路の動作特性図、第3図は本発明の一実施例を示す
差動増幅回路の構成図、第4図は第3図の回路の動作l
特性図、第5図、第6図、第7図、第8図および第9図
はそれぞれ本発明の他の実施例を示す差動増幅回路の構
成図である。 T1〜T12ニジヨツトキーFET、 FL、、 R,
。 RGl r RGl :抵抗、C8:定電流源、C11
+ CI2 :容量、DGl + DGl :ダイオー
ド。 第 1 図 (a) 〜’5s (b) ■8s 第2図 0 0.5 1.0 1.5 2.0 電 圧〜’D(V) 第3図 ■DD s s ′6A4図 0 0.5 1.0 1.5 2.0 電 圧V一つ 第 5 図 (a) (b) ■DD V。 第7図 Vs s 第8図 88 第9図 8S 特許庁 長官 若杉和夫殿 1 事件の表示 昭和 58年 特 許願第235796号2・発明の名
称 半導体集積回路 3 補正をする者 事件との関係 特許出願人 4、代理人 5、=6 補正により増加する発明の数 な しくa)
明細書第1頁4行〜第2頁17行の「特許請求の範囲」
を次のように補正する。 r(1) F E Tで構成された差動増幅器あるいは
その他の増幅器を搭載する半導体集積回路において。 負荷として、ゲートとドレインを抵抗を介して接続した
ノーマリ−オン型シ目ットキーゲートFETを用いるこ
とを特徴とする半導体集積回路。 (2)共通のソースが定電流源に接続された第1および
第2のショットキーゲートFETのドレインに、それぞ
れノーマリ−オン型の第3および第41シヨツトキーゲ
ートFETのソースが接続され、ヱ記第3および第4の
ショットキーゲ−1−F E Tのドレインが共通に電
源に接続されている差動増幅回路において、負荷として
ゲートとドレインを1抗を介してそれぞれ接続した第3
および第4の−マリーオン型ショットキーゲートFET
を用ることを特徴とする半導体集積回路。 (3)前記第1.第2.第3および第4のショノ)−−
ゲートFE、Tは、すべてノーマリ−オン型で、・つ等
しい閾電圧に設定され、同一の工程で形成されることを
特徴とする特許請求の範囲第2項記載の半導体集積回路
。 (4)前記定電流源として、ソースとゲートを接続した
ノーマリ−オン型FETで構成されることを特徴とする
特許請求の範囲第2項または第3項記載の半導体集積回
路。 (5)前記定電流源として、ゲートに制御電圧の入力さ
れるFETで構成されることを特徴とする特許請求の範
囲第2項または第3項記載の半導体集積回路。 (6)前記抵抗として、ゲートとソースを接続したノー
マリ−オン型FET、またはゲートとトレインを接続し
たFETを用いることを特徴とする特許請求の範囲第1
項〜第4項または第5項記載の半導体集積回路。」 (b)明細書第13頁9行〜10行の「(ディファレン
シャル型FET)Jを「(ディブレジョン型FET)J
に補正する。
Claims (1)
- 【特許請求の範囲】 (1) F E Tで構成された差動増幅器あるいはそ
の他の増幅器を搭載する半導体集積回路において、負荷
として、ゲートとドレインを抵抗を介して接続したノー
マリ−オン凰FETを用いることを特徴とする一半導体
集積回路。 し)共通のソースが定電流源に接続された第1および第
2のショットキーゲートFETのドレインに、それぞれ
ノーマリ−オン型の第3および第4のショットキーゲ−
)FETのソースが接続され、上記第3および第4のシ
ョットキーゲートFETのドレインが共通に電源に接続
されている差動増幅回路において、負荷としてゲートと
ドレインを抵抗を介してそれぞれ接続した第3および第
4のノーマリ−オン型ショットキーゲートFETを用い
ることを特徴とする半導体集積回路。 (3)前記第1.第2.第3および第4のショットキー
ゲ−)FETは、すべてノーマリ−オン型で、かつ等し
い閾電圧に設定され、同一の工程で形成されることを特
徴とする特許請求の範囲第2項記載の半導体集積回路。 (4)前記定電流源として、ソースとゲートを接続した
ノーマリ−オン型FETで構成されることを特徴とする
特許請求の範囲第2項または第3項記載の半導体集積回
路。 (5)前記定電流源として、ゲートに制御電圧の入力さ
れるFETで構成されることを特徴とする特許請求の範
囲第2項または第3項記載の半導体集積回路。 (6)前記抵抗として、ゲートとソースを接続したノー
マリ−オン型FET、またはゲートとドレインを接続し
たFETを用いることを特徴とする特許請求の範囲第1
項〜第養項または第5項記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23579683A JPS60127810A (ja) | 1983-12-14 | 1983-12-14 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23579683A JPS60127810A (ja) | 1983-12-14 | 1983-12-14 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60127810A true JPS60127810A (ja) | 1985-07-08 |
Family
ID=16991384
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23579683A Pending JPS60127810A (ja) | 1983-12-14 | 1983-12-14 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60127810A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001170812A (ja) * | 1999-10-26 | 2001-06-26 | Sandvik Ab | 切屑を除去して機械加工する工具 |
-
1983
- 1983-12-14 JP JP23579683A patent/JPS60127810A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001170812A (ja) * | 1999-10-26 | 2001-06-26 | Sandvik Ab | 切屑を除去して機械加工する工具 |
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