JPS60127810A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体集積回路に関し、特に差動増幅回路を
はじめとする増幅回路において、電流電圧特性の直線性
がよく、大出力振幅を得るために好適な負荷を備えた半
導体集積回路に関するものである。

〔発明の背景〕

例えば、ＧａＡｓのショットキーゲート型の電界効果ト
ランジスタ（以下、電界効果トランジスタをＦＥＴと記
す）を用いて差動増幅回路を構成する場合、第１図（ａ
）に示すような回路が用いられる。

第１図（ａ）において、ＴＩ　、Ｔ２はショットキーＦ
ＥＴ、Ｃ，は定電流源、Ｒ１，Ｒ，は抵抗である。ＦＥ
Ｔ　Ｔｌ、Ｔ２のゲートはそれぞれ入力端子Ｖｉｌ。

Ｖｉａに接続され、ＦＥＴ　Ｔｌ　、Ｔ２のソースは共
通に定電流源Ｃ８に接続され、定電流源Ｃ１の他端は第
１の電源ＶＳＳに接続され、またＦＥＴＴｌ。

Ｔ２のドレインはそれぞれ出力端子Ｖ。１＋ＶＯ２に接
続され、さらに抵抗Ｒ，，Ｒ２はそれぞれ出力端子ＶＯ
，，Ｖ。２と第２の電源ｖＤＤの間に接続されている。

このような回路は、例えば［電子通信学会半導体トラン
ジスタ研究会技術報告５ＳＤ８１−８６Ｊに示されてい
る。

第１・図（ａ）の回路の動作を、簡単に説明する。

いま、定電流源ＣＩの電流を２Ｉｏ、　ＦＥＴ　Ｔ　ｌ
　。

Ｔ２の電流をそれぞれＩ、、Ｉ、とする。このとき、次
の関係が成立する。

Ｉｓ　＋　Ｉｔ　＝　２　Ｉｏ　・・・・・・・・・（
１）最初、入力端子の電位が次のように設定されている
とする。

Ｖｉ　ｌ＝Ｖ　ｉ　２　＝　Ｖｏ　・・・−・・・・・
（２）この場合には、次の関係となる。

■、＝ｉ、＝ｉｏ　・・・・・・・′・・（３）出力端
子の電位は、次のようになる。

Ｖｏ　１　”　Ｖｅｘ　＝　ＶＤＤ　”。　・・・・・
・・・・（４）ただし、１（１＝　Ｒ，＝　’Ｒである
。

次に、入力端子に信号電圧が与えられると、（２）式の
直流電圧に信号電圧が重畳されるので、次のように表わ
される。

このとき、ＦＥＴ　Ｔｌ、Ｔ２の電流は、（１）式を満
たしながら変化する。

この電流変化は、抵抗Ｒ，，Ｒ，の電位降下変化となり
、出力端子の電位は次のように変化する。

したがって、この場合、入力信号振幅△２Ｖに対し、出
力信号振幅は２ＲΔＩとなる。ここで、△Ｉは、ＦＥＴ
　Ｔｌ、Ｔ２のゲート幅、ゲート長、Ｉ。、△Ｖ等によ
って、その大きさが決定される。

第１図（ａ）の回路では、負荷として抵抗を用いている
が、第１図（ｂｌに示すように、抵抗１’Ｌ、、Ｒ，を
ソースとゲートが接続された）−マリ−オン型のＦＥＴ
Ｔ３とＴ４で置き換えることもできる。このような構成
の利点は、回路を抵抗を用いることなく、ＦＥＴのみで
構成できることである。ＦＥＴＴ　ｌ　−Ｔ　４を、す
べて同一の工程で製造すれば、ＦＥＴの特性のバラツキ
が補償されるため、動作マージンが大きくとれる。また
、ＦＥＴ　Ｔｌ　とＴ２をノーマリ−オン型のＦＥＴと
し、ＦＥＴＴ３とＴ４をノーマリ−オン型のＦＥＴとす
る等の構成にすることも可能である。

ところで、第１図（ｂ）の回路では、負荷の電流電圧特
性が、第２図に示すような飽和特性を持つため、出力の
信号振幅が制限されるという欠点がある。

第２図において、負荷を流れる電流Ｉは、近似的に次の
ように表わすことがで卜る。

ここで、ｖＴは負荷？ＥＴの閾電圧、Ｗｇはゲート幅、
Ｋ１１は定数である。（８）　−（ａ）式は、ＦＥＴが
飽和動作する領域、（８）　−（ｂ）式はＦＥＴが非飽
和動作する領域である。負荷の動作点（バイアス点）を
（８）　−（ａ）式の飽和領域中に選ぶと、第２図から
明らかなように、微小な電流変化に対し、得られる電圧
変化はきわめて大きなものとなる（実際のＦＥＴの電流
電圧特性では、飽和領域でも、ドレイン電流のドレイン
電圧依存性が僅かにあり、電流変化に対し有限の電圧変
化が得られる）。しかし、この場合、動作の安定性が問
題となる。また、大振幅の出力信号を得ようとすると、
電源電圧を大きくすることが必要になり、消費電力が大
きくなるという問題がある。これらの理由から、負荷の
動作点を（８）　−（ｂ）式の非飽和領域中に選ぶこと
がしばしば行われる。この場合、出力振幅がある程度以
上大きくなると、ＦＥＴが飽和領域に入ってしまうため
、負荷で発生できる信号振幅は非飽和領域の電圧範囲の
７０〜８０％程度に限定される（第２図では、Ｖ丁＝−
ＬＯｖとしているが、この場合、０．７〜Ｏ，ａ　Ｖの
振幅が限度である）。また、＋８１−　（ｂ）の領域で
は、ドレイン電流がドレイン電圧の２次関数となるため
、負荷の電流特性の直線性が悪く、特に大振幅動作のと
きに問題となる。

〔発明の目的〕

本発明の目的は、このような従来の問題を解消し、負荷
の電流電圧特性領域を拡大することにより、大振幅動作
が可能な負荷を有する半導体集積回路を提供することに
あり、特に差動増幅回路をはじめとする増幅回路の負荷
の電流電圧特性の直線性を改善することにある。

〔発明の概要〕

上記目的を達成するため、本発明の半導体集積回路は、
ＦＥＴで構成された差動増幅回路あるいはその他の増幅
回路を搭載する半導体集積回路において、負荷としてゲ
ートとドレインを抵抗を介して接続したノーマリ−オン
型ＦｇＴを用いることに特徴がある。

〔発明の実施例〕

以下、本発明の実施例を、図面により説明する。

第３図は、本発明を差動増幅器に適用した場合の構成図
である。

第３図において、ＴＩ、Ｔ２、Ｔ５、Ｔ６はノーマリ−
オン型のショットキーＦＥＴ、Ｃ，を定電流源、ＲＧＩ
　ｐ　ＲＧＩは抵抗である。ＦＥＴ　Ｔｌ、Ｔ２のゲー
トはそれぞれ入力端子Ｖｉ１ｓＶｉ２に接続され、ＦＥ
ＴＴｌ、、Ｔ２のソースは共通に定電流源Ｃ１に接続さ
れ、定電流源Ｃ１の他端は第１の電源Ｖ８ｇに接続され
、またＦＥＴＴｌ、Ｔ２　のドレインはそれぞれ出力端
子ＶｏｔｔＶｏｘ　に接続され、ＦＥＴＴ５．Ｔ６のド
レインは共通に第２の電源ＶＤＤに接続され、さらＫＦ
ＥＴＴ５　、Ｔ６のゲートはそれぞれ抵抗ＲＧ、　、　
ＲＧ、を介して第２の電源ＶＤＤに接続される。

第３図の回路が、第１図（ｂ）の回路と異なる点は、第
１図（ｂ）の回路の負荷Ｔ３．Ｔ４が第３図（ｂ）では
、それぞれ抵抗ＲＧＩとＦＥＴＴ５、抵抗Ｒ６，とＦＥ
Ｔ　Ｔ５からなる回路に置き換えられていることである
。

第４図は、第３図の回路の負荷の電流電圧特性を示す図
である。

第４図では、第２図と比較すれば明らかなように、電流
の飽和がより烏い電圧ＶＤで起り、非飽和領域が拡大さ
れている。以下、このような電流電圧特性が得られる理
由について、述べる。

第４図において、負荷を流れる電流■は、近似的に次の
ように表わすことができる。

上記（９）　−（ａ）　、　＋９）　−（ｂ）、　（９
）　−（Ｃ）の各式において、ｖ７４１負荷ＦＥＴＴ５
．Ｔ５の閾′電圧であり、ＶＴく０である。また、Ｗｇ
はＦＥＴＴ５．Ｔ５のゲート幅、ＫＯは定数、Ｉ３．ｎ
はＦＥＴＴ５．Ｔ５のゲート接合の飽和電流と理想定数
、ｋはポルツマン定数、ｑは電子の電荷量、Ｔは温度で
あり、ｖＧｓ’は、ＶＤ−＋ＲＧ→ゲート→ソースの経
路で流れるゲート電流によるゲート・ソース間の電位差
を示している。また、ＶＧ８＋１１１はゲート電流が数
μＡ程度の大きさに流れ始める際のゲート・ソース間電
圧で、通常０．６〜Ｏ，ａ　Ｖ程度である。

（９）　−（ａ）　、　（９）　−（ｂ）　、　（９）
　−（Ｃ）の各式から判るように、第３図の構成を有す
る負荷は、電流の飽和（実際には、ＶＯ５はＶＤの増加
に伴い緩かに増加するので、完全に飽和するわけではな
い）が、ＶＤ≧ＶａｓｏＨ−Ｖ７の領域で起こる。これ
を、第２図および両式（８）　−（ａ）　、　（８）　
−（ｂ）の場合と比較すると、非飽和の領域がＶｏｓ　
ｏｎの大きさだけ拡大されていることが判る。式（９）
　−（ａ）は、ゲート電流が流れず、したがってドレイ
ン電位とゲート電位が等しい領域であり、ＦＥＴは非飽
和動作をする。式（９）　−（ｂ）は、ショットキー・
ゲートからソースにゲート電流が流れ、ゲートの電位が
ドレイン電位よりも抵抗ＲＧの電圧降下分だけ低くなる
が、ＦＥＴがなお非飽和動作をする領域である。式（９
）　−（Ｃ）は、ゲート電流による抵抗ＲＧでの電圧降
下のために、ゲート電位がドレイン電位よりも十分低く
なり、ＦＥＴが飽和動作をする領域である。以上の説明
かう判るように、ノーマリ−オン型のショットキーＦＥ
Ｔのゲートを抵抗を介してドレインに接続し、ゲート接
合をショットキー接合にしてゲート電流が流れることを
積極的に利用すれば、第２図の場合に比較して、負荷の
非飽和領域をｖ　ｏ　ｓ　ｏ　ｎの大きさだけ拡大する
ことができる。したがって、例えば、前述した差動増幅
回路の出力信号振幅も、この範囲で大きくとることが可
能となる。通常、ノーマリ−オンＷＦＥＴの閾電圧ＶＴ
の値としては、−１，０Ｖ程度より絶対値の小さい値が
用いられるため、Ｖｏｓｏｎ　（０−６〜Ｏ，ａ　Ｖ　
）の信号振幅の拡大は十分に効果がある。

また、本発明においては、負荷の電流電圧特性の非飽和
領域が拡大される効果に加えて、電流電圧特性の直線性
が改善される効果がある。すなわち、第２図においては
、そのＩ−Ｖ曲線は常に上に凸であるのに対して、第４
図においては、■−■曲線がＶ、が小さい領域で下に凸
、ＶＤが大きい領域で上に凸となるため、この２つの領
域の間の領域（（９）　−（ｂ）式の領域内）でＩ−Ｖ
曲線の直線性がきわめてよくなる。したがって、例えば
、前述した差動増幅回路では、上記の直線性のよい領域
にバイアス点をとれば、バイアス電流の変動に対してよ
り安定な動作が可能となる。また、アナログ増幅器とし
ては、歪の小さい良好な特性を得ることが可能となる。

以上の説明では、差動増幅回路を例として述べたが、イ
ンバータ型、カスコード型等の増幅回路の負荷としても
有効であることは勿論である。

なお、ＭＯＳＦＥＴのＤＦＥＴ　（ディファレンシャル
型ＦＥＴ）を用いてゲートとドレインを接続した場合、
ゲート電流が流れないため、その電流電圧特性は全領域
が（９）　−（ａ）式で与えられる。この場合、第２図
とは逆に、Ｉ−Ｖ曲線は全領域で下に凸であるため、直
線性や非飽和領域拡大の効果は得られない。

第３図の回路において、抵抗ＲＧｌ　ｅ　ＲＧ！の大き
さは、例えば、ＦＥＴのゲート容量と抵抗値で決定され
る時定数が、回路の動作速度と同程度となるように選択
すればよい。抵抗値をこれより大きくする場合、直流特
性の他、ＦＥＴのゲート電圧の過渡特性を考慮して設計
する必要がある。また、抵抗値は、ゲートを介して渡れ
る電流がＦＥＴドレイン電流より十分小さくなるように
（例えば、１０分の１以下）設計する必要がある。

次に、本発明による負荷を用いた差動増幅回路をはじめ
とする増幅回路は、例えば、８４　、　ＧａＡｓ等の半
導体基板上に集積回路として実現される。

Ｇ　ａ　Ａ　ｓ基板を用いてショットキーＦＥＴを製作
する工程としては、例えば、昭和５８年度電子通信学会
牛導体・材料部門全国大会講演論文集２１５゜２１６に
示されているが、こめショットキーＦＥＴ（または接合
ゲ−）ＦＥＴ）の製法によるだけでは、本発明の効果が
得られないことは明らかである。

第３図の抵抗ＲＧｌ、ｌ（Ｇ！は、例えばＧ　ａ　Ａ　
ｓ基板やＳｉ基板上に形成したイオン打込層の抵抗を利
用して作ることができる。

第３図に示す゛定電流源Ｃ１としては、例えば、第５図
（ａ）に示すように、ソースとゲートを短絡したノーマ
リ−オン型ＦＥＴや、第５図（ｂ）に示すように、ゲー
トに制御電圧ｖ　ｃ　ｏ　ｎが与れられたＦＥＴを用い
ることができる。

第３図において、ＦＥＴＴｌ、Ｔ２の閾値とＦＥＴＴ５
．Ｔ６の閾値とが、別の値に設計されていてもよい。例
えば、Ｆｈ；Ｔ　Ｔｌ　、Ｔ２がノーマリ−オフ型ＦＥ
Ｔであれば、入力側（または出力側）にレベル・シフト
回路が不要となる。一方、ＦＥＴＴ１．Ｔ２がノーマリ
−オン型ＦＥＴであるときには、レベル・シフト回路が
入力側、または出力側に必要である。

レベル・シフト回路としては、例えば、第６図に示すよ
うに、第３図の回路の出力端子■。１１ＶＯ２にゲート
が接続され、ドレインが第８の電源ＶＢＢに接続された
ショットキーＦＥＴＴ７．Ｔ８と、ＦＥＴＴ７．’ｒ６
のソースに、それぞれ直列接続された少なくとも１う以
上のダイオードＤＩｌ〜Ｄ１　ｎ　＋　Ｄ２　！　””
”’　Ｄ　ｔ　ｎを介して、レベル・シフト後の出力端
子ｖ０゜ｌ−、ＶＯＯ２が接続され、これらの端子Ｖ。

ｏｔｔＶｏ。２にはそれぞれゲートとソースが共通に第
４の電源Ｖｌｌに接続されたショットキーＦＥＴＴ９．
ＴＩＯのドレインが接続された構成を用いることができ
る。

また、第７図に示すように、第３図の回路の入力端子Ｖ
ｉｌ　＃　Ｖｉ２にそれぞれゲートとソースが共通に電
源ｖｕに接続されたショットキーＦＥＴＴ１１．Ｔ１２
のドレインが接続され、さらに入力端子ｖｌ　ｌ＊　Ｖ
ｉａはそれぞれ直列接続された少な（とも１個以上のダ
イオードＩ）ｔｔ〜Ｄｉｎ　ｅ　Ｄ！１〜Ｉ）２ｎを介
して、レベル・シフト回路の入力端子Ｖｉｉｌｒ　Ｖｉ
ｉｌが接続された一構成を用いることができる。

第８図に示すように、第７図のダイオードＤＩＩ〜Ｄ　
ｉｎ　ｖ　Ｄ　Ｒ１〜Ｄ　２ｎと並列に、それぞれ容量
Ｃ１１ｔＣ１，を設げれば、レベル・シフト部を高速に
動作させることができる。

第７図、第８図の回路で、ＦＥＴＴ、１１．Ｔ１２を抵
抗で置き換えても、何ら効果は変わらない。

また、第６図の回路のレベル・シフト部を第３図の回路
の入力側に、第７図、第８図のレベル・シフト部を第３
図の回路の出力側に、それぞれ配置されても、効果は変
わらない。

また、第３図、第６図、第７図および第８図の抵抗ＲＧ
ｔ　ｔ　ＲＧｌは、ゲートとソースを接続したＦＥＴ等
で置き換えても、本発明の効果としては変わらない。

第９図は、本発明の他の実施例を示す差動増幅回路の棉
成図である。

第９図においては、第３図の構成に加えて、負荷のノー
マリ−オン型ショットキーＦＥＴＴ５゜Ｔ６のゲートと
ソース間に、ゲート側がアノード、ソース側がカソード
となるように、それぞれダイオードＤＧＩ、ＤＧ２を挿
入した構成となっている。

この構成では、ショットキーＦＥＴＴ５．Ｔ（３のゲー
トに流れる電流がダイオードＤＧ１．ＤＧ２でバイパス
されるため、過大なゲート電流によるＦＥＴの破壊や特
性劣化を防止することかできるという利点がある。

第９図の回路においても、先の実施例の効果と全く変わ
らない。

なお、第９図において、ダイオードＤ　Ｇｌ　ｔ　ＤＧ
ｌのＶＦ（順方向電流が数μＡ程度の大きさに流れ始め
る際の順方向電圧）は、両式（９１−（ａｌ　、　（９
）　−（ｂ）。

（９）　−（Ｃ）で述べたＦＥ・Ｔの■Ｇｓｏｎよりも
大きくならないように選ばれていることが望ましい。

第６図、第７図および第８図の構成においても、第９図
と同じように、負荷のＦＥＴＴ５．Ｔ５のゲートとソー
ス間にダイオードＤＧ　１　ｅ　ＤＧ　ｊｌを挿入する
ことができ、その場合に本発明で得られる効果は変わら
ない。

ところで、ノーマリ−オフ型の接合ゲートＦＥＴのゲー
トを抵抗を介してドレインに接続し、そのゲートとソー
ス間にゲート側がアノードとなるようなダイオードを接
続した構成を、他のノーマリ−オフ型の接合ゲ−）ＦＥ
Ｔの負荷としている回路が、別の目的で提案されている
（特開昭５７−２６９２７号公報参照）。すなわち、こ
れは論理回路の動作速度の向上と、高集積化と、ＦＥＴ
の種類を単一化して製造工程を簡単かつ短縮するために
考えられたものである。

本発明が上記公報記載の回路と異なる点は、差動増幅回
路をはじめとする増幅回路の負荷として、電流電圧特性
の直線性がよく、出力振幅が大きくとれ、ダイナミック
・レンジの大きい信号増幅を可能とするものを実現する
ために、ノーマリ−オン型のショットキーＦＥＴを用い
て、そのゲートを抵抗を介してドレインと接続すること
である。

一方、上記公報記載のノーマリ−オフ型ＦＢＴを用いた
負荷では、ＦＥＴの閾電圧ＶＴＲが正のため、負荷の電
流Ｉは次の式で近似できる。

・・・（１０）−（ｂ） ＶＯ２とする。

（１０）　−（ａ）、（１０）−（ｂ）の各式において
、ｖＴｇ以外の記号の定義は、両式（９）　−（ａ）　
、　（９）　−（ｂ）と同じである。（１０）　−（ａ
）　、　（１０）　−（ｂ）式カラ判ルヨウニ、上記公
報記載の回路では、（９）−（ｂ）式で表現されるよう
な領域は存在せず、また負荷の電流電圧特性の非飽和領
域の太きさも、本発明の場合の数分の１程度となる。し
たがって、＼本発明と同一の効果は得られない。

なお、本発明における第３図、第６図、第７図および第
８図に示す回路で、ショットキーＦＥＴを接合ゲ−）Ｆ
ＥＴに置き換えても、その効果は変わらない。

〔発明の効果〕

以上説明したように、本発明によれば、差動増幅回路を
はじめとする増幅回路の半導体集積回路に用いた負荷の
電流電圧特性の非飽和領域が拡大されるので、大出力振
幅を得ることができ、また負荷の電流電圧特性の直線性
が改善されるので、動作点の変動に対し安定で、かつ歪
の小さい動作が可能である。

【図面の簡単な説明】

第１図は従来の差動増幅回路の構成図、第２図は第１図
の回路の動作特性図、第３図は本発明の一実施例を示す
差動増幅回路の構成図、第４図は第３図の回路の動作ｌ
特性図、第５図、第６図、第７図、第８図および第９図
はそれぞれ本発明の他の実施例を示す差動増幅回路の構
成図である。 Ｔ１〜Ｔ１２ニジヨツトキーＦＥＴ、　ＦＬ、、　Ｒ，
。 ＲＧｌ　ｒ　ＲＧｌ　：抵抗、Ｃ８：定電流源、Ｃ１１
＋　ＣＩ２　：容量、ＤＧｌ　＋　ＤＧｌ　：ダイオー
ド。 第　１　図 （ａ） 〜’５ｓ （ｂ） ■８ｓ 第２図 ０　０．５　１．０　１．５　２．０ 電　圧〜’Ｄ（Ｖ） 第３図 ■ＤＤ ｓ　ｓ ′６Ａ４図 ０　０．５　１．０　１．５　２．０ 電　圧Ｖ一つ 第　５　図 （ａ）　（ｂ） ■ＤＤ Ｖ。 第７図 Ｖｓ　ｓ 第８図 ８８ 第９図 ８Ｓ 特許庁　長官　若杉和夫殿 １　事件の表示 昭和　５８年　特　許願第２３５７９６号２・発明の名
称　半導体集積回路 ３　補正をする者 事件との関係　特許出願人 ４、代理人 ５、＝６　補正により増加する発明の数　な　しくａ）
明細書第１頁４行〜第２頁１７行の「特許請求の範囲」
を次のように補正する。 ｒ（１）　Ｆ　Ｅ　Ｔで構成された差動増幅器あるいは
その他の増幅器を搭載する半導体集積回路において。 負荷として、ゲートとドレインを抵抗を介して接続した
ノーマリ−オン型シ目ットキーゲートＦＥＴを用いるこ
とを特徴とする半導体集積回路。 （２）共通のソースが定電流源に接続された第１および
第２のショットキーゲートＦＥＴのドレインに、それぞ
れノーマリ−オン型の第３および第４１シヨツトキーゲ
ートＦＥＴのソースが接続され、ヱ記第３および第４の
ショットキーゲ−１−Ｆ　Ｅ　Ｔのドレインが共通に電
源に接続されている差動増幅回路において、負荷として
ゲートとドレインを１抗を介してそれぞれ接続した第３
および第４の−マリーオン型ショットキーゲートＦＥＴ
を用ることを特徴とする半導体集積回路。 （３）前記第１．第２．第３および第４のショノ）−−
ゲートＦＥ、Ｔは、すべてノーマリ−オン型で、・つ等
しい閾電圧に設定され、同一の工程で形成されることを
特徴とする特許請求の範囲第２項記載の半導体集積回路
。 （４）前記定電流源として、ソースとゲートを接続した
ノーマリ−オン型ＦＥＴで構成されることを特徴とする
特許請求の範囲第２項または第３項記載の半導体集積回
路。 （５）前記定電流源として、ゲートに制御電圧の入力さ
れるＦＥＴで構成されることを特徴とする特許請求の範
囲第２項または第３項記載の半導体集積回路。 （６）前記抵抗として、ゲートとソースを接続したノー
マリ−オン型ＦＥＴ、またはゲートとトレインを接続し
たＦＥＴを用いることを特徴とする特許請求の範囲第１
項〜第４項または第５項記載の半導体集積回路。」 （ｂ）明細書第１３頁９行〜１０行の「（ディファレン
シャル型ＦＥＴ）Ｊを「（ディブレジョン型ＦＥＴ）Ｊ
に補正する。

Claims (1)

1. 【特許請求の範囲】 （１）　Ｆ　Ｅ　Ｔで構成された差動増幅器あるいはそ
   の他の増幅器を搭載する半導体集積回路において、負荷
   として、ゲートとドレインを抵抗を介して接続したノー
   マリ−オン凰ＦＥＴを用いることを特徴とする一半導体
   集積回路。 し）共通のソースが定電流源に接続された第１および第
   ２のショットキーゲートＦＥＴのドレインに、それぞれ
   ノーマリ−オン型の第３および第４のショットキーゲ−
   ）ＦＥＴのソースが接続され、上記第３および第４のシ
   ョットキーゲートＦＥＴのドレインが共通に電源に接続
   されている差動増幅回路において、負荷としてゲートと
   ドレインを抵抗を介してそれぞれ接続した第３および第
   ４のノーマリ−オン型ショットキーゲートＦＥＴを用い
   ることを特徴とする半導体集積回路。 （３）前記第１．第２．第３および第４のショットキー
   ゲ−）ＦＥＴは、すべてノーマリ−オン型で、かつ等し
   い閾電圧に設定され、同一の工程で形成されることを特
   徴とする特許請求の範囲第２項記載の半導体集積回路。 （４）前記定電流源として、ソースとゲートを接続した
   ノーマリ−オン型ＦＥＴで構成されることを特徴とする
   特許請求の範囲第２項または第３項記載の半導体集積回
   路。 （５）前記定電流源として、ゲートに制御電圧の入力さ
   れるＦＥＴで構成されることを特徴とする特許請求の範
   囲第２項または第３項記載の半導体集積回路。 （６）前記抵抗として、ゲートとソースを接続したノー
   マリ−オン型ＦＥＴ、またはゲートとドレインを接続し
   たＦＥＴを用いることを特徴とする特許請求の範囲第１
   項〜第養項または第５項記載の半導体集積回路。