JPS6012719B2 - sample hold circuit - Google Patents

Description

【発明の詳細な説明】 本発明はサンプルホールド回路に関し、特にホールド用
コンデンサへの電荷の充電、放電特性を揃えることがで
きるサンプルホールド回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a sample-and-hold circuit, and more particularly to a sample-and-hold circuit that can equalize the charging and discharging characteristics of a holding capacitor.

従来のサンプルホールド回路を第１図に示し説明すると
、図において１は入力電圧Ｅｉが印加される入力端子、
２は出力電圧Ｅｏが得られる出力端子、３はゲートトリ
ガ電圧ＥＧが印加されるゲートトリガ端子である。A conventional sample and hold circuit is shown and explained in FIG. 1. In the figure, 1 is an input terminal to which an input voltage Ei is applied;
2 is an output terminal from which an output voltage Eo is obtained, and 3 is a gate trigger terminal to which a gate trigger voltage EG is applied.

Ｑ，〜Ｑ２は同極性のトランジスタで、トランジスタＱ
，のコレクタはトランジスタＱ２のェミッタと共通接続
されて入力端子１に接続され、トランジスタＱ・のェミ
ツタはトランジスタＱ２のコレクタと共通接続されて出
力端子２に接続されると共にホールド用コンデンサｃを
介して接地され、トランジスタＱ，〜Ｑ２のベースはそ
れぞれ抵抗Ｒ，，Ｒ２を介してゲートトリガ端子３に接
続されている。ここでホールド用コンデンサｃは、ゲー
トトリガ端子３に電圧が印加される時点の入力電圧Ｅｉ
の値を記憶するためのコンデンサである。第２図は第１
図の動作を説明するための波形図を示し、横軸に時間ｔ
をとり、縦軸には入力電圧Ｅｉ、ゲートトリガ電圧ＢＧ
、出力電圧Ｅｏを示したものであり、以下その動作を説
明する。Q, ~Q2 are transistors of the same polarity, and transistor Q
, are commonly connected to the emitter of the transistor Q2 and connected to the input terminal 1, and the emitters of the transistor Q are commonly connected to the collector of the transistor Q2 and connected to the output terminal 2, and are connected to the output terminal 2 via the hold capacitor c. It is grounded, and the bases of transistors Q and Q2 are connected to gate trigger terminal 3 via resistors R and R2, respectively. Here, the hold capacitor c is connected to the input voltage Ei at the time when the voltage is applied to the gate trigger terminal 3.
This is a capacitor for storing the value of . Figure 2 is the first
A waveform diagram is shown to explain the operation in the figure, and the horizontal axis is time t.
The vertical axis shows the input voltage Ei and the gate trigger voltage BG.
, shows the output voltage Eo, and its operation will be explained below.

０ まず、時間ｔ＝ｔｏでは各信号が全く印加されず出
力電圧ＥｏはＥｏ＝０の状態となり、時間ｔ＝ｔ，で入
力電圧Ｅｉ＝Ｅ，が印加され、つぎに時間△ｔ，＝ら〜
【３の間ゲートトリガ電圧ＥＧ＝ＥＢが印加されると、
トランジスタＱ，がオンとなる。0 First, at time t=to, no signals are applied and the output voltage Eo becomes Eo=0, at time t=t, input voltage Ei=E, is applied, and then at time Δt,= etc. ~
When the gate trigger voltage EG=EB is applied during [3],
Transistor Q is turned on.

このときタトランジスタＱ２もオンとなり、コレクタ電
流は流れるが、逆電流増幅率は低くトランジスタＱ，に
流れるコレクタ電流に比べて無視できる程小さいものと
する。さて、トランジスタＱ，がオンして、非飽和領域
で動作するとき、下記（１’式が成立する。ただし、ト
ランジスタＱ．のコレクタ・エミツタ間ダイナミックレ
ンジにおいて、飽和領域は狭くて、非飽和領域に比べて
無視できるほど小さいものとする。At this time, the transistor Q2 is also turned on and a collector current flows, but the reverse current amplification factor is low and negligible compared to the collector current flowing through the transistor Q. Now, when transistor Q is turned on and operates in the non-saturation region, the following formula (1') holds true. However, in the collector-emitter dynamic range of transistor Q, the saturation region is narrow, and the non-saturation region It is assumed that it is negligible compared to .

ＥＢ＝Ｅ。EB=E.

十ｖ肌十母・芸 ・・・・・・・・仙ただしＶＢＥ，
はトランジスタＱ，のベース・ヱミッタ順方向電圧、ｈ
ＦＥ，はトランジスタＱ，の電流増幅率である。｛１｝
式より出力電圧Ｅｏは下記（２）式の如くなりＥ。10v skin 10 mothers/gei...Senbutashi VBE,
is the base-emitter forward voltage of transistor Q, h
FE is the current amplification factor of transistor Q. {1}
From the formula, the output voltage Eo is as shown in formula (2) below.

＝（ＥＢ−Ｖ脚）（１−ｅ器．ｔ）．．側時間の経過と
共に指数関数的に上昇し、△ｔ，》ＣＲ，／ｈＦ８，の
とき‘２）式においてＥｏこＥｉとなる。= (EB-V leg) (1-e machine.t). ．． It increases exponentially with the passage of time, and when Δt, >>CR, /hF8, Eo becomes Ei in equation '2).

そして時間ｔ＝ｔ４で入力電圧Ｅｊ＝０が印狐され、つ
ぎに時間△ｔ２＝ら〜ｔ６の間ゲートトリガ電圧Ｅｃ＝
Ｅ８が印加されると、トランジスタＱ２がオンになる。Then, at time t=t4, input voltage Ej=0 is applied, and then between time Δt2=~t6, gate trigger voltage Ec=
When E8 is applied, transistor Q2 turns on.

このとき、トランジスタＱ，もオンとなり、コレクタ電
流は流れるが、逆電流増幅率は低くトランジスタＱ２に
流れる電流に比して無視できる程小さいものとする。さ
て、トランジスタＱ２がオンして、非飽和領域で動作す
るとき、下記糊式が成立する。ただし、トランジスタＱ
２のコレクタ・エミツタ間ダイナミックレンジにおいて
、飽和領域は狭くて、非飽和領域に比べて無視できるほ
ど小さいものとする。At this time, transistor Q is also turned on and collector current flows, but the reverse current amplification factor is low and negligible compared to the current flowing through transistor Q2. Now, when the transistor Q2 is turned on and operates in the non-saturation region, the following equation holds true. However, transistor Q
In the collector-emitter dynamic range of No. 2, the saturated region is narrow and negligibly small compared to the non-saturated region.

Ｅ。E.

＝一言′旧Ｂ・ＶＢ軸）‐ｈＦ既‐ｄｔＲ２ＬｏＢ−Ｖ
ＢＥ２２・ｈｐＥ２．ｔ ……【３）＝
ＣＲ２ただし、ＶＢ８２はトランジスタＱ２のベース
・エミッタ順方向電圧、ｈＦＥ２はトランジスタＱ２の
電流増幅率である。=One word' Old B/VB axis) -hF already-dtR2LoB-V
BE22・hpE2. t...[3)=
CR2 However, VB82 is the base-emitter forward voltage of the transistor Q2, and hFE2 is the current amplification factor of the transistor Q2.

【３’式より出力電圧Ｅｏは直線的に下降し、 ４
Ｅｏ・Ｒ２Ｃ△ら＞（ＥＢ−ＶＢ耳２）‐ｈＦＥ２ 時Ｅｏ；０となる。[From formula 3', the output voltage Eo decreases linearly, 4
When Eo・R2C△et al.>(EB-VB ear 2)-hFE2, Eo becomes 0.

しかしながら、従来のサンプルホールド回路においては
、前述したように、ホールド用コンデンサへの充電時は
指数関数的に上昇し、放電時は直線的に下降し、各々の
特性が異なるという欠点があった。However, in the conventional sample-and-hold circuit, as described above, the voltage increases exponentially when charging the hold capacitor, and decreases linearly when discharging, and each has a drawback that the characteristics are different.

本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべ〈なされたもので、その目的
は簡単な構成によって、ホールド用コンデンサの充電時
、放電時共に直線的な特性を有するサンプルホールド回
路を実現することができ、また、充電時、放電時共に直
線的に上昇、下降させることができ、ホールド用コンデ
ンサへの電荷の充電、放電特性を揃えることができると
共に、上昇、下降時の直線部の煩斜を任意の値に設定す
ることができ、かつ立上り、立下り傾斜角度の精度を大
きく増大することができるサンプルホールド回路を提供
することにある。In view of the above points, the present invention has been made to solve such problems and eliminate such drawbacks.The purpose of the present invention is to provide linear characteristics of the hold capacitor both during charging and discharging through a simple configuration. It is possible to realize a sample-and-hold circuit with Another object of the present invention is to provide a sample-and-hold circuit that can set the slope of the straight portion during descent to an arbitrary value and greatly increase the accuracy of the rising and falling slope angles.

このような目的を達成するため、本発明は、スイッチン
グ用トランジスタの各々のベースを、それぞれ時間的に
同期して動作しかっ上記スイッチング用トランジスタと
逆極性のトランジスタで構成されるカレントミラー回路
からなる定電流回路の電流流出（流入）端子に接続し、
かつ前記定電流回路をゲートトリガ源の出力によって制
御せしめるようになし、前記ホールド用コンデンサの充
電時、放電時共に直線的に上昇・下降する特性を得るよ
うにしたものである。In order to achieve such an object, the present invention connects the bases of each of the switching transistors to a constant current mirror circuit which operates in time synchronization and has a polarity opposite to that of the switching transistor. Connect to the current outflow (inflow) terminal of the current circuit,
Further, the constant current circuit is controlled by the output of the gate trigger source, so that a characteristic of linearly rising and falling during both charging and discharging of the holding capacitor is obtained.

以下、図面に基づき本発明の実施例を詳細に説明する。Embodiments of the present invention will be described in detail below based on the drawings.

第３図は本発明によるサンプルホールド回路の一実施例
を示す回路図である。第３図において第１図と同一符号
のものは相当部分を示し、Ｑ３，ＱはＰＮＰ形のトラン
ジスタで、これらはそれぞれ時間的に全く同期して動作
するＰＮＰ形のトランジスタで構成されるカレントミラ
ー回路からなる定電流回路にＣＣを構成している。Ｒ３
は定電流回路ＣＣＣの定電流を決定する抵抗である。そ
してトランジスタＱ３，Ｑ４のェミツタは共通接続され
、その後続点は負極側を接地した定電流回路用電源ＥＢ
の正極側に接続され、トランジスタＱ３のコレクタはベ
ースおよびトランジスタＱのベースに接続され、その接
続点は抵抗Ｒ３を介して定電流回路を共通に駆動するゲ
ートトリガ電圧Ｅｃ′が印加する端子３に接続されてい
る。またトラソジスタＱ４のコレクタ（定電流回路の電
流流出（流入）端子）はそれぞれスイッチング用トラン
ジスタＱ．およびＱ２のベースに接続されている。つぎ
にこの第３図に示す実施例の動作を第４図を参照して説
明する。第４図は第３図の動作を説５明するための波形
図で、横軸に時間ｔをとり、縦軸には入力電圧Ｅｉ、ゲ
ートトリガ電圧ＥＧ′、出力電圧Ｅｏを示したものであ
る。まず、時間ｔ＝ｔｏではゲートトリガ電圧（信号）
ＢＧ′＝ＥＢが印加されるため定電流回路ＣＣＣＺを構
成するトランジスタＱ，Ｑ４がオフとなり、またスイッ
チング用トランジスタＱ，，Ｑ２もオフとなり、第４図
に示すように入力電圧Ｅｉ＝０および出力電圧Ｅｏ＝０
の状態となる。FIG. 3 is a circuit diagram showing one embodiment of a sample and hold circuit according to the present invention. In Fig. 3, the same reference numerals as in Fig. 1 indicate corresponding parts, Q3 and Q are PNP type transistors, and these are current mirrors each made up of PNP type transistors that operate completely synchronously in time. A CC is configured in a constant current circuit consisting of a circuit. R3
is a resistance that determines the constant current of the constant current circuit CCC. The emitters of transistors Q3 and Q4 are commonly connected, and the connecting point is a constant current circuit power supply EB whose negative electrode side is grounded.
The collector of the transistor Q3 is connected to the base and the base of the transistor Q, and the connection point is connected to the terminal 3 to which the gate trigger voltage Ec' that commonly drives the constant current circuit is applied via the resistor R3. It is connected. In addition, the collector of the trassogistor Q4 (current outflow (inflow) terminal of the constant current circuit) is connected to the switching transistor Q4. and connected to the base of Q2. Next, the operation of the embodiment shown in FIG. 3 will be explained with reference to FIG. 4. Figure 4 is a waveform diagram for explaining the operation of Figure 3, with time t plotted on the horizontal axis and input voltage Ei, gate trigger voltage EG', and output voltage Eo plotted on the vertical axis. be. First, at time t=to, the gate trigger voltage (signal)
Since BG'=EB is applied, the transistors Q and Q4 that constitute the constant current circuit CCCZ are turned off, and the switching transistors Q, Q2 are also turned off, so that the input voltage Ei = 0 and the output as shown in Fig. 4. Voltage Eo=0
The state will be as follows.

そして時間ｔ＝Ｌで入力電圧Ｅｉ＝Ｅ，が印放され、つ
ぎに時間Ｚ△ｔ，Ｆｔ２〜ｔ３の間ゲートトリガ電圧Ｅ
ｃ′＝０が印加されると、トランジスタＱ，がオンとな
る。このときトランジスタＱ２もオンとなりコレクタ電
流は流れるが、逆電流増幅率は低くトランジスタＱ，に
流れるコレクタ電流に比して無視できる程２小さし、も
のとする。さてトランジスタＱ，がオンすると下記‘４
｝式が成立し、Ｅ。Then, at time t=L, input voltage Ei=E is released, and then during time Z△t, Ft2 to t3, gate trigger voltage E
When c'=0 is applied, transistor Q is turned on. At this time, the transistor Q2 is also turned on and the collector current flows, but the reverse current amplification factor is low and is 2 so small that it can be ignored compared to the collector current flowing through the transistor Q. Now, when transistor Q is turned on, the following '4
}The formula holds, and E.

＝き′のＢ−ＶＢ的）‐ｈＦ軸‐学‐ｄｔＲ３伍。=ki''s B-VB)-hF axis-science-dtR35.

−Ｖ粥３）‐ｈＦ鯉‐竿‐ｔ …イ４’＝ ＣＲ
３ただし、ＶＢＥ３はトランジスタＱ３のベース・エミ
ッ外腰方向電圧、Ａ，，Ａ２はトランジスタＱ，Ｑのコ
レクタ面積であり、ｈＦＢ４はトランジスタＱの電流増
幅率である。-V porridge 3) -hF carp-rod-t...I4'=CR
3. However, VBE3 is the base-emitter external voltage of the transistor Q3, A, , A2 are the collector areas of the transistors Q, and hFB4 is the current amplification factor of the transistor Q.

（４ー式より出力電圧Ｅｏは直線的に上昇し、．Ａ．△
ち＞伍８≦等量毒ｈＦ８４Ａ２ のときＥｏ二Ｅ，となる。(From formula 4, the output voltage Eo increases linearly, .A.△
When Chi > 58 ≦ equivalent amount of poison hF84A2, Eo2E.

そして時間ｔ＝ｔ４で入力電圧Ｅｊ＝０が印加され、つ
ぎに時間△ｔ２＝ら〜ｔ６の間ゲートトリガ電圧ＥＧ′
＝ＥＢが印加されると、トランジスタＱ２がオンとなる
。Then, input voltage Ej=0 is applied at time t=t4, and then gate trigger voltage EG' is applied between time Δt2=ra and t6.
When =EB is applied, transistor Q2 is turned on.

このときトランジスタＱ，もオンとなりコレクタ電流は
流れるが、逆電流増幅率は低くトランジスタＱ２に流れ
るコレクタ電流に比較して無視できる程小さいものとす
る。さてトランジスタＱ２がオンすると下記｛５１式が
成立し、Ｅ。：−を■−ＶＢ８３）‐岬‐斧‐ｄｔＲ３ −の８−Ｖ肌３）‐ｈ砲４‐竿‐ｔ …イ８一
ＣＲ３ただし、Ａ３はトランジスタＱのコレク・タ面積
である。At this time, transistor Q is also turned on and collector current flows, but the reverse current amplification factor is low and negligible compared to the collector current flowing through transistor Q2. Now, when transistor Q2 is turned on, the following equation {51 is established, and E. :-■-VB83)-Misaki-Axe-dtR3-8-V skin 3)-h gun 4-rod-t...I81
CR3 However, A3 is the collector area of the transistor Q.

【５１式より出力電圧Ｅｏは直線的に下降し、Ｅｏ．Ｒ
３Ｃ△ら＞（ＥＢ−Ｖ班３）‐ｈ斑４‐会室 のときＥｏ二０となる。[From formula 51, the output voltage Eo decreases linearly, and Eo. R
3C△ et al> (EB-V group 3) - h spot 4 - Eo 20 when it is a meeting room.

前述したところから明らかなように、本発明によるサン
プルホールド回路は、充電時、放電時共に直線的に上昇
、下降させることができ、その立上り、立下り特性を揃
えることができる。As is clear from the foregoing, the sample-and-hold circuit according to the present invention can linearly rise and fall both during charging and discharging, and can make the rising and falling characteristics uniform.

また上昇、下降時の直線部の煩斜はトランジスタＱ３，
Ｑのコレクタ面積比Ａ，．Ａ２，Ａ３を選ぶことにより
任意の値に設定することができる。つぎに、本発明によ
るサンプルホールド回路を半導体集積回路で構成する場
合について説明する。この場合には定電流回路ＣＣＣの
定電流を決定する抵抗Ｒ３をピンチ抵抗で構成する。こ
こでピンチ抵抗の抵抗値は電流増幅率に略比例するので
、前記■式、｛５１式から明らかなようにトランジスタ
の電流増幅率の値と打ち消し合い、立上り、立下り額斜
角度の精度を大きく増大することができる。以上本発明
をスイッチング用トランジスタＱ．，Ｑ２としてＮＰＮ
トランジスタを用い、また、定電流回路ＣＣＣのトラン
ジスタＱ３，ＱとしてＰＮＰトランジスタを用いた場合
を例にとって説明したが、スイッチング用トランジスタ
Ｑ，，Ｑ２にＰＮＰトランジスタを用いることもでき、
この場合には定電流回路ＣＣＣのトランジスタＱ３，Ｑ
４はタＮＰＮトランジスタを用い、スイッチングトラン
ジスタと定電流回路のトランジス外ま逆極性のトランジ
スタで構成することもできる。In addition, the slope of the straight part when rising and falling is transistor Q3,
The collector area ratio of Q is A, . By selecting A2 and A3, it can be set to any value. Next, a case will be described in which the sample and hold circuit according to the present invention is constructed from a semiconductor integrated circuit. In this case, the resistor R3, which determines the constant current of the constant current circuit CCC, is constituted by a pinch resistor. Here, since the resistance value of the pinch resistor is approximately proportional to the current amplification factor, it cancels out the value of the current amplification factor of the transistor, as is clear from the above formula It can be greatly increased. The present invention has been described above with reference to the switching transistor Q. , NPN as Q2
Although the explanation has been given by using transistors and using PNP transistors as the transistors Q3 and Q of the constant current circuit CCC, PNP transistors can also be used as the switching transistors Q, Q2.
In this case, transistors Q3 and Q of constant current circuit CCC
Reference numeral 4 uses a NPN transistor, and the switching transistor and the transistor of the constant current circuit can also be constructed with transistors of opposite polarity.

以上説明したように、本発明によればト複雑な手段を用
いることなく、スイッチング用トランジ０スタの極性と
は逆樋性のトランジスタで構成されるカレントミラー回
路からなりそれぞれ時間的に同期して動作する定電流回
路をゲートトリガ源の出力によって制御するようにした
簡単な構成によってホールド用コンデンサの充電時、放
電時共に直線的な特性を有するサンプルホールド回路を
実現することができるので、実用上の効果は極めて大で
ある。また充電時、放電時共に直線的に上昇、下降させ
ることができ、ホールド用コンデンサへの電荷の充電、
放電特性を揃えることができると共に、上昇、下降時の
直線部の傾斜を任意の値に設定することができ、かつ立
上り、立下り傾斜角度の精度を大きくすることができる
という点においても極めて有効であり、民生用および工
業用の各種電子回路に用いて顕著な効果を発燈する。As explained above, according to the present invention, without using any complicated means, a current mirror circuit consisting of transistors having reverse polarity with respect to the polarity of the switching transistor 0 is used, and the polarities of the switching transistors are synchronized with each other in time. With a simple configuration in which the operating constant current circuit is controlled by the output of the gate trigger source, it is possible to realize a sample-and-hold circuit that has linear characteristics during both charging and discharging of the hold capacitor. The effect is extremely large. In addition, it can be raised and lowered linearly during charging and discharging, charging the hold capacitor,
It is extremely effective in that it is possible to match the discharge characteristics, set the slope of the straight line part during rising and falling to any value, and increase the accuracy of the rising and falling slope angles. It produces remarkable effects when used in various electronic circuits for both consumer and industrial use.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のサンプルホールド回路を示す回路図、第
２図は第１図の動作を説明するための波形図、第３図は
本発明によるサンプルホールド回路の一実施例を示す回
路図、第４図は第３図の動作を説明するための波形図で
ある。 Ｑ，〜Ｑ…・・・トランジスタ、Ｒ３・・・…抵抗、Ｃ
ＣＣ…・・・定電流回路、ｃ・・・・・・コンデンサ。 第１図第２図 第３図 第４図FIG. 1 is a circuit diagram showing a conventional sample and hold circuit, FIG. 2 is a waveform diagram for explaining the operation of FIG. 1, and FIG. 3 is a circuit diagram showing an embodiment of the sample and hold circuit according to the present invention. FIG. 4 is a waveform diagram for explaining the operation of FIG. 3. Q, ~Q...Transistor, R3...Resistor, C
CC... Constant current circuit, c... Capacitor. Figure 1 Figure 2 Figure 3 Figure 4

Claims (1)

【特許請求の範囲】 １ 同極性の２個のスイツチング用ＮＰＮまたはＰＮＰ
トランジスタの各コレクタをそれぞれ他方のトランジス
タのエミツタに接続して入力端子、出力端子側にホール
ド用コンデンサを接続し、前記スイツチング用トランジ
スタの順方向トランジスタに流れる電流によってサンプ
ルホールド回路において、前記２個のスイツチング用ト
ランジスタの各々のベースを、それぞれ時間的に同期し
て動作する該２個のスイツチング用トランジスタと逆極
性のＰＮＰまたはＮＰＮトランジスタで構成されるカレ
ントミラー回路からなる定電流回路の電流流出（流入）
端子に接続し、かつ前記定電流回路をゲートトリガ源の
出力によって制御せしめるようになし、前記ホールド用
コンデンサの充電時、放電時共に直線的に上昇、下降す
る特性を得るようにしたことを特徴とするサンプルホー
ルド回路。 ２ 定電流回路の定電流を決定する抵抗部分をピツチ抵
抗で構成し、集積回路化したことを特徴とする特許請求
の範囲第１項記載のサンプルホールド回路。[Claims] 1. Two switching NPNs or PNPs of the same polarity.
Each collector of the transistor is connected to the emitter of the other transistor, and a hold capacitor is connected to the input terminal and output terminal side, and the sample and hold circuit is operated by the current flowing through the forward direction transistor of the switching transistor. The base of each switching transistor is connected to the current outflow (inflow) of a constant current circuit consisting of a current mirror circuit consisting of a PNP or NPN transistor of opposite polarity to the two switching transistors that operate synchronously in time. )
The constant current circuit is connected to a terminal, and the constant current circuit is controlled by the output of a gate trigger source, so that a characteristic of linearly rising and falling when the holding capacitor is charged and discharged is obtained. sample hold circuit. 2. The sample-and-hold circuit according to claim 1, characterized in that the resistor portion that determines the constant current of the constant current circuit is constituted by a pitch resistor and is integrated into an integrated circuit.