JPS60122450A - Microprocessor - Google Patents
MicroprocessorInfo
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- JPS60122450A JPS60122450A JP22953783A JP22953783A JPS60122450A JP S60122450 A JPS60122450 A JP S60122450A JP 22953783 A JP22953783 A JP 22953783A JP 22953783 A JP22953783 A JP 22953783A JP S60122450 A JPS60122450 A JP S60122450A
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マイクロ・プロセッサに関し、特に割込み発
生後、マイクロプログラムによる並列処理が可能なマイ
クロ・プロセッサに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a microprocessor, and more particularly to a microprocessor capable of parallel processing using a microprogram after an interrupt occurs.
近年のコンピュータ・システムにおいて、周辺装置のデ
ータ転送速度の高速化は著しく、特にディスク駆動装置
は３ Ｍ Ｂ ／ ｓｅｃの高速度でデータ転送が可能
となったが、これは従来の２．５倍の速度である。これ
らの周辺装置と接続されている中央処理装置内のチャネ
ル装置の中には上記高速のデータ転送を処理できないも
のがあり、システム構成上のネックとなっている。In recent computer systems, the data transfer speed of peripheral devices has increased significantly, and disk drives in particular are now able to transfer data at a high speed of 3 MB/sec, which is 2.5 times faster than before. The speed is Some of the channel devices in the central processing unit connected to these peripheral devices cannot handle the above-mentioned high-speed data transfer, which poses a bottleneck in system configuration.
そこで、その対策として、チャネル装置（ＣＨＬ）とデ
ィスク駆動装置（ＤＫＵ）との間に存在して、データ転
送その他を制御するディスク制御装置（ＤＫＣ）内に大
容量のバッファ・メモリを設置し、上記低／中速度のチ
ャネル装置と高速度のディスク駆動装置間の速度の差を
吸収させることにより、高速度ディスク駆動装置を低／
中速度チャネル装置に接続している。Therefore, as a countermeasure, a large-capacity buffer memory is installed in the disk controller (DKC) that exists between the channel unit (CHL) and the disk drive unit (DKU) and controls data transfer and other operations. By absorbing the speed difference between the low/medium speed channel device and the high speed disk drive, the high speed disk drive
Connected to a medium speed channel device.
第１図は、大容量のバッファ・メモリを搭載したディス
ク制御装置のブロック図である。FIG. 1 is a block diagram of a disk controller equipped with a large capacity buffer memory.
１はディスク制御装置、２はマイクロ・プロセッサ、３
はチャネル・インタフェース制御部、牛はバッファ・メ
モリ、５はディスク・インタフェース制御部である。マ
イクロ・プロセッサ２はディスク制御装置ｌ全体を制御
し、チャネル・インタフェース制御部３はチャネル装置
（ＣＨＬ）との間でデータの転送およびコマンド情報、
状態情報等の授受を行い、バッファ・メモリ牛は転送さ
れたデータの緩衝用のメモリであって、リード・データ
、ライト・データはすべてこのメモリ牛を通過する。デ
ィスク・インタフェース制御部５は、ディスク駆動装置
（ＤＫＵ）との間でデータの転送およびディスク駆動装
置への動作指示、その他の制御を行う。1 is a disk controller, 2 is a microprocessor, 3 is a
is a channel interface control section, numeral 5 is a buffer memory, and 5 is a disk interface control section. The microprocessor 2 controls the entire disk controller l, and the channel interface controller 3 transfers data and command information to and from the channel device (CHL).
Status information and the like are exchanged, and the buffer memory is a memory for buffering transferred data, and all read data and write data pass through this memory. The disk interface control unit 5 transfers data to and from the disk drive unit (DKU), instructs the disk drive unit to operate, and performs other controls.
ところで、第１図に示すディスク制御装置１においては
、対チャネルの処理と、対ディスク駆動装置の処理を同
時並行して行う必要がある。By the way, in the disk control device 1 shown in FIG. 1, it is necessary to simultaneously perform processing for channels and processing for disk drives.
第２図は、第１図におけるディスク制御装置の動作シー
ケンス・チャートである。FIG. 2 is an operation sequence chart of the disk control device in FIG. 1.
第２図では、リード処理の例を示しており、またチャネ
ル装置とディスク駆動装置のデータ転送速度の比は１：
２である。FIG. 2 shows an example of read processing, and the data transfer rate ratio of the channel device and disk drive device is 1:
It is 2.
もし、チャネル装置とディスク駆動装置のデータ転送速
度が等しいならば、対チャネルと対ディスク駆動装置の
データ転送処理は同期して処理することができ、さらに
コマンド・チェーン処理とギャップ処理も同期して処理
できるため、１つのマイクロプログラムにより処理する
ことができる。If the data transfer rates of the channel device and the disk drive are equal, the data transfer process between the channel and the disk drive can be performed synchronously, and the command chain processing and gap processing can also be performed synchronously. Since it can be processed, it can be processed by one microprogram.
しかし、チャネル装置のデータ転送速度と、ディスク駆
動装置のデータ転送速度に差がある場合には、対チャネ
ルと対ディスク駆動装置の処理を同期して処理すること
はできない。However, if there is a difference between the data transfer speed of the channel device and the data transfer speed of the disk drive device, processing for the channel and for the disk drive device cannot be performed synchronously.
第２図においては、上方から下方に向ってチャネル（Ｃ
ＨＬ）側とディスク制御装置とディスク駆動装置（ＤＫ
Ｕ）側が示されており、ディスク制御装置では対チャネ
ル（ＣＨＬ）処理と対ディスク駆動装置（ＤＫＵ）処理
が左側から右側に向って時系列に配置されている。In Figure 2, the channel (C
HL) side, disk control device, and disk drive device (DK)
The U) side is shown, and in the disk control device, channel-to-channel (CHL) processing and disk-drive unit (DKU) processing are arranged in chronological order from left to right.
第２図のディスク制御装置の対ＣＨＬ処理と対ＤＫＵ処
理において初期設定の後、ディスク駆動装置（ＤＫＵ）
から読み出されたレコード（Ｒ１）をバッファ・メモリ
４に転送し終った時点では、バッファ・メモリ生からチ
ャネル装置（ＣＨＬ ）にレコード（Ｒ１）を転送して
いる途中である。したがって、対ＤＫＵ処理では、レコ
ード（Ｒ１）のリード後、次のレコード（Ｒ２）を処理
するためのディスク駆動装置（ＤＫＵ）に対する指示を
行う（これをギャップ処理と呼ぶ）。対ＤＫＵ処理でギ
ャップ処理を行っている間、チャネル装置（ＣＨＬ）に
対してはレコード（Ｒ１）のデータ転送処理を行う。チ
ャネル装置（ＣＨＬ）へのレコード（Ｒ１）の転送処理
が終了した時点では、対ＤＫＵ処理はレコード（Ｒ２）
のリード動作を行っており、したがってチャネル装置（
ＣＨＬ）に対しては次のコマンド・チェーン処理を実行
する必要がある。コマンド・チェーン処理とは、次に実
行すべきチャネル・コマンドとの関係をチャネル・メモ
リで指示しておくことである。After the initial settings in the disk control device CHL processing and DKU processing shown in Figure 2, the disk drive unit (DKU)
At the time when the record (R1) read from the buffer memory 4 has been transferred to the buffer memory 4, the record (R1) is being transferred from the buffer memory source to the channel device (CHL). Therefore, in the DKU processing, after reading the record (R1), an instruction is given to the disk drive unit (DKU) to process the next record (R2) (this is called gap processing). While gap processing is being performed for the DKU, record (R1) data transfer processing is performed for the channel device (CHL). When the transfer process of the record (R1) to the channel device (CHL) is completed, the process for the DKU is to transfer the record (R2).
is performing a read operation, and therefore the channel device (
CHL), it is necessary to perform the following command chain processing. Command chain processing means specifying the relationship with the next channel command to be executed in the channel memory.
このように、対ＣＨＬ処理と対ＤＫＵ処理のデータ転送
速度が異なるディスク制御装置では、対ＣＨＬ処理と対
ＤＫＵ処理を独立して実行する必要がある。したがって
、マイクロ・プロセッサ２はチャネル・インタフェース
制御部３およびディスク・インタフェース制御部５をそ
れぞれ独立に制御するために、並列処理の機能を備えて
いなければならない。As described above, in a disk control device in which the data transfer speeds of CHL processing and DKU processing are different, it is necessary to independently execute CHL processing and DKU processing. Therefore, the microprocessor 2 must have a parallel processing function in order to independently control the channel interface control section 3 and the disk interface control section 5.
このような場合、従来の方法としては、（１）２つのマ
イクロ・プロセッサを設け、互いに連携をもったマイク
ロプログラムで処理する方法と、（１１）１つのマイク
ロ・プロセッサで処理するが、割込み機能を持たせ、割
込みにより２つのマイクロ・プログラムを交互に切換え
て走行させる方法の２つがある。しかし、上記（１）の
方法では、１つのマイクロ・プロセッサのみの場合に比
べて、ハードウェア量が倍となり、しかも２つのマイク
ロ・プロセッサ間の情報授受が必要となるので、その分
のハードウェアも増加し、必ずしも有利な方法とは言え
ない。また、上記（１１）の方法では、２つのマイクロ
プログラムを各処理単位で切換えて走行させるため、第
２図に示すように、同時に２つの処理を行う必要がある
場合には適さない。すなわち、第２図に示すディスク制
御装置では、例えば対ＣＩ（Ｌ処理でデータ転送を行っ
ているとき、同時に対Ｄ Ｋ Ｌｌ処理でギャップ処理
を行う等の並列処理が必要であるが、従来の割込み処理
では上記並列処理は不可能である。In such cases, the conventional methods are (1) providing two microprocessors and processing using microprograms that cooperate with each other, and (11) processing using one microprocessor, but with no interrupt function. There are two ways to run the microprograms by alternately switching between them using interrupts. However, in method (1) above, the amount of hardware is doubled compared to the case of using only one microprocessor, and information needs to be exchanged between the two microprocessors. This is not necessarily an advantageous method. Further, in the method (11) above, two microprograms are switched and run for each processing unit, and therefore, as shown in FIG. 2, it is not suitable when two processings need to be performed at the same time. That is, in the disk control device shown in FIG. 2, parallel processing is required, for example, when data is transferred in the CI (L process), gap processing is simultaneously performed in the D K Ll process. The above parallel processing is not possible in interrupt processing.
また、従来、第３図に示すように、複数個のレジスタ・
アレイを用いてマルチプログラムの並列処理を行うマイ
クロ・プロセッサが提案されている（特開昭５６−９９
５４６号公報参照）。第３図においては、レジスタ・ア
レイ２７の内容を複数個記憶するレジスタ・アレイ退避
用ＲＡＭ２９と、ＲＡ Ｍ ２９の中のレジスタ・アレ
イを選択すルレジスタ・アレイ選択回路３０を設け、レ
ジスタ・アレイ２７にはアキュムレータ（ＡＣＣ）とレ
ジスタとプログラム・カウンタ（ｐｃ）を格納しておく
。レジスタ・アレイ選択回路３０は、タイミング制御回
路２５からのクロック信号と、これに同期して一定期間
信号レベルをＩＩ Ｌ ＩＩにする命令実行り・アレイ
読取り、書込み信号を生成し、１命令実行ごとにレジス
タ・アレイ２７の内容を１’（ＡＭ２９の選択された領
域と順次入れ換える。これによって、複数のプログラム
を並列に実行することができる。なお、バス・ドライバ
２６，２δは、内部バス２０を管理し、命令レジスタ２
２は読み出された命令を格納し、デコーダ・エンコーダ
２３は命令をデコードするとともに、マシンサイクルを
エンコードする。演算回路２１は、デコードの結果によ
り生成された制御信号により動作し、命令レジスタ２２
の一部内容をもとにしてレジスタ選択回路２４で選択し
たレジスタＯからのデータを、バス２０を介して演算回
路２１に入力させ、演算結果を再びレジスタＯに格納す
る。In addition, conventionally, as shown in FIG.
A microprocessor that performs parallel processing of multi-programs using an array has been proposed (Japanese Patent Application Laid-Open No. 56-99
(See Publication No. 546). In FIG. 3, a register array saving RAM 29 for storing a plurality of contents of the register array 27 and a register array selection circuit 30 for selecting a register array in the RAM 29 are provided. stores an accumulator (ACC), a register, and a program counter (pc). The register/array selection circuit 30 generates an instruction execution/array read/write signal that sets the signal level to II L II for a certain period of time in synchronization with the clock signal from the timing control circuit 25, and performs each instruction execution every instruction execution. The contents of the register array 27 are sequentially replaced with the selected area of 1' (AM29). This allows multiple programs to be executed in parallel. Note that the bus drivers 26 and 2δ Manage and command register 2
2 stores the read instructions, and the decoder/encoder 23 decodes the instructions and encodes the machine cycle. The arithmetic circuit 21 operates according to the control signal generated by the decoding result, and the instruction register 22
The data from the register O selected by the register selection circuit 24 based on a portion of the contents of is input to the arithmetic circuit 21 via the bus 20, and the arithmetic result is stored in the register O again.
第３図のマイクロ・プロセッサでは、ＲＡＭ２９に記憶
されたレジスタ・アレイ数と等しい数のプログラムを、
プログラム・カウンタ、レジスタ、アキュムレータを切
換えることによって、複数個を並行して実行するが、前
記（１１）の方法と同じように、同時に２つの処理を行
う必要がある場合には適さない。In the microprocessor shown in FIG. 3, a number of programs equal to the number of register arrays stored in the RAM 29 are stored.
A plurality of programs can be executed in parallel by switching the program counter, register, and accumulator, but like the method (11) above, this method is not suitable when two processes need to be performed at the same time.
本発明の目的は、これら従来の欠点を改善し、対ＣＨＬ
処理と対ＤＫＵ処理のような異なった処理を同時に実行
でき、かつ・・−ドウエア量を増加することがないマイ
クロ・プロセッサを提供することにある。The purpose of the present invention is to improve these conventional drawbacks and to
It is an object of the present invention to provide a microprocessor that can simultaneously execute different processes such as processing and DKU processing without increasing the amount of hardware.
上記目的を達成するため、本発明のマイクロ・プロセッ
サは、マイクロプログラムを格納する制御用メモリと、
該制御用メモリに対するアドレスを格納する複数個のア
ドレス・レジスタと、演算制御部を備えたマイクロ・プ
ロセッサにおいて、前記演算制御部からの指定信号ある
いは所定の外部割込み信号を受付けて、前記複数個のア
ドレス・レジスタのうちの任意のものを有効にするアド
レス切換制御手段を有し、前記複数個のアドレス・レジ
スタをマシン・クロック単位で時分割的に制御用メモリ
のアドレスとして用いることにより、複数のマイクロプ
ログラムを並行して実行することに特徴がある。In order to achieve the above object, the microprocessor of the present invention includes a control memory that stores a microprogram;
In a microprocessor equipped with a plurality of address registers for storing addresses for the control memory and an arithmetic control section, a specified signal from the arithmetic control section or a predetermined external interrupt signal is received, and the plurality of address registers are It has an address switching control means for enabling any one of the address registers, and uses the plurality of address registers as addresses of the control memory in a time-sharing manner in units of machine clocks. The feature is that microprograms are executed in parallel.
以下、本発明の実施例を、図面により説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第４図は、本発明の一実施例を示すマイクロ・プロセッ
サのブロック図である。FIG. 4 is a block diagram of a microprocessor illustrating one embodiment of the present invention.
第４図において、６はマイクロプログラムのアドレスを
格納するアドレス・レジスタであって、対ＣＨＬ処理用
のマイクロプログラムに用いるものであり、また７はレ
ジスタ６とは独立したアドレス・レジスタであって、対
１） Ｋ Ｕ処理用のマイクロプログラムに用いる。８
はアドレス切換制御回路、９は演算制御回路、１０は制
御用メモＩＪ（Ｃ８）、１１．１２はＡＮＤ回路、１３
はＯＲ回路である。また、信号線１４．１５は、演算制
御回路９から出力されるアドレス切換用信号であり、信
号線１６．１７は外部から入力されるアドレス切換用信
号である。信号線、１８．１９は、アドレス切換制御回
路８の出力であり、それぞれＡＮＤ回路１１および１２
に入力される。In FIG. 4, 6 is an address register that stores the address of the microprogram, and is used for the microprogram for CHL processing, and 7 is an address register independent of register 6, Versus 1) Used in microprograms for KU processing. 8
1 is an address switching control circuit, 9 is an arithmetic control circuit, 10 is a control memo IJ (C8), 11.12 is an AND circuit, 13
is an OR circuit. Further, signal lines 14 and 15 are address switching signals output from the arithmetic control circuit 9, and signal lines 16 and 17 are address switching signals input from the outside. Signal lines 18 and 19 are outputs of the address switching control circuit 8, and are connected to AND circuits 11 and 12, respectively.
is input.
次に、このマイクロ・プロセッサの動作を述べる。Next, the operation of this microprocessor will be described.
演算制御回路９は、マイクロ命令レジスタ・デコーダ、
演算回路、タイミング制御回路等を含み、制御用メモリ
１０から読み出したマイクロ命令をデコードして、演算
その他を実行し、マイクロ・プロセッサ全体を制御する
。アドレス・レジスタ６および７は、ともに制御用レジ
スタ１０から次に読み出すべき命令のアドレスとなるが
、その内容は演算制御回路９により設定される。また、
アドレス・レジスタ６と７のいずれが、制御用メモリ１
００次のアドレスとなるかは、（Ｌｌｉ１８゜１９から
の信号によって決定される。すなわち、信号線１８を介
して１″が送出されたときには、ＡＮＤ回路１１がゲー
トされ、アドレス・レジスタ６の内容がＯＲ回路１３を
経て制御用メモＩＪＩＯのアドレスとなる。逆に信号線
１９を介して“１′′が送出されたときには、ＡＮＤ回
路１２がゲートサレ、アドレス・レジスタ７の内容がＯ
ＦＬ回路１４を経て制御用メモリ１０のアドレスとなる
。The arithmetic control circuit 9 includes a microinstruction register/decoder,
It includes an arithmetic circuit, a timing control circuit, etc., decodes microinstructions read from the control memory 10, executes arithmetic operations, etc., and controls the entire microprocessor. Address registers 6 and 7 both serve as the address of the next instruction to be read from control register 10, and their contents are set by arithmetic control circuit 9. Also,
Which address register 6 or 7 is the control memory 1
Whether it is the 00th order address is determined by the signal from Lli 18゜19. That is, when 1'' is sent through the signal line 18, the AND circuit 11 is gated and the contents of the address register 6 are becomes the address of the control memory IJIO via the OR circuit 13. Conversely, when "1" is sent out via the signal line 19, the AND circuit 12 gate-sales and the contents of the address register 7 become O.
It becomes the address of the control memory 10 via the FL circuit 14.
アドレス切換制御回路８は、演算制御回路９から信号線
１４．１５を介して制御信号を受けるとともに、信号！
１６，１．７を介して外部信号を受けることにより、信
号線１８．１９に信号を送出する。The address switching control circuit 8 receives control signals from the arithmetic control circuit 9 via signal lines 14 and 15, and also receives the signal !
By receiving external signals via lines 16 and 1.7, signals are sent to signal lines 18 and 19.
第５図は、第４図におけるアドレス切換制御回路の詳細
論理回路図である。FIG. 5 is a detailed logic circuit diagram of the address switching control circuit in FIG. 4.
信号線１４．１６および信号線１５．１７の各信号は、
各々ＯＲ回路８０．８１で論理和がとられ、ＡＮＤ回路
８２はＯＲ，回路８０と８１の各出力が両方とも“１″
”であるときに“１″を出力する。Each signal on signal line 14.16 and signal line 15.17 is
The OR circuits 80 and 81 perform a logical sum, and the AND circuit 82 performs an OR operation, and the outputs of the circuits 80 and 81 are both "1".
”, outputs “1”.
ここで、信号線１４．１６はアドレス・レジスタ６を有
効にする信号を伝送し、信号線１５．１７はアドレス・
レジスタ７を有効にする信号を伝送する。いま、ＯＲ回
路８０の出力のみがＩｆ Ｉ ＋＋で、ＯＲ，回路８１
の出力は“○″の場合を考える。この場合には、アドレ
ス・レジスタ６のみが有効になる。ＡＮＤ回路８２の出
力は“Ｏ“′となり、否定回路８３の出力が′１”とな
るため、ＡＮＤ回路８４の出力は′１″となり、フリッ
プ・フロップ８７のセット入力が°“１″となることに
より、セット出力が＋＋ １ ＋＋となって信号ｍ１８
を介して送出される。Here, signal line 14.16 carries a signal that enables the address register 6, and signal line 15.17 carries the address register 6.
Transmits a signal to enable register 7. Now, only the output of the OR circuit 80 is If I ++, and the OR circuit 81
Consider the case where the output is “○”. In this case, only address register 6 is valid. The output of the AND circuit 82 becomes "O", and the output of the NOT circuit 83 becomes "1", so the output of the AND circuit 84 becomes "1", and the set input of the flip-flop 87 becomes "1". As a result, the set output becomes ++ 1 ++ and the signal m18
Sent via .
これにより、アドレス・レジスタ６が制御用メモリ１０
のアドレスとして有効となる。This causes the address register 6 to be set to the control memory 10.
It is valid as an address.
次に、ＯＲ回路８０ 、８ ］−の出力が、ともに“１
″′の場合を考える。Next, the outputs of the OR circuits 80, 8]- are both “1”
Consider the case of ″′.
このとき、ＡＮＤ回路８２の出力が１″となり、否定回
路８３の出力は“０″となるため、フリップ・フロップ
８７０セツト入力（Ｓ）およびリセット入力（Ｒ）はと
もに“○″となる。これに対し、ＡＮＤ回路８５は、一
方の入力であるクロックＴが１１１１＋となる度に出力
が１″となり、フリップ・フロップ８７の状態は反転し
て、以後クロックＴがＩｔ Ｉ ＩＴとなる度に状態を
反転する。すなわち、クロックＴを所定のマシン・サイ
クルに同期したものとすれば、７リツプ・７０ツブ８７
は各サイクルごとに状態を変えるととになり、したがっ
て信号線１８゜１９には交互に°′ｌ″と○″の値が送
出されるので、アドレス・レジスタ６．７が交互に制御
用メモリ１０のアドレスとして用いられることになる。At this time, the output of the AND circuit 82 becomes 1" and the output of the NOT circuit 83 becomes "0", so both the set input (S) and reset input (R) of the flip-flop 870 become "○". On the other hand, the output of the AND circuit 85 becomes 1'' every time the clock T, which is one of the inputs, becomes 1111+, and the state of the flip-flop 87 is inverted, and from then on, the state changes every time the clock T becomes It I IT. Invert. In other words, if the clock T is synchronized with a predetermined machine cycle, 7 lip/70 tube 87
changes state every cycle, and therefore the values of °'l'' and ○'' are sent alternately to the signal lines 18 and 19, so that the address registers 6 and 7 are alternately sent to the control memory. It will be used as 10 addresses.
このように、本発明は、従来のマルチラン機能と割込み
機能の両方を組み合わせることにより、それぞれの長所
を生かしたもので、ハードウェアの割込み信号を受付け
た後、複数のアドレス・レジスタ６．７を有効にして、
マイクロプログラムを複数並列に動作させるようにする
。複数のアドレス・レジスタ６．７のうち、通常は１つ
のアドレス・レジスタのみを有効とし、外部信号線１６
゜１７による割込みが発生したとき、他のアドレス・レ
ジスタも有効として、以後マシン・サイクルごとに時分
割で複数のアドレス・レジスタを有効にすることにより
、複数のマイクロ・プログラムを同時に走行させる。In this way, the present invention takes advantage of the strengths of both the conventional multi-run function and interrupt function by combining them, and after accepting a hardware interrupt signal, multiple address registers 6. Enable it and
Make multiple microprograms run in parallel. Of the multiple address registers 6.7, normally only one address register is enabled, and the external signal line 16
When an interrupt occurs by .17, other address registers are also enabled, and thereafter, a plurality of address registers are enabled in a time-sharing manner every machine cycle, thereby allowing a plurality of microprograms to run simultaneously.
第６図は、本発明の一実施例を示すディスク制御装置の
並行処理シーケンス・チャートである。FIG. 6 is a parallel processing sequence chart of a disk control device showing one embodiment of the present invention.
第６図では、第４図のアドレス・レジスタ６゜７を交互
に用いて、対ＣＨＬ処理と対ＤＫＵ処理を行う場合を示
している。１ｏはマシン・サイクル、Ｔ１はデータ転送
前処理期間、Ｔ２はデータ転送後処理期間、ｔ５はディ
スク駆動装置とのデータ転送量始時点、ｔＰはディスク
駆動装置とのデータ転送終了時点である。FIG. 6 shows a case where the address registers 6.7 of FIG. 4 are used alternately to perform CHL processing and DKU processing. 1o is a machine cycle, T1 is a data transfer pre-processing period, T2 is a data transfer post-processing period, t5 is the start time of data transfer with the disk drive, and tP is the end of data transfer with the disk drive.
第６図において、最初は演算制御回路９からの信号１４
’、１５’がいずれも１″であり、割込み信号１６’
＋ １７’カいずれもｏｌ＋であるため、マシン・サイ
クルｔ。ごとにアドレス・レジスタ（ＩＡＩ（Ｉ ）６
と（ＩＡＲ，ｎ）７とを交互に有効にして、対ＣＨＩ・
処理と対Ｄ Ｋ Ｕ処理を行い、それぞれ初期設定の後
、チャネル装置へのデータ転送とディスク駆動装置との
データ転送の前処理を開始する。前処理期間Ｔ１が経過
すると、ディスク駆動装置に対するデータ転送開始時点
ｔｓでは、アドレス・レジスタ（ＩＡＲ，１Ｔ）７はも
はや不要となるため、信号１５′が“６′′に変り、ア
ドレス・レジスタ（ＩＡＲＩ）６のみで動作するモード
になる。これは、たとえチャネル装置とのデータ転送中
であっても、チャネル装置からのデータ転送停止指示ま
たはインタフェース切離し指示を受付ける可能性があり
、対ＣＨＬ処理のマイクロプログラムはチャネル装置か
らの指示の有無をチェックする必要があるためである。In FIG. 6, the signal 14 from the arithmetic control circuit 9 is initially
', 15' are both 1'', and the interrupt signal 16'
+17' are all ol+, so the machine cycle t. Address register (IAI(I)6)
and (IAR,n)7 are enabled alternately, and
Processing and DKU processing are performed, and after initialization, preprocessing for data transfer to the channel device and data transfer to the disk drive device is started. After the preprocessing period T1 has elapsed, the address register (IAR, 1T) 7 is no longer needed at the data transfer start time ts to the disk drive, so the signal 15' changes to "6" and the address register (IAR, 1T) 7 is no longer needed. IARI) 6 only.This means that even if data is being transferred with the channel device, there is a possibility that a data transfer stop instruction or interface disconnection instruction will be accepted from the channel device, and the CHL processing This is because the microprogram needs to check whether there is an instruction from the channel device.
次に、ディスク駆動装置とのデータ転送終了時点 ｉｐ
では、外部信号１ゲが１″”となるため、アドレス・レ
ジスタ（ＩＡＲ，ＩＴ）７を再び有効とし、アドレス・
レジスタ（ＩＡＲ，Ｉ）６と（ＩＡＲＴＩ）７とが交互
に有効となるモードに移る。このように、通常は、アド
レス・レジスタ（Ｉ Ａ、 Ｒ，Ｉ ） ６ 、つまり
対Ｃｌ−（Ｌ処理のマイクロプログラムを継続して実行
し、対Ｉ） Ｋ ［Ｊ処理のマイクロプログラムは外部
信号１７′によりアドレス・レジスタ（ＩＡＲＩＩ）７
を有効にしたときのみ実行する。例えば、外部信号１７
′はディスク駆動装置からの起動信号、外部信号１６′
はチャネル装置からの起動信号とすることができる。Next, at the end of data transfer with the disk drive device ip
Now, since the external signal 1 becomes 1'', the address register (IAR, IT) 7 is enabled again and the address register (IAR, IT) 7 is enabled again.
The mode shifts to a mode in which registers (IAR, I) 6 and (IARTI) 7 are alternately enabled. In this way, normally, the address register (I A, R, I) 6, that is, the pair Cl-(L processing microprogram continues to be executed, and the pair I) K[J processing microprogram receives an external signal. 17' allows address register (IARII) 7
Executes only when enabled. For example, external signal 17
' is a start signal from the disk drive device, external signal 16'
can be an activation signal from the channel device.
また、オンラインの合い間をぬって、ディスク制御装置
とディスク駆動装置のサブシステムにおける故障診断を
行うことは、一般に行われているが（これをインライン
診断と呼ぶ）、この場合でも、ディスク制御装置がイン
ライン診断を行っているときには、アドレス・レジスタ
（ｒＡＲｎ）７のみ動作し、（ＩＡＲＩ）６は停止して
おり、チャネル装置から起動を受けると外部信号１６′
がパ１′″となって、アドレス・レジスタ（ＩＡＲＩ）
６と（ＩＡＲＩＩ）７が並行して動作するようになる。In addition, it is common practice to perform fault diagnosis on the subsystems of the disk control unit and disk drive during online intervals (this is called inline diagnosis), but even in this case, the disk control unit When the is performing inline diagnosis, only the address register (rARn) 7 is operating, (IARI) 6 is stopped, and when activated by the channel device, the external signal 16' is activated.
becomes the address register (IARI)
6 and (IARII) 7 will now operate in parallel.
第６図に示すように、データ転送の処理は、初期設定お
よび終了時のチェックを必要とするが、データ転送それ
自体はハードウェアで実行するため、マイクロプログラ
ムは単にデータ転送の終了を待つのみでよく、この間は
他の処理に専念できる。As shown in Figure 6, the data transfer process requires initial settings and a check at the end, but since the data transfer itself is executed by hardware, the microprogram simply waits for the data transfer to end. You can concentrate on other processing during this time.
以上説明したように、本発明によれば、割込み発生後は
、複数のアドレス・レジスタが有効となるため、マイク
ロプログラムの並列処理能力が向上し、マイクロプロセ
ッサの性能を上げることができる。また、複数のマイク
ロプロセッサを設置する場合に比べると、ハードウェア
量を大幅に減少させることが可能である。As described above, according to the present invention, a plurality of address registers become valid after an interrupt occurs, so that the parallel processing ability of a microprogram is improved and the performance of a microprocessor can be improved. Furthermore, compared to the case where multiple microprocessors are installed, the amount of hardware can be significantly reduced.
第１図は大容量バッファ・メモリを有するディスク制御
装置のブロック図、第２図は第１図におけるディスク制
御装置の動作シーケンス・チャート、第３図は従来の複
数アドレス・レジスタを備えたマイクロ・プロセッサの
ブロック図、８４図は本発明の実施例を示すマイクロ・
プロセッサのブロック図、第５図は第４図におけるアド
レス切換制御回路の論理回路図、第６図は本発明の実施
例を示すディスク制御装置の並行処理シーケンス・チャ
ートである。
１：ディスク制御装置、２：マイクロ・プロセッサ、３
＝チヤネル・インタフェース制御部、４：バツ７ア・メ
モリ、５：ディスク・インタフェース制御部、６，７：
アドレス・レジスタ、８ニアドレス切換制御回路、９：
演算制御回路、１゜：制御用メモリ、８７：クリップ・
フロップ。
特許出願人 株式会社日立製作所 。
、オ Ａ−、Ｐつ工、オ、イウ竹・パFIG. 1 is a block diagram of a disk controller with a large capacity buffer memory, FIG. 2 is an operation sequence chart of the disk controller in FIG. The block diagram of the processor, FIG.
FIG. 5 is a block diagram of the processor, FIG. 5 is a logic circuit diagram of the address switching control circuit in FIG. 4, and FIG. 6 is a parallel processing sequence chart of a disk control device showing an embodiment of the present invention. 1: Disk controller, 2: Microprocessor, 3
= Channel interface control unit, 4: x7a memory, 5: Disk interface control unit, 6,7:
Address register, 8 near address switching control circuit, 9:
Arithmetic control circuit, 1゜: Control memory, 87: Clip/
Flop. Patent applicant: Hitachi, Ltd. , O A-, P Tsuko, O, Iu Take-P
Claims (1)
該制御用メモリに対するアドレスを格納する複数個のア
ドレス・レジスタと、演算制御部を備えたマイクロ・プ
ロセッサにおいて、前記演算制御部からの指定信号ある
いは所定の外部割込み信号を受付けて、前記複数個のア
ドレス・レジスタのうちの任意のアドレス・レジスタを
有効にするアドレス切換制御手段を有し、前記複数個の
アドレス・レジスタをマシン・クロック単位で時分割的
に前記制御用メモリのアドレスとして用いることにより
、複数のマイクロプログラムを並行して実行することを
特徴とするマイクロ・プロセッサ。(1) A control memory that stores a microprogram;
In a microprocessor equipped with a plurality of address registers for storing addresses for the control memory and an arithmetic control section, a specified signal from the arithmetic control section or a predetermined external interrupt signal is received, and the plurality of address registers are By having an address switching control means for enabling any address register among the address registers, and using the plurality of address registers as addresses of the control memory in a time-sharing manner in units of machine clocks. , a microprocessor characterized by executing multiple microprograms in parallel.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22953783A JPS60122450A (en) | 1983-12-05 | 1983-12-05 | Microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22953783A JPS60122450A (en) | 1983-12-05 | 1983-12-05 | Microprocessor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60122450A true JPS60122450A (en) | 1985-06-29 |
| JPH0123812B2 JPH0123812B2 (en) | 1989-05-09 |
Family
ID=16893722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22953783A Granted JPS60122450A (en) | 1983-12-05 | 1983-12-05 | Microprocessor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60122450A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63307566A (en) * | 1987-06-09 | 1988-12-15 | Fujitsu Ltd | Channel device |
| JPH02226457A (en) * | 1989-01-10 | 1990-09-10 | Bull Hn Inf Syst Inc | Multi-processor controller having common control storage |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131649A (en) * | 1973-04-20 | 1974-12-17 | ||
| JPS52101936A (en) * | 1976-02-24 | 1977-08-26 | Nippon Telegr & Teleph Corp <Ntt> | Data channel device |
-
1983
- 1983-12-05 JP JP22953783A patent/JPS60122450A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131649A (en) * | 1973-04-20 | 1974-12-17 | ||
| JPS52101936A (en) * | 1976-02-24 | 1977-08-26 | Nippon Telegr & Teleph Corp <Ntt> | Data channel device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63307566A (en) * | 1987-06-09 | 1988-12-15 | Fujitsu Ltd | Channel device |
| JPH0525335B2 (en) * | 1987-06-09 | 1993-04-12 | Fujitsu Ltd | |
| JPH02226457A (en) * | 1989-01-10 | 1990-09-10 | Bull Hn Inf Syst Inc | Multi-processor controller having common control storage |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0123812B2 (en) | 1989-05-09 |
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