JPS60121709A - Power source device for magnetic erase - Google Patents
Power source device for magnetic eraseInfo
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- JPS60121709A JPS60121709A JP18440984A JP18440984A JPS60121709A JP S60121709 A JPS60121709 A JP S60121709A JP 18440984 A JP18440984 A JP 18440984A JP 18440984 A JP18440984 A JP 18440984A JP S60121709 A JPS60121709 A JP S60121709A
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Abstract
Description
【発明の詳細な説明】
本発明は、電磁チャックの励磁コイル等に一定電圧の直
流電流を極性切換周期を漸減させて正逆交互に供給し、
これにより消磁を行なういわゆるループ減衰消磁法に用
いられる消磁用電源装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention supplies direct current of a constant voltage to an excitation coil or the like of an electromagnetic chuck alternately in forward and reverse directions while gradually decreasing the polarity switching period.
The present invention relates to a demagnetization power supply device used in a so-called loop attenuation demagnetization method in which demagnetization is performed by this method.
従来のこの種の電源装置では、整流回路から出力される
一定電圧の直流電流は、一対のリレー等からなる極性切
換回路を経て励磁コイルに供給されている。前記極性切
換回路の作動制御は、従来前記−リレーへの通電を制御
するリミットスイッチおよび該リミットスイッチの開閉
を制御する回転カムによりなされ或いは周方向に分断さ
れた導電帯を有する回転板と、該回転板に接触するブラ
シとからなるスイッチ機構によりなされていた。In a conventional power supply device of this kind, a constant voltage DC current output from a rectifier circuit is supplied to an excitation coil through a polarity switching circuit including a pair of relays or the like. The operation of the polarity switching circuit is conventionally controlled by a limit switch that controls energization to the relay and a rotating cam that controls opening and closing of the limit switch, or by a rotating plate having a conductive band separated in the circumferential direction, and a rotating plate having a conductive band divided in the circumferential direction. This was done by a switch mechanism consisting of a brush that came into contact with a rotating plate.
しかしながら、前記した伺転カム或いは回転板のような
回転体による切換周期の制御では、励磁コイルに供給さ
れる電流の極性を高速で切換えることはできず、このた
め良好な消磁効果を期待することはできない。また、従
来の前記電源装置では、切換周期のパターンは前記回転
カム或いは前記導電帯が形成された前記回転板によって
決まるため、前記回転カム或いは回転板の加工精度に応
して切換周期のパターンにばらつきが見られ、このため
消磁効果にばらつきが生じることがあった。更に、従来
の前記電源装置では、消磁効果を高めるべく前記切換周
期を変更するには、前記回転カム或いは回転板を取替え
る必要があり、このため容易に切換周期のパターンを変
更することはできなかった。However, by controlling the switching cycle using a rotating body such as the rotating cam or rotary plate described above, it is not possible to switch the polarity of the current supplied to the excitation coil at high speed, and therefore a good demagnetizing effect cannot be expected. I can't. Further, in the conventional power supply device, the switching cycle pattern is determined by the rotating cam or the rotating plate on which the conductive band is formed, so the switching cycle pattern is determined depending on the processing accuracy of the rotating cam or rotating plate. Variations were observed, which could cause variations in the demagnetization effect. Furthermore, in the conventional power supply device, in order to change the switching period to enhance the demagnetization effect, it is necessary to replace the rotating cam or the rotating plate, and therefore the switching period pattern cannot be easily changed. Ta.
本発明の目的は、消磁のために励磁コイルに供給される
電流の極性切換の高速化を図り、かつその切換周期のパ
ターンのばらつきを防止することにより、消磁効果に優
れた比較的単純な構成の消磁装置を提供することにある
。An object of the present invention is to achieve a relatively simple configuration with excellent demagnetization effect by speeding up the polarity switching of the current supplied to the excitation coil for demagnetization and preventing variations in the switching cycle pattern. The purpose of the present invention is to provide a demagnetizing device.
本発明は、基本的には、励磁コイルに消磁のための減衰
交@磁界を発生させるべく、整流回路から出力される直
流電流を極性切換回路により交互に極性を切換えかつそ
の周期を漸減させて前記励磁コイルに供給させるための
消磁用電源装置において、少なくとも一つの消磁パター
ンが記憶され前記極性切換回路に動作信号を送るメモリ
ー回路と、消磁開始信号の入力により指定されたアドレ
ス指定信号を前記メモリー回路に送りかつクロックパル
ス発生回路からのクロックパルスを受けて前記メモリー
回路に出力されるアドレス指定信号を順次引続くアドレ
ス指定信号に進めるアドレス設定回路とを含み、消磁パ
ターンの進行後前記メモリー回路から前記アドレス設定
回路に送られる休止信号によって休止状態におかれるこ
とを特徴とする。The present invention basically consists of alternately switching the polarity of a DC current output from a rectifier circuit using a polarity switching circuit and gradually decreasing the period in order to generate an attenuated alternating magnetic field for demagnetization in an excitation coil. The degaussing power supply device for supplying power to the excitation coil includes a memory circuit that stores at least one degaussing pattern and sends an operation signal to the polarity switching circuit, and a memory circuit that sends an address designation signal designated by input of a degaussing start signal to the memory circuit. an address setting circuit that sequentially advances an addressing signal sent to the circuit and outputted to the memory circuit in response to a clock pulse from a clock pulse generating circuit to a subsequent addressing signal, and after the degaussing pattern has progressed, the addressing signal is outputted to the memory circuit. It is characterized in that it is put into a hibernation state by a hibernation signal sent to the address setting circuit.
本発明によれば、前記メモリー回路に記憶された消磁パ
ターンにしたがって前記極性切換回路の動作を制御する
ことにより、該極性切換回路の作動の高速化を図りかつ
その作動のばらつきの防止により一様な消磁パターンの
遂行が可能となり、これにより、比較的単純な構成によ
って、ばらつきのない高い消磁効果を得ることができる
。According to the present invention, by controlling the operation of the polarity switching circuit according to the degaussing pattern stored in the memory circuit, the operation of the polarity switching circuit can be made faster and uniform by preventing variations in the operation. Therefore, it is possible to achieve a uniform demagnetization pattern with a relatively simple configuration, and a high demagnetization effect without variation can be obtained.
本発明が特徴とするところは、図示の実施例についての
以下の説明により、更に明らかとなろう。The features of the invention will become more apparent from the following description of the illustrated embodiments.
第1図には、本発明に係る消磁用電源装置lOがダイヤ
グラムで示されている。前記電源装置lOは、交流電流
ACを整流するための整流回路12と、該整流回路によ
り出力される一定電圧の直流電流の極性を切換えるため
の極性切換回路14とを含み、該極性切換回路により極
性が交互に切換えられた直流電流は、例えば電磁チャッ
クの励磁コイル16に供給される。FIG. 1 shows a diagram of a degaussing power supply device IO according to the present invention. The power supply device IO includes a rectifier circuit 12 for rectifying alternating current AC, and a polarity switching circuit 14 for switching the polarity of a constant voltage DC current output by the rectifier circuit. The DC current whose polarity is alternately switched is supplied to, for example, an excitation coil 16 of an electromagnetic chuck.
前記切換回路14はメモリー回路18より出力される動
作信号により制御され、該メモリー回路には、励磁コイ
ル16への電流の供給休止時間を間に挾んで励磁コイル
16への一方向の通電時間および逆方向への通電時間の
漸減する比率等を決定する複数の消磁パターンのための
上方が各アドレス毎に記憶されている。前記電流の供給
休止時間を不要とすることができる。The switching circuit 14 is controlled by an operation signal outputted from a memory circuit 18, and the memory circuit stores a one-way energization time to the excitation coil 16 and a one-way current supply time to the excitation coil 16, with a current supply stop time to the excitation coil 16 in between. Upper positions for a plurality of degaussing patterns that determine the gradually decreasing ratio of the energization time in the reverse direction are stored for each address. It is possible to eliminate the need for the current supply suspension time.
メモリー回路18は、アドレス設定回路20からアドレ
ス信号を受け、該アドレス設定回路は消磁開始信号の入
力により、消磁パターンを選択するための初期アドレス
選択手段22により指定された初期アドレス信号をメモ
リー回路18に送る。メモリー回路18は前記初期アド
レス信号に対応するアドレスの動作信号を極性切換回路
14に送ると共に、前記アドレスの時間指定信号をカウ
ンタ回路24に送る。The memory circuit 18 receives an address signal from the address setting circuit 20, and upon input of the degaussing start signal, the address setting circuit sends the initial address signal designated by the initial address selection means 22 for selecting a degaussing pattern to the memory circuit 18. send to The memory circuit 18 sends an operation signal of the address corresponding to the initial address signal to the polarity switching circuit 14, and also sends a time designation signal of the address to the counter circuit 24.
カウンタ回路24はクロックパルス発生回路26からの
クロックパルスを受け、該クロックパスル数がメモリー
回路18からの前記時間指定信号により特定される数値
に達すると、カウンタ回路24はアドレス変更信号発生
回路28にリップルキャリーを送る。The counter circuit 24 receives clock pulses from the clock pulse generation circuit 26, and when the number of clock pulses reaches a value specified by the time designation signal from the memory circuit 18, the counter circuit 24 receives the clock pulse from the address change signal generation circuit 28. Send Ripple Carry.
前記回路28がりップルキャリーを受けると、該アドレ
ス変更信号発生回路は、前記アドレス設定回路20およ
びカウンタ回路24にそれぞれアドレス変更信号を送る
。When the circuit 28 receives a ripple carry, the address change signal generating circuit sends an address change signal to the address setting circuit 20 and the counter circuit 24, respectively.
このアドレス変更信号を受けたアドレス設定回路20は
、選択されたある一つの消磁パターンを遂行すべく前記
メモリー回路18にアドレス信号を送る。メモリー回路
18は、このアドレス信号を受け、前記初期アドレス信
号に対応する前記アドレスに引続く新たなアドレスの動
作信号を極性切換回路14に送ると共に前記した新たな
アドレスの時間指定信号をカウンタ回路24に送る。こ
のカウンタ回路24は、前記したと同様、新たな時間指
定信号により特定される数値に前記クロックパルスの数
が達すると前記回路28にリップルキャリーを送る。The address setting circuit 20 that has received this address change signal sends an address signal to the memory circuit 18 in order to execute the selected one degaussing pattern. The memory circuit 18 receives this address signal, and sends an operation signal of a new address following the address corresponding to the initial address signal to the polarity switching circuit 14, and also sends a time designation signal of the new address to the counter circuit 24. send to As described above, this counter circuit 24 sends a ripple carry to the circuit 28 when the number of clock pulses reaches the value specified by the new time designation signal.
前記した回路動作の繰返しにより、極性切換回路14は
、メモリー回路18に記憶されかつ選択された一つの消
磁パターンに沿って前記励磁コイル16への電流の供給
休止時間を間に挾んで該励磁コイルに正逆の直流電流を
その切換周期を漸減させるべく動作する。前記メモリー
回路18は、アドレス設定回路2oがら受けるアドレス
信号に対応するアドレスが消磁パターンの終rに達する
と、アドレス設定回路2oに作動体止信号を送り、また
前記励磁コイル16への電流供給が停止される。By repeating the above-described circuit operation, the polarity switching circuit 14 changes the current supply to the excitation coil 16 according to the selected degaussing pattern stored in the memory circuit 18, with interruptions in the supply of current to the excitation coil 16. It operates to gradually reduce the switching period of the forward and reverse direct current. When the address corresponding to the address signal received from the address setting circuit 2o reaches the end r of the degaussing pattern, the memory circuit 18 sends an operating body stop signal to the address setting circuit 2o, and stops the current supply to the excitation coil 16. will be stopped.
第2図には、本発明に係る前記消磁用電源装置10の電
気回路が示されており、該電気回路には前記電磁チャッ
クによる磁性体の吸着を可能とすべく、該チャックの励
磁コイル16に一定電圧の直流電源を供給するための回
路が組込まれており、以下第2図に沿って説明する。FIG. 2 shows an electric circuit of the degaussing power supply device 10 according to the present invention, and the electric circuit includes an excitation coil 16 of the electromagnetic chuck in order to enable the magnetic body to be attracted by the electromagnetic chuck. A circuit for supplying a constant-voltage DC power source is incorporated into the device, which will be explained below with reference to FIG.
整流回路12は、一対の電源スィッチSWを経て交流電
源ACに接続されている。整流回路12は整流素子SR
を備え、該素子の入力端子間にはサージ吸収用バリスタ
ZNRが設けられている。The rectifier circuit 12 is connected to an alternating current power supply AC via a pair of power switches SW. The rectifier circuit 12 is a rectifier element SR.
A surge absorbing varistor ZNR is provided between the input terminals of the element.
また、前記電源スィッチSWの一方と整流回路12の入
力端との間には、交流遮断用リレーCR,のa接点CR
1aが挿入されており該接点にはサージ吸収素子RI
+ CIが接続されている。Further, between one side of the power switch SW and the input terminal of the rectifier circuit 12, an a contact CR of an AC cutoff relay CR is connected.
1a is inserted, and a surge absorbing element RI is inserted into the contact point.
+ CI is connected.
前記整流回路12の出力側には、極性切換回路14を構
成するリレーMsの接点Mslが挿入されている。図示
の例では、リレーMsは主リレーCR2のa接点CFi
2 aの閉接により動作する補助リレーMsであり、
主リレーCR2のa接点CR2aにはサージ吸収素子R
2、C2が接続されている。主リレーCR2のa接点C
R2aをa接点Ms1とすることにより補助リレーMs
を不要とすることができる。前記極性切換回路14と励
磁コイル16との間には、サージ吸収素子R3、C3、
SA、が接続されている。A contact Msl of a relay Ms constituting a polarity switching circuit 14 is inserted into the output side of the rectifier circuit 12. In the illustrated example, relay Ms is a contact CFi of main relay CR2.
2 is an auxiliary relay Ms that operates by closing and connecting a,
A surge absorbing element R is attached to the a contact CR2a of the main relay CR2.
2, C2 is connected. A contact C of main relay CR2
By making R2a the a contact Ms1, the auxiliary relay Ms
can be made unnecessary. Between the polarity switching circuit 14 and the excitation coil 16, surge absorbing elements R3, C3,
SA is connected.
また、前記交流電源ACには、前記一対の電源スィッチ
SWを経て従来よく知られた定電圧電源回路30が接続
されている。定電圧電源回路30は、前記リレーCR,
,CR2,メモリー回路、18、アドレス設定回路20
、初期アドレス選択1段22.カウンタ回路、24、ク
ロックパルス発生回路26およびアドレス変更信号発生
回路28を含む各回路に所定の作動電流を供給する。Further, a conventionally well-known constant voltage power supply circuit 30 is connected to the alternating current power supply AC via the pair of power switches SW. The constant voltage power supply circuit 30 includes the relays CR,
, CR2, memory circuit, 18, address setting circuit 20
, initial address selection 1 stage 22. A predetermined operating current is supplied to each circuit including the counter circuit 24, the clock pulse generation circuit 26, and the address change signal generation circuit 28.
前記定電圧電源回路30からの作動電流の供給を受ける
回路の一つである初期化設定回路32はプルアップ抵抗
R4、タイオードDおよびコンデンサC4を備える。前
記回路32は、前記電源スイッチSWの投入後の所定の
時間経過後におけるコンデンサC,lの端子間電圧が“
L′°レベルより” H”レベルに変化することにより
、装置全体を初期化すべくこの“H″レベル信号なわち
「1」信号を信号発生回路34に送る。The initialization setting circuit 32, which is one of the circuits that receives the operating current from the constant voltage power supply circuit 30, includes a pull-up resistor R4, a diode D, and a capacitor C4. The circuit 32 is configured such that the voltage between the terminals of the capacitors C and l after a predetermined time has elapsed after the power switch SW is turned on is "
By changing from the L'° level to the "H" level, this "H" level signal, ie, the "1" signal, is sent to the signal generating circuit 34 in order to initialize the entire device.
この信号発生回路34は、操作スイッチ36の切換操作
により該スイッチからrOJ信号を消磁開始信号として
受ける。また、操作スイッチ36はその切換操作により
前記チャックによる磁性体の吸着保持のために、正励磁
信号発生回路38に「0」信号を送る。この操作スイッ
チ36は、中立位置より正励磁位置への操作により該正
励磁位置に機械的に保持され、また消磁位置への操作時
該消磁位置から中立位置に向けて自動復帰するスイッチ
を用いることが望ましい。This signal generation circuit 34 receives the rOJ signal from the operation switch 36 as a degaussing start signal by switching the switch. In addition, the operation switch 36 sends a "0" signal to the forward excitation signal generation circuit 38 in order to attract and hold the magnetic material by the chuck. This operation switch 36 is a switch that is mechanically held in the positive excitation position when operated from the neutral position to the positive excitation position, and automatically returns from the demagnetization position to the neutral position when operated to the demagnetization position. is desirable.
前記信号発生回路38は、プルアップ抵抗R5、遅延素
子R6+ S、波、形成形用NOTゲート素子IC,お
よびオーブンコレクタ用NOTゲート素子工C2を備え
る。前記信号発生回路38は、前記操作スイッチ36の
操作により該スイッチから「0」信号を受けると、ゲー
ト素子IC2の出力端より前記信号発生回路34に休止
信号すなわちrQJ信号を送ると共に、NANDゲート
素子(図には負論理のNORゲート素子記号で示されて
いる)IC3に「0」信号を送る。前記ゲート素子IC
3は、「o」信号を受けることにより、NOTゲート素
子IC4およびオープンニレフタ出力形部動用素子■C
5を経て前記リレーCR,を駆動させる。また、前記駆
動リレーcR7は駆動されることなく補助リレーMsの
接点Ms1は一方の閉接位とに保持される。The signal generation circuit 38 includes a pull-up resistor R5, a delay element R6+S, a waveform forming NOT gate element IC, and an oven collector NOT gate element C2. When the signal generation circuit 38 receives a "0" signal from the operation switch 36 by operating the operation switch 36, it sends a halt signal, that is, an rQJ signal, to the signal generation circuit 34 from the output terminal of the gate element IC2, and also sends a halt signal, that is, an rQJ signal, to the signal generation circuit 34 from the output terminal of the gate element IC2. Send a "0" signal to IC3 (indicated by a negative logic NOR gate element symbol in the figure). The gate element IC
3, by receiving the "o" signal, the NOT gate element IC4 and the open left output type part operating element ■C
5, the relay CR is driven. Further, the drive relay cR7 is not driven and the contact Ms1 of the auxiliary relay Ms is held at one closed contact.
、従って、スイッチSWの投入後、前記操作スイッチ3
6を正励磁位置へ操作することによ−リ、前記リレーC
R,を駆動させ、これにより前記チャックの励磁コイル
16に一定電圧の直波電流を供給することができ、前記
チャックに磁性体の保持のための一定の磁界を発生させ
ることができる。, Therefore, after turning on the switch SW, the operation switch 3
6 to the forward excitation position, the relay C
R, is driven, thereby supplying a constant voltage direct wave current to the excitation coil 16 of the chuck, and generating a constant magnetic field for holding the magnetic material in the chuck.
前記操作スイッチ36の消磁位置への操作によって「0
」信号を受ける信号発生回路34は。By operating the operation switch 36 to the demagnetizing position, the
” The signal generating circuit 34 receives the signal.
一対の波形整形用NANDゲート素子IC6゜IC,、
(IC6は負論理のNORゲート素子記号で示されてい
る)からなるRSフリップフロップ40および単安定マ
ルチバイブレータ42を備える。フリップフロップ40
の一方の入力端子40aは、前記信号発生回路38およ
び初期化設定回路32の出力信号を受け、また他方の入
力端子40bは操作スイッチ36からの出力信号を受け
る。フリップフロップ40はその一方の入力端子40a
にrlJ信号を受けた状態で他方の入力端子40bに「
0」信号を受けると、一方の出力端子40cに「1」信
号を出し、また他方の出力端子40dに「O」信号を出
力する。この出力は、一方の入力端子40aの入力信号
が「0」とならない限り、他方の入力端子40bの入力
信号がrlJ信号に変っても変化せず、前記フリップフ
ロップ40は、その入力端子40aに前記正励磁信号発
生回路38およびメモリー回路18からの休止信号すな
わち「0」信号を受けることにより、出力信号を反転さ
せる。従って、信号発生回路38からrlJ信号を受け
た状態で前記操作スイッチ36から消磁開始信号すなわ
ち「O」信号を受けると、一方の出力端子40cに「1
」信号を出力しまた他方の出力端子40dにrQJ信号
を出力する。この出力状態は自己保持され、前記スイッ
チ36のチャタリングが防止される。A pair of waveform shaping NAND gate elements IC6゜IC,,
(IC6 is shown by a negative logic NOR gate element symbol) and a monostable multivibrator 42. flip flop 40
One input terminal 40a receives the output signals from the signal generation circuit 38 and the initialization setting circuit 32, and the other input terminal 40b receives the output signal from the operation switch 36. The flip-flop 40 has one input terminal 40a.
When the rlJ signal is received at the other input terminal 40b,
When it receives a "0" signal, it outputs a "1" signal to one output terminal 40c, and outputs an "O" signal to the other output terminal 40d. This output does not change even if the input signal of the other input terminal 40b changes to the rlJ signal as long as the input signal of one input terminal 40a does not become "0", and the flip-flop 40 does not change to the input terminal 40a. By receiving a pause signal, that is, a "0" signal from the positive excitation signal generation circuit 38 and the memory circuit 18, the output signal is inverted. Therefore, when a degaussing start signal, that is, an "O" signal is received from the operation switch 36 while receiving the rlJ signal from the signal generating circuit 38, "1" is sent to one output terminal 40c.
” signal and outputs the rQJ signal to the other output terminal 40d. This output state is self-maintained and chattering of the switch 36 is prevented.
前記バイブレータ42は、その入力端子Bに前記フリッ
プフロップ40からrlJ信号を受けると、その出力端
子Qより正の単発パルスを発し、またその出力端子Qよ
り負の単発パルスを発する。各単発パルスの幅は抵抗R
7およびコンデンサC6の各値により決定される。When the vibrator 42 receives the rlJ signal from the flip-flop 40 at its input terminal B, it emits a positive single pulse from its output terminal Q, and also emits a negative single pulse from its output terminal Q. The width of each single pulse is the resistance R
7 and capacitor C6.
前記フリップフロップ40の出力端子40dから出力さ
れる「0」信号はメモリー回路18に送られ、また前記
バイブレータ42の出力端子Qから出力される負の単発
パルスはアドレス設定回路20に送られる。The "0" signal output from the output terminal 40d of the flip-flop 40 is sent to the memory circuit 18, and the single negative pulse output from the output terminal Q of the vibrator 42 is sent to the address setting circuit 20.
アドレス設定回路20は、図示の例ではNAN、Dゲー
ト素子IC8,IC9(ゲート素子IC8は負論理NO
R記号で示されている)を介して相〃に直列に接続され
かつそれぞれ4つの入力端子A−Dおよび4つの出力端
子QA”QDをイ1する2つの7ツプダウンカウンタI
、Jと、ネn期アドレス選択手段22を構成するプルア
ップ抵抗R8,R9および2つのDIPスイッチDSと
、NANDゲート素子IC,。(負論理NOR記号で示
されている)と、遅延素子RIO、C7とを備える。前
記した2つのアップダウンカウンタを1つのアップダウ
ンカウンタとすることができる。In the illustrated example, the address setting circuit 20 includes NAN, D gate elements IC8, and IC9 (the gate element IC8 is a negative logic NO
two 7-up-down counters I connected in series to the phase 1 through the phase 1 (denoted by the symbol R) and having four input terminals A-D and four output terminals QA"QD respectively;
, J, pull-up resistors R8, R9 and two DIP switches DS constituting the n-n period address selection means 22, and a NAND gate element IC. (denoted by a negative logic NOR symbol) and a delay element RIO, C7. The two up-down counters described above can be made into one up-down counter.
前記アップダウンカウンタJの2つの入力端子C,Dに
はそれぞれDIPスイッチDSが接続され、また他の入
力端子A、Hには一定電圧Vccが印加されている。ま
た、アップダウンカウンタIの入力端子A−Dには一定
電圧Vccが印加されている。従って、前記2つのDI
PスイッチDSの操作によって前記アドレス設定回路2
0に4種類の先頭アドレスを選択することができる。前
記アップダウンカウンタJの出力端子Q八〜Qnはメモ
リー回路18の対応するアドレスバスA4〜A7に接続
され、またアップダウンカウンタIの出力端子Q八〜Q
Dはメモリー回路18の対応するアドレスバスAo−A
3に接続されている0両アップグウンカウンタI、Jの
各出力端子すなわちアドレス設定回路20の各出力端子
QA ”QD 、Q^〜QDは(1111、1111)
にブリセントされており、(0000、0000)迄の
状態をとり得る。A DIP switch DS is connected to two input terminals C and D of the up/down counter J, and a constant voltage Vcc is applied to the other input terminals A and H. Further, a constant voltage Vcc is applied to input terminals A-D of the up-down counter I. Therefore, the two DIs
The address setting circuit 2 is set by operating the P switch DS.
0 can be selected from four types of starting addresses. The output terminals Q8-Qn of the up-down counter J are connected to the corresponding address buses A4-A7 of the memory circuit 18, and the output terminals Q8-Q of the up-down counter I are connected to the corresponding address buses A4-A7 of the memory circuit 18.
D is the corresponding address bus Ao-A of the memory circuit 18
The output terminals of the up-down counters I and J connected to 3, that is, the output terminals of the address setting circuit 20, QA"QD, Q^~QD are (1111, 1111)
, and can take on states up to (0000, 0000).
前記両アップダウンカウンタI、Jは、それぞれの]端
子に前記バイブレータ42の出力端子Qからの前記負の
単発パルスを受け、また該単発パルスを前記遅延素子R
IO,C7による所定の時間遅れを以てそれぞれ前記ゲ
ート素子IC9およびゲート素子IC,oを経てそれぞ
れのCK端子に正の単発パルスとして受ける。前記両カ
ウンタI、Jはそれぞれの両]およびCK端子に前記し
た単発パルスを受けることにより、各入力端子A−D、
A−Dに設定された信号に対応する出力信号を各出力端
子Q A” QD 、 QA ” Q nに出力する。Both up/down counters I and J receive the single negative pulse from the output terminal Q of the vibrator 42 at their respective ] terminals, and pass the single pulse to the delay element R.
After a predetermined time delay caused by IO and C7, the pulses are received as a single positive pulse at the respective CK terminals via the gate elements IC9 and gate elements IC and o, respectively. Both counters I and J receive the above-mentioned single pulses at their respective input terminals A-D,
An output signal corresponding to the signal set to A-D is output to each output terminal QA"QD, QA"Qn.
また、アップダウンカウンタIは、前記CK端子に前記
ゲート素子IC,0を経てアドレス変更信号発生回路2
8からのアドレス変更信号を受けると、該信号を受ける
毎にその出力端子QA”QDからの出力(1111)を
減算する。このアップダウンカウンタIの出力端子QA
=Qnが(oooo)となると、引続く前記アドレス変
更信号の入力毎に、該アップダウンカウンタの麗端子よ
り負パルスが発せられ、これによりアップダウンカウン
タJはその出力端子QA”QDからの出力F (+11
1)を減算する。Further, the up/down counter I is connected to the CK terminal via the gate element IC,0 to the address change signal generating circuit 2.
When the address change signal from 8 is received, the output (1111) from the output terminal QA"QD is subtracted every time the signal is received.
When =Qn becomes (oooo), a negative pulse is emitted from the positive terminal of the up-down counter each time the address change signal is inputted, and as a result, the up-down counter J outputs an output from its output terminal QA''QD. F (+11
1) Subtract.
従って、アドレス設定回路20は、前記両]端子に負の
単発パルスを受けかつアップダウンカウンタIのCK端
子に「1」信号を受けると、前記DIPスイッチDSに
より特定される選択された先頭アドレス信号をその出力
端子QA”QD。Therefore, when the address setting circuit 20 receives a single negative pulse at both terminals and receives a "1" signal at the CK terminal of the up/down counter I, the address setting circuit 20 selects the selected leading address signal specified by the DIP switch DS. Its output terminal QA”QD.
QA”QDよりメモリー回路18の対応する各アドレス
/ヘスAo−A7に発し、またアップダウンカウンタI
のCK端子にのみrlJ信号を受けると、前記DIPス
イッチDSにより片状された一つの消磁パターンを遂行
すべく前記先頭アドレスに引続く新たなアドレス信号を
前記アドレスバスA0〜A7に発する。QA"QD to each address/Hess Ao-A7 corresponding to the memory circuit 18, and up/down counter I
When the rlJ signal is received only at the CK terminal of the DIP switch DS, a new address signal following the first address is issued to the address buses A0 to A7 in order to perform one degaussing pattern cut out by the DIP switch DS.
メモリー回路18は、図示の例ではICからなり、アド
レス設定回路20の前記出力端子QA〜Qn 、QA−
Qnに対応する8つのアドレスバスAo−A、と、8つ
のデータバスD、−D、とを備え、そのσ端子に前記フ
リップフロップ40の出力端子40dからrQJ信号を
受けると、前記アドレス設定回路20からのアドレス信
号をアドレスバスA、−A7より読取り、該アドレスバ
ス信号により指定されるアドレスに対応する情報をデー
タバスD、−D、に出力する。メモリー回路18には、
複数の例えば4つの消磁パターンについての情報が入力
されており、上位3ビツトのデータバスDs−D7から
はそれぞれリレーCR,,CR2およびリレーCR3の
ための駆動信号が「0」信号として出力される。データ
バスD7の駆動信号は前記リレーCR,のa接点CRI
aを閉接させるべく前記IC3に入力される。データ
バスD6の駆動信号は、補助リレーMsの接点Mslを
切換えるべくオープンコレクタ出力形部動用素子IC,
、に入力され、該素子の出力電圧が低下することにより
主リレーCR2に直流が通じ、これにより該リレーが励
起される。また、データバスD5の駆動信号は、オープ
ンコレクタ出力形部動用素子IC,2に入力され、これ
によりリレーCR3が励起される。このリレーCR3は
、前記装置10の外部に負荷される機器を極性切換回路
14のリレーCRIに同期して作動させるための予備リ
レーであり、これを不要とすることができる。また、メ
モリー回路18のデータバスD4からは「0」信号が作
動体止信号として発せられ、この休止信号は、装置10
を休止状態におくべくNOTゲート素子Id口およびオ
ープンコレクタNOTゲート素子IC,4を経て前記信
号発生回路34におけるフリップフロップ40の前記一
方の入力端子40aに入力される。メモリー回路18の
F位4ビットのデータバスD0〜D3からはカウンタ回
路24へ時間データが出力される。The memory circuit 18 is composed of an IC in the illustrated example, and is connected to the output terminals QA to Qn and QA- of the address setting circuit 20.
It has eight address buses Ao-A corresponding to Qn and eight data buses D, -D, and when its σ terminal receives the rQJ signal from the output terminal 40d of the flip-flop 40, the address setting circuit The address signal from 20 is read from address buses A and -A7, and information corresponding to the address specified by the address bus signal is output to data buses D and -D. The memory circuit 18 includes
Information about a plurality of degaussing patterns, for example four, is input, and drive signals for relays CR, CR2 and CR3 are output as "0" signals from the upper 3-bit data bus Ds-D7, respectively. . The drive signal of the data bus D7 is the a contact CRI of the relay CR.
It is input to the IC 3 to close a. The drive signal of the data bus D6 is applied to an open collector output type part movement element IC, in order to switch the contact Msl of the auxiliary relay Ms.
, and as the output voltage of the element decreases, a direct current is passed to the main relay CR2, thereby energizing the relay. Further, the drive signal of the data bus D5 is input to the open collector output type movement element IC,2, thereby exciting the relay CR3. This relay CR3 is a backup relay for operating a device loaded externally to the device 10 in synchronization with the relay CRI of the polarity switching circuit 14, and can be made unnecessary. Further, a "0" signal is emitted from the data bus D4 of the memory circuit 18 as a stop signal of the operating body, and this stop signal is transmitted to the device 10.
The signal is inputted to the one input terminal 40a of the flip-flop 40 in the signal generating circuit 34 via the NOT gate element Id and the open collector NOT gate element IC, 4 in order to put the signal in a dormant state. Time data is output from the F-order 4-bit data buses D0 to D3 of the memory circuit 18 to the counter circuit 24.
メモリー回路18のデータバスD o −03から一間
データすなわち時間指定信号を受けるカウンタ回路24
は、各データバスD0〜D3に対応する入力端子A−D
を有するカウンタ44を備える。前記へイブレータ42
の出力端子Qから発せられる前記圧の単発パルスは、N
OTゲート素子IC,1,NANDゲート素子IC,6
(負論理NOR記号で示されている)およびNOTゲー
ト素子IC,7を経ることにより負の単発パルスとして
前記カウンタ44の■端子に送られ、また遅延素子R1
l + 08により所定の時間遅れを以てNANDゲー
ト素子IC,8を経ることにより正の単発パルスとして
前記カウンタ44のCK端r−に送られる。前記カウン
タ44はその両LDおよびCK端子に前記した単発パル
スを受けることにより、メモリー回路18からの時間D
0〜D3をその入力端子A−Dに読取る。A counter circuit 24 receives one-time data, that is, a time designation signal, from the data bus Do-03 of the memory circuit 18.
are input terminals A-D corresponding to each data bus D0-D3
A counter 44 is provided. The hebrator 42
The single pulse of the pressure emitted from the output terminal Q of is N
OT gate element IC, 1, NAND gate element IC, 6
(indicated by a negative logic NOR symbol) and is sent as a negative single pulse to the ■ terminal of the counter 44 by passing through the NOT gate element IC, 7, and the delay element R1.
After passing through the NAND gate element IC,8 with a predetermined time delay due to l+08, it is sent to the CK terminal r- of the counter 44 as a single positive pulse. The counter 44 receives the above-mentioned single pulse at both its LD and CK terminals, thereby calculating the time D from the memory circuit 18.
0-D3 are read into its input terminals A-D.
また、カウンタ44はそのCK端子に、クロックパルス
発生回路26からNANDゲート素子I”Cl9(負論
理NOR記号で示されている)および前記ゲート素子I
C,、を経てクロックパルスを受け、該クロックパルス
数が前記入力端子A−Dより読取られた数値に達すると
、カウンタ44はその開端子より負のパルスであるリッ
プルキャリーをアドレス変更信号発生回路28に送る。The counter 44 also receives a NAND gate element I"Cl9 (indicated by a negative logic NOR symbol) from the clock pulse generation circuit 26 and the gate element I"Cl9 (indicated by a negative logic NOR symbol) at its CK terminal.
C, , and when the number of clock pulses reaches the value read from the input terminals A-D, the counter 44 sends a ripple carry, which is a negative pulse, from its open terminal to the address change signal generation circuit. Send to 28th.
前記メモリー回路18のf位4ビー/ トのデータバス
DO〜D3からカウンタ44に出力される時間指定信号
は(0000)〜(1111)であり、例えば、カウン
タ44がlO推進法2′に相当する(0010)という
時間指定信号を読取ると、該カウンタはクロックパルス
発生回路26から2つのクロックパルスを受けた後すな
わち該クロックツくルスの発振周期をTとすると2T後
、アドレス変更信号発生回路28にリップルキャリーを
発する。The time designation signals outputted to the counter 44 from the f-order 4-beat data bus DO to D3 of the memory circuit 18 are (0000) to (1111), and for example, if the counter 44 corresponds to the lO propulsion method 2', When the time designation signal (0010) is read, the counter receives two clock pulses from the clock pulse generation circuit 26, that is, after 2T when the oscillation period of the clock pulse is T, the address change signal generation circuit 28 Sends a ripple carry.
従って、データバスD0〜D3の時間情報によって15
T迄の時間設定が可能であり、更に長い時間設定が必要
な場合には、引続くアドレスにおいて時間の設定に拘り
のない上位4ビツトのデータバスD4〜D7の信号を継
続させて不足する時間を補うべくF位4ビットの時間指
定信号り。−D3を所望の値に設定することができる。Therefore, depending on the time information of data buses D0 to D3, 15
It is possible to set the time up to T, and if a longer time setting is required, the signals of the upper 4 bits of data buses D4 to D7, which are not concerned with the time setting, are continued in the subsequent addresses to fix the insufficient time. In order to compensate for this, a 4-bit F-order time designation signal is provided. -D3 can be set to a desired value.
前記クロックパルス発生回路26は、マルチバイブレー
タ46を備え、その入力端子lBに「1」信号を受けか
つその入力端子2Bに前記フリ、プフロップ40の出力
端子40cがらrlJ信号を受ける限り、出力端子IQ
より前記ゲート素子IC+9+ICl3を経てカウンタ
44の前記CK端子にクロックパルスを送る。このクロ
ックパルスの前記発振周期Tは、抵抗R13。The clock pulse generation circuit 26 includes a multivibrator 46, and as long as its input terminal 1B receives the "1" signal and its input terminal 2B receives the rlJ signal from the output terminal 40c of the flip-flop 40, the output terminal IQ
A clock pulse is then sent to the CK terminal of the counter 44 via the gate element IC+9+ICl3. The oscillation period T of this clock pulse is determined by the resistor R13.
RI4およびコンデンサC8゜+ CI 1により決め
られるが、図示の通りマルチバイブレータ48にノイズ
フィルタRFC,,RFC2、C,2。It is determined by RI4 and capacitor C8° + CI1, but as shown in the figure, the multivibrator 48 includes noise filters RFC, , RFC2, C,2.
Cl3を介して可変抵抗器50を付加し、該可変抵抗器
の調整によりパルス間隔を増減することによって前記発
振周期Tを例えば0.01秒ないし0.1秒の間でII
■変とすることができる。By adding a variable resistor 50 via Cl3 and increasing or decreasing the pulse interval by adjusting the variable resistor, the oscillation period T can be adjusted to, for example, between 0.01 seconds and 0.1 seconds.
■It can be strange.
前記クロックパルス発生回路26は、前記入力端子2B
に前記フリップフロップ40の出力端子40cから「0
」信号を受けることにより発振を停止1−シ、また前記
入力端子IHにアドレス変更信号発生回路28からrO
J信号であるアドレスデクレメント信号を受けることに
より発振を一時的に停止する。The clock pulse generation circuit 26 is connected to the input terminal 2B.
“0” is output from the output terminal 40c of the flip-flop 40.
The oscillation is stopped by receiving the signal 1-S, and the address change signal generation circuit 28 inputs rO to the input terminal IH.
Oscillation is temporarily stopped by receiving the address decrement signal, which is the J signal.
前記アドレス変更信号発生回路28は、単安定マルチバ
イブレータ48を備え、その入力端子Bにカウンタ44
からの前記リップルキャリーを受けると、出力端子Qよ
り、抵抗RI2およびコンデンサC9により決まる一定
幅の負のパルス信号をアドレス変更信号すなわちアドレ
スデクレメント信号として前記ゲート素子IC+oを経
て前記アップダウンカウンタ■の前記CK端子に送る。The address change signal generation circuit 28 includes a monostable multivibrator 48, and has a counter 44 at its input terminal B.
When receiving the ripple carry from the output terminal Q, a negative pulse signal with a constant width determined by the resistor RI2 and the capacitor C9 is sent as an address change signal, that is, an address decrement signal, to the up/down counter Send it to the CK terminal.
このアドレスデクレメント信号の入力により、前記した
ように前記アドレス設定回路20は引続くアドレス信号
をメモリー回路18’に出力すべく動作する。Upon input of this address decrement signal, the address setting circuit 20 operates to output a subsequent address signal to the memory circuit 18' as described above.
また、前記アドレスデクレメント信号は、前記ゲート素
子ic、6 、IC1,、IC,、を経てカウンタ44
の前記LD端子およびCK端子に送られ、これによりカ
ウンタ44は前記メモリー回路18より出力される引続
く新たな時間指定信号を読取る。Further, the address decrement signal is sent to the counter 44 via the gate elements ic,6, IC1, , IC, .
The counter 44 reads the subsequent new time designation signal output from the memory circuit 18.
更に、前記アドレスデクレメント信号は、前記クロック
パルス回路回路26の発振を一時的に停止トさせるため
該パルス発生回路の前記久方端rIBに送られる。Furthermore, the address decrement signal is sent to the long end rIB of the pulse generating circuit in order to temporarily stop the oscillation of the clock pulse circuit 26.
本発明に係る前記装置においては、前記したように、t
)11記操作スイッチ36を正励磁位置へ操作すること
により、前記ゲート素子Ic3にrQJ信号をグ・へ、
これにより前記リレーCR,を駆動させて補助リレーM
sを励起し、そのa接点CRI aを閉接させることが
できる。また、前記信号発生回路34における前記フリ
ップフロップ40の出力端子40c 、40dには、そ
れぞれ[OJ倍信号よびrlJ信号が出力されることか
ら、前記クロックパルス回路26の発振が停止され、ま
た前記メモリー回路18のデータバスD6からは「l」
信号が出方され、これにより補助リレーMsの接点Ms
1は〜方の閉接位置に保持される。In the device according to the present invention, as described above, t
) By operating the operation switch 36 in item 11 to the forward excitation position, the rQJ signal is sent to the gate element Ic3.
This drives the relay CR, and the auxiliary relay M
s can be excited and its a contact CRI a can be closed. Further, since the [OJ times signal and the rlJ signal are outputted to the output terminals 40c and 40d of the flip-flop 40 in the signal generation circuit 34, respectively, the oscillation of the clock pulse circuit 26 is stopped and the memory "l" from data bus D6 of circuit 18
A signal is output, which causes contact Ms of auxiliary relay Ms
1 is held in the closed position on the ~ side.
従って、前記スイッチ36の操作により、前記チャック
の励磁コイル16に一定の直流電流を供給することがで
き、これにより前記チャックに定磁界を発生させて該磁
界により前記チャックに磁性体を吸着保持させることが
できる。Therefore, by operating the switch 36, a constant DC current can be supplied to the excitation coil 16 of the chuck, thereby generating a constant magnetic field in the chuck, which causes the chuck to attract and hold the magnetic material. be able to.
また、前記磁性体の前記チャックからの除去に際し、該
チャックの残留磁気を消去するのに適正な消磁パターン
が前記初期アドレス選択手段22の前記DIPスイッチ
DSの操作により決定される。その後、前記操作スイッ
チ36を消磁位置へ操作することにより、前記フリップ
フロップ40の出力端子40c 、40dのそれぞれの
出力を反転することができる。このフリップフロップ4
0の出力の反転により前記アドレス設定回路20はDI
PスイッチDSにより選゛択された一つの先頭アドレス
指定信号をメモリー回路18に出力し、該メモリー回路
は、例えばそのデータバスD7〜D−,lに(+111
)すなわち16進法の表示による“F′の信号を出力し
、またデータバスD3〜D0に(+111)すなわち1
6進法の表示による“Fooの信号を出力する。これに
よりデータバスD3〜D0で特定される15T秒間前記
リレーCRI 、CR2、CR3が非励起状態におかれ
て前記励磁コイルへの通電が停止される。Further, when removing the magnetic material from the chuck, a degaussing pattern appropriate for erasing the residual magnetism of the chuck is determined by operating the DIP switch DS of the initial address selection means 22. Thereafter, by operating the operation switch 36 to the demagnetizing position, the respective outputs of the output terminals 40c and 40d of the flip-flop 40 can be inverted. This flip flop 4
Due to the inversion of the output of 0, the address setting circuit 20 becomes DI
One leading address designation signal selected by the P switch DS is output to the memory circuit 18, and the memory circuit outputs (+111
), that is, outputs the signal "F' in hexadecimal notation, and also outputs (+111), that is, 1, to the data buses D3 to D0.
Outputs the signal "Foo" in hexadecimal notation. As a result, the relays CRI, CR2, and CR3 are kept in a non-excited state for 15T seconds specified by the data buses D3 to D0, and the energization to the excitation coil is stopped. be done.
前記クロックパルス発生回路26からのクロックパルス
数が15に達するとすなわち15T秒後、カウンタ回路
24は前記アドレス変更信号発生回路28にリップルキ
ャリーを発し、これによりアドレス変更信号発生回路2
8はアドレス変更信号を発する。このアドレス変更信号
により前記アドレス設定回路20は前記先頭アドレス信
号に引続くアドレス指定信号すなわち先頭アドレスより
もrlJを減算されたアドレス指定信号をメモリー回路
18に出力する。その結果、+iif記メモサメモリ−
回路18えば、そのデータバスD7〜D4ニ(Ooll
)すなhち16進法の表示による“3“信号を出力し、
またそのデータバスD3〜Doに(+111)すなわち
16進法の表示による°“F ”の信号を出力する。こ
れにより、15T秒間前記リレーCR,および前記リレ
ーCR2を励起させる。前記リレーCR。When the number of clock pulses from the clock pulse generation circuit 26 reaches 15, that is, after 15T seconds, the counter circuit 24 issues a ripple carry to the address change signal generation circuit 28, and thereby the address change signal generation circuit 2
8 issues an address change signal. In response to this address change signal, the address setting circuit 20 outputs to the memory circuit 18 an address designation signal subsequent to the start address signal, that is, an address designation signal obtained by subtracting rlJ from the start address. As a result, +iif memosa memory-
For example, the circuit 18 has data buses D7 to D4 (Ooll
), that is, outputs a “3” signal in hexadecimal notation,
It also outputs (+111), that is, a signal of °F in hexadecimal notation, to the data buses D3 to Do. As a result, the relay CR and the relay CR2 are excited for 15T seconds. Said relay CR.
の励起によりそのリレー接点CRI aが閉接され、前
記リレーCR2の励起により前記リレーMsの接点Ms
lが他方の閉接位置に保持される。その結果、15T秒
間励磁コイル16には逆電流が流れる。The relay contact CRI a is closed due to the excitation of the relay CR2, and the contact Ms of the relay Ms is closed due to the excitation of the relay CR2.
l is held in the other closed position. As a result, a reverse current flows through the excitation coil 16 for 15T seconds.
以下順次、前記メモリー回路に記憶されかつ前記DIP
スイッチDSにより選択された消磁パターンに沿って、
例えば第3図に示されているように、リレーCR,,C
R2の作動が制御され、励磁コイル16に極性が切換え
られかつ切換周期の漸減する一定値の電流が供給され、
これにより前記チャックの残留磁気の消去が完Tする。The following information is sequentially stored in the memory circuit and in the DIP.
Along the degaussing pattern selected by switch DS,
For example, as shown in FIG.
The operation of R2 is controlled, and the excitation coil 16 is supplied with a constant value of current whose polarity is switched and whose switching period gradually decreases;
As a result, the residual magnetism of the chuck is completely erased.
前記消磁パターンの遂行が完了すると前記メモリー回路
18のデータバスD4からのrlJ信号により前記装置
10は休止状態におかれる。When the degaussing pattern is completed, the rlJ signal from the data bus D4 of the memory circuit 18 places the device 10 in a sleep state.
次に、表1および表2にそれぞれ異なる消磁パターンの
ための、メモリー回路18に記憶されるデータを例示す
る。Next, Tables 1 and 2 illustrate data stored in the memory circuit 18 for different degaussing patterns.
1:二色基し−J
EF 3F (以F繰返し)
μD 3C
ECBF
EB B4
EA FF
B9 F4
E 8 76
B7 FF
B6 F4
E 5 35
B4 BF
B3 B4
B2 FF
EI F4
E 0 74
DF FF
DE F4
DD 33
DCBF
DB B4
DA FF
09 F4
D 8 72
07 FF
D6 F4
D5 31
04 BF
D3 B4
D2 FF
DI F4
Do FF
0F F4
CE EF
、−一/へス = )
表 1゜
データNo、 2 (コメント省略) 表 2゜アドレ
ス −一タ L上yz−jヨノ ム五二:x 7” −
ノアF FF 67 7F 4F 72
7E F4 66 FF 4E FF
7D 3F 65 F4 40 F4
7C3F 64 3F 4C31
783F 63 8F 4B BF
7A 3D 62 B4 4A B4
79 BF 61 FF 49 FF
78 B4 60 F4 48 F4
77 FF 5F 76 47 FF
76 F4 5E FF 46 F4
75 7F 5D F4 45 EF
74 7F 5C35(終 r)
73 7F 58 BF
72 74 5A 84
71 FF 59 FF
70 F4 58 F4
6F 3F 57 74
6E 3F 56 FF
6D 3C55F4
6CBF 54 33
68 B4 53 8F
6A FF 52 B2
S3 F4 51 FF
68 7F 50 F4
前記各表におけるアドレスおよびデータは、16進法で
表示されており、例えばアドレスFFは(1111、1
111)に相当し、またデータFFはデータバスD7〜
D4.D3〜D0の出力が(II+ 、 +111)に
相当する。従って、例えば、表1におけるアドレスFF
、FEのデータFF。1: Two-color base - J EF 3F (repeat from here on) μD 3C ECBF EB B4 EA FF B9 F4 E 8 76 B7 FF B6 F4 E 5 35 B4 BF B3 B4 B2 FF EI F4 E 0 74 DF FF DE F4 DD 33 DCBF DB B4 DA FF 09 F4 D 8 72 07 FF D6 F4 D5 31 04 BF D3 B4 D2 FF DI F4 Do FF 0F F4 CE EF , -1/Hess = ) Table 1゜Data No. 2 (Comments omitted) Table 2゜ Address - 1 ta L upper yz-j Yonomu 52: x 7" -
Noah F FF 67 7F 4F 72 7E F4 66 FF 4E FF 7D 3F 65 F4 40 F4 7C3F 64 3F 4C31 783F 63 8F 4B BF 7A 3D 62 B4 4A B4 79 BF 61 FF 49 F F 78 B4 60 F4 48 F4 77 FF 5F 76 47 FF 76 F4 5E FF 46 F4 75 7F 5D F4 45 EF 74 7F 5C35 (end r) 73 7F 58 BF 72 74 5A 84 71 FF 59 FF 70 F4 58 F4 6F 3F 57 74 6E 3F 56 FF 6D 3C55F4 6CBF 54 33 68 B4 53 8F 6A FF 52 B2 S3 F4 51 FF 68 7F 50 F4 The addresses and data in each of the above tables are expressed in hexadecimal notation. For example, the address FF is (1111, 1
111), and the data FFs correspond to data buses D7~
D4. The outputs of D3 to D0 correspond to (II+, +111). Therefore, for example, address FF in Table 1
, FE data FF.
F4によれば、各」1位4ビットの値゛F“で休止状態
が特定され、この休止状態はド位4ビットすなわちデー
タバスD3〜Doの各値の和すなわち20T秒(T−は
前記したクロックパルス発振周期)間保持される。また
、引続く逆励磁の状態はデータ3F、3F、3F、3D
の各上位4ビツトの値である“3″すなわちデータバス
D7〜D4 (0011)で特定され、またその時間は
下位4ビツトの値の和すなわち61T秒である。According to F4, the hibernation state is specified by the value "F" of the 4 bits in the 1st place, and this hibernation state is the sum of the 4 bits in the 1st place, that is, the values of the data buses D3 to Do, or 20T seconds (T- is the above-mentioned value). The clock pulse oscillation period) is maintained for the duration of the clock pulse oscillation period).The subsequent reverse excitation state is determined by data 3F, 3F, 3F, 3D.
It is specified by the value "3" of the upper 4 bits of each of the data buses D7 to D4 (0011), and the time is the sum of the lower 4 bits, ie, 61 T seconds.
従って、メモリー回路18に記憶された表1に沿った消
磁パターンを遂行するには、初期アドレス(F 、 F
)すなわち(1111、1111)をアドレス設定回路
20に指定すべく初期アドレス選択f1段22の両DI
PスイッチDSを開放状態にした後、操作スイッチ36
を消磁位置に操作すればよい。また1表2に沿った消磁
パターンの遂行には、初期アドレス(7,F)すなわち
(0111、1111)をアドレス設定回路20に指定
すべくアップダウンカウンタJのD入力端子に対応する
一方のDIPスイッチDSのみを閉接すればよい。Therefore, in order to perform the degaussing pattern according to Table 1 stored in the memory circuit 18, the initial address (F , F
) That is, both DIs of the initial address selection f1 stage 22 are used to specify (1111, 1111) to the address setting circuit 20.
After opening the P switch DS, press the operation switch 36.
All you have to do is move it to the demagnetized position. In addition, in order to perform the degaussing pattern according to Table 1 and Table 2, one DIP corresponding to the D input terminal of the up/down counter J is required to specify the initial address (7, F), that is, (0111, 1111) to the address setting circuit 20. It is sufficient to close only the switch DS.
前記消磁装置10によれば、前記したように、DIPス
イッチDSの操作のみによって複数の消磁パターンの中
の最適な消磁パターンを選択することができる。また、
励磁コイルに供給される電流の切換えのためのリレーの
制御は、メモリー回路の情報に基づいて電気的に制御さ
れることから、選択された消磁パターンにばらつきが生
じることなく、また高速での極性切換が■■能となるこ
とから、均一でしかも極めて良好な消磁効果を売ること
ができる。さらに、クロックパルス発生回路のパルス発
生周期を目f変とすることにより、選択された一つの消
磁パターンについても消磁時間を増減することができ、
これにより最適な消磁効果を得ることができる。According to the degaussing device 10, as described above, it is possible to select the optimal degaussing pattern from a plurality of degaussing patterns only by operating the DIP switch DS. Also,
Since the control of the relay for switching the current supplied to the excitation coil is electrically controlled based on information in the memory circuit, there is no variation in the selected demagnetization pattern, and polarity control at high speeds. Since switching is possible, a uniform and extremely good demagnetizing effect can be achieved. Furthermore, by setting the pulse generation period of the clock pulse generation circuit to f, it is possible to increase or decrease the degaussing time for one selected degaussing pattern.
This makes it possible to obtain an optimal demagnetizing effect.
前記メモリー回路18に前記したような複数の消磁パタ
ーンを並列的に記憶させることに代えて、メモリ、−回
路18に単一の消磁パターンを記憶させ、該消磁パター
ンの消磁開始アドレスを初期アドレス選択手段により選
択することによって、複数の消磁パターンを選択するこ
とができる。Instead of storing a plurality of degaussing patterns in parallel in the memory circuit 18, a single degaussing pattern is stored in the memory circuit 18, and the degaussing start address of the degaussing pattern is selected as an initial address. A plurality of degaussing patterns can be selected by selecting by the means.
また、メモリー回路18に単一の消磁パターンを記憶さ
せ、前記初期アドレス設定手段を不要とし、前記アドレ
ス選択手段によって指定される消磁開始アドレスすなわ
ち先頭アドレスを固定することによっも、単一の消磁パ
ターンをばらつきなく高い反復性で再現することができ
、これにより、従来に比較して均一で良好な消磁効果を
得ることができる。Furthermore, by storing a single degaussing pattern in the memory circuit 18, eliminating the need for the initial address setting means, and fixing the degaussing start address, that is, the leading address designated by the address selection means, it is possible to perform a single degaussing pattern. Patterns can be reproduced with high repeatability without variation, and as a result, a more uniform and better demagnetizing effect can be obtained than in the past.
また、極性νJ換回路14として、トランジスタを用い
た従来よく知られたインバータのような電気的ジノ換回
路を用いることができる。Further, as the polarity νJ switching circuit 14, an electrical νJ switching circuit such as a conventionally well-known inverter using transistors can be used.
前記したところでは、前記メモリー回路のデータバスの
上位4ビツトを制御状態の情報信号とし、また下位4ビ
ツトを時間情報信号として使用した例について説明した
が、前記表1について説明したところから明らかなよう
に、引続くアドレスに先のアドレスと同一の制御状態を
記憶させることによって、それぞれの制御状態の継続時
間を制御することができることから、前記した時間情報
を記憶させることに代えて、引続くアドレスに先のアド
レスにおけると同一の制御状態を記憶させ、この同一制
御状態の継続するアドレスの個数によってそれぞれの制
御状態の継続時間を制御することができる。この場合、
メモリー回路のアドレスは、アドレス設定回路20のゲ
ート素子JC1oを経てアップダウンカウンタエのCK
端子に加えられる前記クロックパルス発生回路からのグ
ロックパルスにより、該パズル単位時間毎に引続くアド
レスに進められる。そのため、前記カウンタ回路24が
不要となり、さらに前記クロ、ンクパルス発生回路から
のクロックパルスがアドレス変更信号として作用するこ
とから、アドレス変更信吟発生回路が不要となり、これ
により一層の構成の中純化を図ることかり能となる。In the above, an example was explained in which the upper 4 bits of the data bus of the memory circuit were used as control state information signals, and the lower 4 bits were used as time information signals, but it is clear from the explanation of Table 1 above. By storing the same control state as the previous address in the subsequent address, it is possible to control the duration of each control state. The same control state as in the previous address is stored in an address, and the duration of each control state can be controlled by the number of addresses in which the same control state continues. in this case,
The address of the memory circuit is passed through the gate element JC1o of the address setting circuit 20 to the CK of the up/down counter.
A clock pulse from the clock pulse generation circuit applied to the terminal advances the puzzle to the next address every unit time. This eliminates the need for the counter circuit 24, and since the clock pulses from the clock pulse generation circuit act as address change signals, the address change signal generation circuit becomes unnecessary, thereby further simplifying the configuration. It becomes a Noh performance.
第1図は本発明に係る消磁用電源装置を示すダイヤフラ
ムであり、第2図は本発明に係る消磁装置の電気回路図
であり、第3図は第2図に示したリレーおよび励磁コイ
ルの励磁状態を示すタイムチャートである。
12:整流回路、 14:極性切換回路、16:励磁コ
イル、18:メモリー回路、20ニアトレス設定回路、
22:初期アドレス選択手段、
24:カウンタ回路、
26:クロックパルス発生回路、
28ニアドレス変更信号発生回路。
代理人 弁理士 松 永 宣 行FIG. 1 is a diaphragm showing a demagnetizing power supply device according to the present invention, FIG. 2 is an electric circuit diagram of the demagnetizing device according to the present invention, and FIG. 3 is a diagram of the relay and excitation coil shown in FIG. 2. It is a time chart showing an excitation state. 12: Rectifier circuit, 14: Polarity switching circuit, 16: Excitation coil, 18: Memory circuit, 20 Near address setting circuit, 22: Initial address selection means, 24: Counter circuit, 26: Clock pulse generation circuit, 28 Near address change signal generation circuit. Agent Patent Attorney Nobuyuki Matsunaga
Claims (1)
く、整流回路から出力される直流電流を極性切換回路に
より交互に極性を切換えかつそのジノ換周期を漸減させ
て前記励磁コイルに供給するための消磁用電源装置であ
って、少なくとも一つの消磁パターンが記憶され前記極
性切換回路に動作信号を送るメモリー回路と、消磁開始
信号の入力により指定されたアドレス指定信号を前記メ
モリー回路に送りかつクロックパルス発生回路からのク
ロックパルスを受けて前記メモリー回路に出力されるア
ドレス指定信号を順次引続くアドレス指定信号に進める
アドレス設定回路とを含み、消磁パターンの進行後前記
メモリー回路から前記アドレス設定回路に送られる休止
信号によって休止状態におかれることを特徴とする消磁
装置。In order to generate an attenuated cross-width magnetic field for demagnetization in the excitation coil, a polarity switching circuit alternately switches the polarity of the DC current output from the rectifier circuit and gradually decreases the Gino switching period to supply the DC current to the excitation coil. A degaussing power supply device comprising: a memory circuit that stores at least one degaussing pattern and sends an operation signal to the polarity switching circuit; and a memory circuit that sends an addressing signal designated by input of a degaussing start signal to the memory circuit and clocks an address setting circuit that receives a clock pulse from a pulse generation circuit and sequentially advances an addressing signal outputted to the memory circuit to a subsequent addressing signal; A degaussing device characterized in that it is put into a hibernation state by a transmitted hibernation signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18440984A JPS60121709A (en) | 1984-09-05 | 1984-09-05 | Power source device for magnetic erase |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18440984A JPS60121709A (en) | 1984-09-05 | 1984-09-05 | Power source device for magnetic erase |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55149323A Division JPS5773914A (en) | 1980-10-27 | 1980-10-27 | Power source device for demagnetization |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60121709A true JPS60121709A (en) | 1985-06-29 |
JPS6211484B2 JPS6211484B2 (en) | 1987-03-12 |
Family
ID=16152659
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18440984A Granted JPS60121709A (en) | 1984-09-05 | 1984-09-05 | Power source device for magnetic erase |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60121709A (en) |
-
1984
- 1984-09-05 JP JP18440984A patent/JPS60121709A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6211484B2 (en) | 1987-03-12 |
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