JPS60119116A - Two-dimensional arithmetic unit for calculating sum of products - Google Patents
Two-dimensional arithmetic unit for calculating sum of productsInfo
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- JPS60119116A JPS60119116A JP22633383A JP22633383A JPS60119116A JP S60119116 A JPS60119116 A JP S60119116A JP 22633383 A JP22633383 A JP 22633383A JP 22633383 A JP22633383 A JP 22633383A JP S60119116 A JPS60119116 A JP S60119116A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分桁〕
本発明は、ディジタルフィルタ等に使用される２次元積
和演算装置に関し、特に−上下左右に対称な積和係数行
列を用いる２次元積和演算装置に関する。[Detailed Description of the Invention] [Technical details of the invention] The present invention relates to a two-dimensional product-sum calculation device used in digital filters, etc., and particularly relates to a two-dimensional product-sum calculation device that uses a product-sum coefficient matrix that is vertically and horizontally symmetrical. It relates to an arithmetic device.
画像情報処理では、平滑化やピークの検出などのために
２次元のディジタルフィルタが多く使用されている。In image information processing, two-dimensional digital filters are often used for smoothing, peak detection, and the like.
一般（二２次元のディジタルフィルタは、第１図に示す
ように、ｒＬｘｎ（たとえば４×４）の積和係数行列（
ｋｉｊ）を、処理対象の画像空間、すなわち被乗数とな
る２次元ＸＹの画素データ配列上で順次移動させ、それ
ぞれの位置で積和係数行列と対応する画素データの被乗
数行列との積和演算を行ない、その演算結果を新らしい
画素データとして出力する装置である。As shown in Fig. 1, a general (22-dimensional digital filter) has an rLxn (for example, 4x4) product-sum coefficient matrix (
kij) is sequentially moved on the image space to be processed, that is, the two-dimensional XY pixel data array serving as the multiplicand, and at each position, a product-sum operation is performed between the product-sum coefficient matrix and the multiplicand matrix of the corresponding pixel data. This is a device that outputs the calculation results as new pixel data.
ディジタルフィルタの積和係数行列の多くは。Many of the product-sum coefficient matrices of digital filters.
第２図に例示されているように、上下、左右に対称な構
造で、すなわち行列を中心位置で上下、左右に折畳んだ
とき重なった係数の値α、ｈ、ｃが一致する構造をもっ
ている０
第３図は、従来の４×４の積和係数行列をもつディジタ
ルフィルタの回路構成を例示したものである。本図にお
いて、１は積和係数行列に対応する被乗数行列の抽出回
路、２は積和係数の乗算回路、３は乗算結果の加算回路
、４は入力画素データ列αす５は積和出力を表わす。As illustrated in Figure 2, it has a vertically and horizontally symmetrical structure, that is, when the matrix is folded vertically and horizontally at the center position, the overlapping coefficient values α, h, and c match. 0 FIG. 3 illustrates the circuit configuration of a conventional digital filter having a 4×4 product-sum coefficient matrix. In this figure, 1 is a multiplicand matrix extraction circuit corresponding to a product-sum coefficient matrix, 2 is a multiplication circuit for product-sum coefficients, 3 is an addition circuit for multiplication results, 4 is an input pixel data string α, and 5 is a product-sum output. represent.
入力画素データ列４は、第４図にｌｉ、ノｔ＋１．・・
・で示すように１画面をラスク走査して得られるディジ
タル形式の画素データ列である。Input pixel data string 4 is shown in FIG. 4 as li, t+1.・・・
This is a pixel data string in digital format obtained by scanning one screen as shown in .
抽出回路１は、３個のラインメモリを縦続した遅延回路
によって、連続する４本のラインｌｉ。The extraction circuit 1 extracts four consecutive lines li using a delay circuit in which three line memories are connected in series.
１ｉ＋１． ｌｉ＋２．ハ＋３ の垂直方向に並んだ４
個の画素データを同時に抽出し、さらにそれぞれのライ
ンごとに３個の１画素遅延回路◎を縦続しだ回路を用い
て、４個の水平方向に並んだ画素データを抽出し、全体
で４×４の行列の画素データを並列に展開して出力する
。図中のαす′は、第５図に示す画素データの被乗数行
列（αす゛）の要素を表わしている。1i+1. li+2. 4 arranged vertically in C + 3
pixel data are extracted at the same time, and using a circuit in which three one-pixel delay circuits ◎ are cascaded for each line, four pixel data lined up in the horizontal direction are extracted, resulting in a total of 4× The pixel data of the 4th matrix is expanded in parallel and output. αS' in the figure represents an element of the multiplicand matrix (αS) of the pixel data shown in FIG.
乗算回路２は、４×４個の乗算器を有し抽出回路１から
出力された４×４個の画素データαす゛に対して、それ
ぞれ対応する４×４個の積和係数ｋｉｊを乗算する。第
６図に４×４の積和係数行列（ｋ妃ｊ）を示す。The multiplier circuit 2 has 4×4 multipliers and multiplies the 4×4 pixel data αs outputted from the extraction circuit 1 by the corresponding 4×4 product-sum coefficients kij. . FIG. 6 shows a 4×4 product-sum coefficient matrix (k×j).
加罠回路３は９乗算回路２から出力された４×４個の乗
算結果αす・ｋりをツリー状に順次加算し、出力する。The addition trap circuit 3 sequentially adds the 4×4 multiplication results α and k output from the 9 multiplication circuit 2 in a tree shape and outputs the result.
積和演算結果は１次のように表わされる。The product-sum operation result is expressed as linear.
なお＋ ｊｏ、）’。は、２次元画像空間における処理
対象中の画素データ行列（αす“）の先頭アドレスを表
わす。Furthermore + jo, )'. represents the start address of the pixel data matrix (α) to be processed in the two-dimensional image space.
以上のようにして、積和演算が行なわれるが。The product-sum operation is performed as described above.
図示の従来装置は、積和係数の個数と同数の乗算器と多
数の加算器を必要としている。The illustrated conventional device requires the same number of multipliers as the number of product-sum coefficients and a large number of adders.
本発明の目的は、簡単な構成の２次元積和演算装置を提
供することにあり、そのため、積和係数行列の上下、左
右の対称性を利用して、垂直方向の対称位置にある複数
個の画素データを先に加算し、その加算結果に対して共
通な積和係数を乗算し、また水平方向の対称性データに
対しては同じ乗算器を繰り返して使用することにより、
必要とされる乗算器および加算器の個数を大幅に削減可
能にするものである。An object of the present invention is to provide a two-dimensional product-sum calculation device with a simple configuration. Therefore, by utilizing the vertical and horizontal symmetry of the product-sum coefficient matrix, a plurality of products at symmetrical positions in the vertical direction are By first adding the pixel data of
This allows the number of required multipliers and adders to be significantly reduced.
そのため１本発明の構成は、上下および左右に対称な積
和係数行列を用いる積和演算装置において、該積和係数
と積和演算すべき２次元データ中の所定の行列データ要
素を行あるいは列ごとに順次展開する手段と、該展開手
段から行あるいは列ごとのデータ要素を同時並列的に取
り出す手段と。Therefore, 1, the configuration of the present invention is such that in a product-sum calculation device using a product-sum coefficient matrix that is vertically and horizontally symmetrical, a predetermined matrix data element in two-dimensional data to be subjected to a product-sum calculation with the product-sum coefficient is set in a row or column. means for sequentially expanding data elements for each row or column, and means for simultaneously and parallelly extracting data elements for each row or column from the expanding means.
該取り出された行あるいは列ごとの複数のデータ要素配
列について９両端位置から順次内側に向つて対称位置の
デーｊ要素を２個ずつ取り出し、それぞれを加算する手
段と、該加算結果のそれぞれに対応する積和係数を乗算
する複数の手段と、該複数の乗算手段からの各乗算出力
を加算する手段と、上記した行あるいは列ごとの複数の
データ要素についての演算を列あるいは行ごとに順次実
行し、得られたそれぞれの結果を加算する手段とをそな
えていることを特徴としている。Means for extracting two data elements at symmetrical positions sequentially from both end positions of the plurality of data element arrays for each row or column and adding them, and corresponding to each of the addition results. a plurality of means for multiplying the product-sum coefficients, a means for adding the respective multiplication outputs from the plurality of multiplication means, and the above-mentioned operations on the plurality of data elements for each row or column are sequentially executed for each column or row. and a means for adding the obtained results.
以下に９本発明の詳細を実施例にしたがって説明する。 The details of the present invention will be explained below based on examples.
簡単化のため、前述した４×４の積和係数行列の場合を
例にとり説明する。第７図は、その積和係数行列を示す
。この行列は、第６図に示されている行列に対応するも
のであるが、上下、左右の対称位置にある同一係数値を
示すため”ＩＩｓ ｋ！Ｉｎｋ２．のみで表わしている
。For the sake of simplicity, the explanation will be given using the above-mentioned 4×4 product-sum coefficient matrix as an example. FIG. 7 shows the product-sum coefficient matrix. This matrix corresponds to the matrix shown in FIG. 6, but is expressed only as "IIs k!Ink2." to indicate the same coefficient values located at vertically and horizontally symmetrical positions.
第８図は９本発明の１実施例装置の構成図である。図中
、６は画像メモリ、７はシフトレジスタ。FIG. 8 is a block diagram of an apparatus according to an embodiment of the present invention. In the figure, 6 is an image memory, and 7 is a shift register.
８および９は加算器、１０はデータ分配器、１１は第１
乗算ブロック、１２は第２乗算ブロック。8 and 9 are adders, 10 is a data distributor, 11 is the first
a multiplication block; 12 is a second multiplication block;
１３および１４は加算器、１５は３ライン遅延回路、１
６および１７は１ライン遅延回路、１８乃至２１は加算
器を弄わす。13 and 14 are adders, 15 is a 3-line delay circuit, 1
6 and 17 are one-line delay circuits, and 18 to 21 are adders.
画像メモリ６を水平方向すなわちライン方向（＝アクセ
スして画素データを順次読み出し、シフトレジスタ７へ
入力する。シフトレジスタ７は、直列・並列変換器とし
て機能する。各ラインごと（＝得られる行列の４個の画
素データをαＮ＋αｚ２．αＺ３＋αｉ４（ｔ＝１．２
．３．４ ）で表わす。The image memory 6 is accessed in the horizontal direction, that is, in the line direction (= the pixel data is read out sequentially and input to the shift register 7. The shift register 7 functions as a serial/parallel converter. The four pixel data are αN+αz2.αZ3+αi4 (t=1.2
．． 3.4).
加算器８は両端の２個の画素データαｔｌとαｔ４を加
算し、加算器９は内側の２個の画素データα１２とαｔ
３を加算する。Adder 8 adds the two end pixel data αtl and αt4, and adder 9 adds the two inner pixel data α12 and αt.
Add 3.
データ分配器１０は、加算器８，９の出力データを、ｉ
＝１．４の場合に第１乗算ブロック１１へ分配し、ｉ＝
２．３の場合に第２乗算ブロック】２へ分配する。The data distributor 10 divides the output data of the adders 8 and 9 into i
= 1.4, it is distributed to the first multiplication block 11, and i=
2. In the case of 3, distribute to the second multiplication block]2.
第１乗算ブロック１１は、＆＋＋およびに１２の乗算器
を含み、ｉ＝１．４のとき機能化されて、それぞれ（α
ｉ＋ ＋ Ｑｉ４ ） Ａｌｌおよび（α寥２＋αｉ＠
） ＡＨの乗算第２乗算ブロック１２は＊ ｋ２１お
よびに２Ｍの乗算器を含み、ｉ＝２．３のとき機能化さ
れて、それぞれ（α１２＋αｉ３） ｋｚ□および（α
ｉ＋αｉ３） ｋｎの乗算を行なう。The first multiplication block 11 includes &++ and 12 multipliers, each functionalized when i=1.4 (α
i+ + Qi4 ) All and (α寥2+αi@
) AH Multiplication The second multiplication block 12 contains *k21 and 2M multipliers, which are functionalized when i=2.3 and are (α12+αi3) kz□ and (α
i+αi3) Perform multiplication by kn.
加算器１３および１４は、それぞれの乗算ブロック】１
およびＪ２の２つの乗算結果を加算し。Adders 13 and 14 are connected to respective multiplication blocks ]1
Add the two multiplication results of and J2.
１行分の部分積和を生成する。Generates a sum of partial products for one row.
加算器１３の出力データは、ｉ＝１．４についての部分
積和
（ａｉ１＋ ａｉ４） ｋ＞１＋ （ａｉ２ ＋ ａｉ
３） ｋ２１であり、３ライン遅延回路１５により１番
＝１の部分積和が３ライン分遅延され、ｉ＝４の部分積
和と同一タイミングに揃えられて、加算器１８で加算さ
れる。The output data of the adder 13 is the sum of partial products for i=1.4 (ai1+ ai4) k>1+ (ai2 + ai
3) k21, the partial product sum of No. 1=1 is delayed by 3 lines by the 3-line delay circuit 15, and added by the adder 18 at the same timing as the partial product sum of i=4.
加算器１４の出力データは、ｉ＝２．３についての部分
積和
（（Ｌｉｌ ＋ａｉ２ ） Ａ２１ ＋ （（ｔｉ２
＋Ｑｉ＠ ）’＆Ｈであり、１ライン遅延回路１６およ
び１７により。The output data of the adder 14 is the partial product sum ((Lil +ai2) A21 + ((ti2
+Qi@)'&H by the 1-line delay circuits 16 and 17.
ｉ ＝２の部分積和が２ライン分、そしてｉ ＝ ３の
部分積和か１ライン分遅延されてｉ ＝ ］の部分積和
と同じタイミングに揃えられ、加算器１９で加算される
。The sum of partial products for i = 2 is delayed by two lines, and the sum of partial products for i = 3 is delayed by one line, aligned with the same timing as the sum of partial products for i = ], and added by an adder 19.
ｉ＝１．２．３．４のそれぞれにおける部分積和は次の
通りである。The sum of partial products at each of i=1.2.3.4 is as follows.
ｉ＝Ｊ： （ｃＬｏ”＋４） ｋｌｒ”（α＋ｗ＋α１
ｓ）ｋ２１ｉ＝２ ： （α２１＋（Ａ２４） ｋ２１
＋（Ｗ２Ｂ＋１！２３ ）ｋ２２ｉ＝３ ： （ａ：ｎ
”ａ３＜） ｋ２１＋（α３２＋α３９）ｋ２２ｉ＝４
： （ａ４ｒ＋ａ４４） ｋ１１＋（ａ＊２＋ａ４ｓ
） ＆２１加算器２０は、これらの加算器１８および１
９の出力データを加算し、４×４行列の積和データを生
成する。i=J: (cLo”+4) klr”(α+w+α1
s) k21i=2: (α21+(A24) k21
+(W2B+1!23)k22i=3: (a:n
”a3<) k21+(α32+α39)k22i=4
: (a4r+a44) k11+(a*2+a4s
) &21 adder 20 is connected to these adders 18 and 1
9 output data are added to generate product sum data of a 4×4 matrix.
以上の演算動作は９画像メモリ６から読み出されるすべ
ての画素データについて連続的に実行され、全画素デー
タについてのフィルタ処理が行なわれる。The above arithmetic operations are continuously performed on all pixel data read from the 9-image memory 6, and filter processing is performed on all pixel data.
第８図に示した実施例は、最初に画素データの被乗数行
列から水平方向の行データ（α１２αｉ３゜αｉ３．α
ｉ４）を取１）出して演算を行なう方式であるが、最初
に垂直方向の列データ（αす、α２ｊｓ ａＲｊ＊σす
）を取り出して演算を行なう方式もほぼ同様に実現でき
る。第９図はその実施例を示し、第８図の実施例を変形
したものである。In the embodiment shown in FIG. 8, horizontal row data (α12αi3°αi3.α
Although this is a method of extracting i4) in 1) and performing calculations, a method of first extracting vertical column data (α, α2js aRj*σ) and performing calculations can be implemented in almost the same way. FIG. 9 shows an embodiment thereof, which is a modification of the embodiment shown in FIG.
第９図において、２１はそれぞれが１ライン分の遅延を
行なうラインメモリであり、αす、α２．。In FIG. 9, numeral 21 denotes line memories each of which delays one line, αs, α2, . .
ｔＬｓｊ、 ａ４）’ （ｊ ＝１ 、２．３．４ ）
を同一タイミングで抽出する。加算器８から加算器１４
までの回路は、タイミング制御がｔの代篭）（二ｊが使
用される以外は第８図の実施例と同じである。遅延回路
２２は３画素分の遅延、遅延回路２３および２４はそれ
ぞれ１画素分の遅延を与える。これにより。tLsj, a4)' (j = 1, 2.3.4)
are extracted at the same timing. Adder 8 to adder 14
The circuits up to this point are the same as the embodiment shown in FIG. 8 except that the timing control is t (2j) is used.The delay circuit 22 has a delay of 3 pixels, and the delay circuits 23 and 24 have This gives a delay of one pixel.
７’＝ｌ、 ２．３．４のそれぞれについての部分積和
ｊ ””３ ： Ｃαｓｌ＋α４１）”ｕ＋ｃｃＬ２１
＋（Ａ３１） ＆２１ｊ”’２ ： （α１２ ＋＋ｚ
４ｚ）＆ｚ＋＋（α２２ ＋＋ｚ３２ ） ＆２２ノ＝
３＝（α１３＋α４３ ） ｉ２＋ ＋ （α２３＋α
３３ ） ＆ＺＺ）’＝４ ： （ｃｓ４＋ａａ４）ｋ
ｎ＋（α２４ ＋ （ＬＲ４） Ａ２１が同一タイミン
グで得られ、加算器１８，１９゜２０で順次加算され、
最終結果が生成される。7'=l, sum of partial products j for each of 2.3.4 ``3: Cαsl+α41)''u+ccL21
+(A31) &21j”'2: (α12 ++z
4z) &z++(α22 ++z32) &22ノ=
3=(α13+α43) i2+ + (α23+α
33) &ZZ)'=4: (cs4+aa4)k
n+(α24+(LR4)A21) are obtained at the same timing and are sequentially added by adders 18, 19°20,
The final result is generated.
なお、上述した実施例の説明は、４×４の積和係数行列
を対象としていたが１本発明は任意の積和係数行列に対
して適用できるものである。It should be noted that although the explanation of the above-mentioned embodiment was directed to a 4×4 product-sum coefficient matrix, the present invention can be applied to any product-sum coefficient matrix.
以上のように１本発明によれば、ディジタルフィルタ等
に使用される積和演算回路を大幅に簡単化することがで
き９価格の低減を図ることができる０As described above, 1. According to the present invention, it is possible to greatly simplify the product-sum calculation circuit used in digital filters, etc.9 and to reduce the cost.
第１図は２次元ディジタルフィルタ処理の説明図、第２
図はディジタルフィルタの対称性の説明図、第３図は従
来の２次元積和演算装置の構成図。
第４図はラスク走査の説明図、第５図は画素データの被
乗数行列の説明図、第６図は積和係数行列の説明図、第
７図は本発明実施例で用いられる積和係数行列の説明図
、第８図は本発明の１実施例装置の構成図、第９図は本
発明の他のＪ実施例装置の構成図である。
図中、６は画像メモリ、７はシフトレジスタ。
８．９，１３，１４，１８，１９，２０． ―φは加算
器、１０はデータ分配器、１１は第１乗算ブロック、１
２は第２乗算ブロック、１５は３ライン遅延回路、１６
および１７は１ライン遅延回路を表わす。
特許出願人 富士通株式会社
代理人弁理士 長谷用 文 廣 （外１名）Ｆ−→×
人間
才４回
才５図 才６＠
４゜
”ｔ’３凶Figure 1 is an explanatory diagram of two-dimensional digital filter processing, Figure 2
The figure is an explanatory diagram of the symmetry of a digital filter, and FIG. 3 is a configuration diagram of a conventional two-dimensional product-sum calculation device. Fig. 4 is an explanatory diagram of rask scanning, Fig. 5 is an explanatory diagram of a multiplicand matrix of pixel data, Fig. 6 is an explanatory diagram of a product-sum coefficient matrix, and Fig. 7 is a product-sum coefficient matrix used in the embodiment of the present invention. FIG. 8 is a diagram showing the configuration of an apparatus according to one embodiment of the present invention, and FIG. 9 is a diagram showing the configuration of an apparatus according to another embodiment J of the present invention. In the figure, 6 is an image memory, and 7 is a shift register. 8.9, 13, 14, 18, 19, 20. - φ is an adder, 10 is a data distributor, 11 is the first multiplication block, 1
2 is the second multiplication block, 15 is the 3-line delay circuit, 16
and 17 represent a 1-line delay circuit. Patent Applicant: Fujitsu Ltd. Representative Patent Attorney Fumihiro Hase (1 other person)
Claims (1)
装置においで、該積和係数と積和演算すべき２次元デー
タ中の所定の行列データ要素を行あるいは列ごとに順次
展開する手段と、該展開手段から行あるいは列ごとのデ
ータ要素を同時並列的に取り出す手段と、該取り出され
た行あるいは列ごとの複数のデータ要素配列について１
両端位置から順次内側に向って対称位置のデータ要素を
２個ずつ取り出し、それぞれを加算する手段と。 該加算結果のそれぞれに対応する積和係数を乗算する複
数の手段と、該複数の乗算手段からの各乗算出力を加算
する手段と、上記した行あるいは列ごとの複数のデータ
要素についての演算を列あるいは行ごとに順次実行し、
得られたそれぞれの結果を加算する手段とをそなえてい
ることを特徴とする２次元積和演算装置。[Claims] In a product-sum calculation device using a product-sum coefficient matrix that is vertically and horizontally symmetrical, the product-sum coefficient and a predetermined matrix data element in two-dimensional data to be subjected to a product-sum calculation are calculated for each row or column. means for sequentially expanding data elements for each row or column from the expansion means, means for simultaneously and parallelly extracting data elements for each row or column, and 1.
Means for sequentially extracting two data elements at symmetrical positions inward from both end positions and adding them. A plurality of means for multiplying each of the addition results by a product-sum coefficient corresponding to each of the addition results, a means for adding each multiplication output from the plurality of multiplication means, and an operation for the plurality of data elements for each row or column as described above. Execute sequentially for each column or row,
A two-dimensional product-sum calculation device comprising means for adding the obtained results.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22633383A JPS60119116A (en) | 1983-11-30 | 1983-11-30 | Two-dimensional arithmetic unit for calculating sum of products |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22633383A JPS60119116A (en) | 1983-11-30 | 1983-11-30 | Two-dimensional arithmetic unit for calculating sum of products |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60119116A true JPS60119116A (en) | 1985-06-26 |
Family
ID=16843518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22633383A Pending JPS60119116A (en) | 1983-11-30 | 1983-11-30 | Two-dimensional arithmetic unit for calculating sum of products |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119116A (en) |
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1983
- 1983-11-30 JP JP22633383A patent/JPS60119116A/en active Pending
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