JPS60117353A - Substitute memory control method of memory - Google Patents

Abstract

PURPOSE:To reduce a memory in size and to improve the performance of a memory by adding a substitute indication bit to a key memory in response to a main memory, and attaining the deletion of a substitute address register and a comparator from a control circuit. CONSTITUTION:A substitute indication bit 3a is added to a key memory KS3 to store the data signal read out to substitute a memory for a substitute memory ALT6 from a main memory MS1. At the same time, both a substitute address register and a comparator which are provided to a conventional control circuit are omitted. In other words, the data signal read out of the but 3a is sent to an AND gate part 11 and an AND is obtained between said data signal and the data signal decoded by a decoder 10 and fed from a substitute bit register 8. As a result, the substitute memory control is attained in constitution including no substitute address register nor a comparator by outputting memory substitute indication signals ALT0...ALTn. In such a way, the miniaturization and high performance of a memory is obtained.

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は電子計算機の主記憶装置におけ、る交代メモリ
制御方法、特にキー記憶部を活用してメモリ交代を行な
うようにしたメモリ制御方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention relates to a memory control method for alternating memory in a main memory of a computer, particularly a memory control method that utilizes a key storage section to perform memory alternation. It is related to.

（２゛）技術の背景 主記憶装置は、主記憶内の成るデータビットが固定障害
を起したような場合に備えて、主記憶とは別に交代メモ
リ　（冗長メモリともいう）を所定のビット数だけ備え
、上記酸るデータビットが固定障害を起した時はそのビ
ットを含むメモリ素子　（例え、ば６４キロビツト）分
については、交代メモリへ切換えて情報の書込み及び読
出しを行なうという機能を有している。このような交代
メモリへの切換制御を行なうには、一般に主記憶のビッ
ト方向（１ワードは４バイトとか８バイトのビットで構
成される）の位置と、ワード方向　（アドレス方向に相
当する）の位置とを指定する必要があるが、このような
指定を行なうには通常、ビット方向位置及びアドレス方
向位置を示すレジスタをそれぞれ備え付けておき、主記
憶アクセスの度毎にアドレス比較を行なって交代メモリ
の制御をしている。このような方法で交代メモリを制御
すると、アドレスレジスタや比較器が必要となる一Ｌ、
これらの部材を機能させるための配線も必要となり、記
憶装置の構成が複雑になるが、より一層簡潔な構成で交
代メモリ制御を行なう方法がないというのが現状であっ
た。(2゛) Technical background The main memory device has a predetermined number of bits of alternate memory (also called redundant memory) separate from the main memory in case a fixed failure occurs in the data bits in the main memory. It has a function of switching the memory element containing the bit (64 kilobits, for example) to the replacement memory and writing and reading information when the above-mentioned corrupted data bit causes a fixed failure. ing. In order to control switching to alternate memory, it is generally necessary to determine the main memory's position in the bit direction (one word consists of 4 or 8 bytes of bits) and the position in the word direction (corresponding to the address direction). It is necessary to specify the location, but in order to do this, normally registers are provided that indicate the bit direction position and the address direction position, and the address is compared every time the main memory is accessed. is under control. Controlling alternating memory in this way requires address registers and comparators.
Wiring for these members to function is also required, which complicates the configuration of the storage device, but at present there is no method for performing alternating memory control with a simpler configuration.

（３）従来技術と問題点 第１図は交代メモリの制御を行なう制御回路の一従来例
を示す図である。この図において、符号１はデータの書
込み及び読出しが行なわれる主記憶（Ｍａｉｎ　Ｓｔｏ
ｒａｇｅ）、符号２は主記憶ｌへのアクセスを行なう主
記憶アドレスレジスタ、符号３は主記憶１アクセス時に
当該主記憶ｌ内のメモリ保護のために設けられたキーメ
モリ（Ｋｅｙ　Ｍｅｍｏｒｙ）、符号４は主記憶ｌヘデ
ータを書込むためのデータ書込部、符号５は主記憶１か
らデータを読出すデータ読出し部を示す。そしてこれら
の各要素によって記憶装置の基本構成が形作られ、主記
憶アドレスレジスタ２からのアクセスによって主記憶ｌ
ではデータの書込み又は読出しが行なわれる。データの
書込みは通常、データ書込部４の書込信号線Ｗｏ、・・
・Ｗｎを使ってｂｉｔ　Ｏからｂｉｔ　ｎまでの各ビッ
トに対して行なわれる一方、データの読出しはデータ読
出部５の読出信号線ＲＯ，・・・Ｒｎを使ってｂｉｔ　
Ｏからｂｉｔ　ｎまでの各ビットについて行なわれる。(3) Prior Art and Problems FIG. 1 is a diagram showing a conventional example of a control circuit for controlling alternating memories. In this figure, reference numeral 1 indicates a main memory (main store) where data is written and read.
2 is a main memory address register that accesses the main memory 1, 3 is a key memory provided to protect the memory in the main memory 1 when the main memory 1 is accessed, and 4 is a key memory. Reference numeral 5 indicates a data writing section for writing data into the main memory 1, and reference numeral 5 indicates a data reading section for reading data from the main memory 1. Each of these elements forms the basic configuration of the storage device, and access from the main memory address register 2 allows access to the main memory l.
Then data is written or read. Data writing is normally performed using the write signal lines Wo of the data writing section 4,...
・Wn is used for each bit from bit O to bit n, while data reading is performed for each bit using read signal lines RO, . . . Rn of the data reading section 5.
This is done for each bit from O to bit n.

そして、主記憶ｌには１乃至数ビットの交代メモリ（Ａ
ｌｔｅｒｎａｔｉｏｎ　Ｍｅ＋＋＋ｏｒｙ）　Ｂが配置
されると共に、メモリ交代をすべき主記憶アドレスを記
憶するための交代アドレスレジスタ（Ａｌｔｅｒｎａｔ
ｉｏｎ　Ａｄｄｒｅｓｓ　Ｒｅｇｉｓｔｅｒ）７と、交
代すべきメモリのビット位置を指示する手段である交代
ビットレジスタ（Ａｌｔｅｒｎａｔｉｏｎ　ＢｉｔＲｅ
ｇｉｓｔｅｒ）８とを備えている。交代アドレスレジス
タ７及び主記憶アドレスレジスタ２からのアドレスデー
タは比較器８によって比較され両者の一致が検知された
詩は一致信号が出力される。交代ピットレジスタ８から
のデータ信号はデコーダｌＯによって解読され、アンド
ゲート部１１において各ビットについてアドレスデータ
信号との間でアンド処理が行なわれメモリ交代指示信号
ＡＬＴＯ、・・・ＡＬＴｎが出力される。また、交代メ
モリ６を設けたことに伴い、データ書込部４内には交代
メモリ書込部４ａが設けられ、データ読出部５内には交
代メモリ読出□部５ａが設けられている。交代メモリ書
込部４ａには各ビットに対応して設けられ、書込信号線
１１０．・・・％ｌｌｎからのデータ信号とメモリ交代
指示信号ＡＬＴＯ、・・・ＡＬＴｎが入力される複数の
アンドゲート１２と、各アントゲ−）１２からの出力信
号の論理和をとって交代メモリ８への書込信号線ＷＡを
開くオアゲータ１３とが組込まれる。交代メモリ読出部
５ａには。The main memory l contains one to several bits of alternating memory (A
Alternation Me+++ory) B is placed, and an alternation address register (Alternation Me+++ory) for storing the main memory address to which memory should be replaced is also provided.
ion Address Register 7 and an Alternation Bit Register (Alternation BitRe), which is a means of indicating the bit position of the memory to be alternated.
gister) 8. The address data from the alternate address register 7 and the main memory address register 2 are compared by a comparator 8, and if a match is detected between the two, a match signal is output. The data signal from the alternating pit register 8 is decoded by the decoder IO, and an AND process is performed on each bit with the address data signal in the AND gate section 11 to output memory alternating instruction signals ALTO, . . . , ALTn. Further, in accordance with the provision of the alternate memory 6, an alternate memory writing section 4a is provided in the data writing section 4, and an alternate memory reading section 5a is provided in the data reading section 5. The alternate memory writing unit 4a is provided with write signal lines 110 .corresponding to each bit. . . . A plurality of AND gates 12 into which the data signal from %lln and the memory alternation instruction signals ALTO, . An OR gate 13 is incorporated to open the write signal line WA. In the alternate memory reading section 5a.

各ビットに対応して設けられ、交代メモリ読出信号線Ｒ
Ａからのデータ信号とメモリ交代指示信号ＡＬＴＯ，・
・・ＡＬＴｎとの間の論理積をとる複数のアンドゲート
１４が組込まれる。このような制御御構成において、主
記憶ｌの成るアドレス（ｌ乃至数ページの範囲で指定さ
れることが多い）で所定のビット　（ここでは仮にｂｉ
ｔ　Ｏとしておく）についてメモリ交代を行ないたい時
は、交代アドレスレジスタ７に該当アドレス、交代ピッ
トレジスタ８にはビット０を設定しておく。そして主記
憶アドレスレジスタ２に該当アドレスが設定されると、
比較器８からは一致信号が出力され、アンドゲート部１
１からはメモリ交代指示信号ＡＬＴＯが出力される。し
たがって主記憶ｌへのデータ書込操作時において交代メ
モリ書込部４ａでは、アンドゲート１２によりビット０
に対応するデータ□信号とメモリ交代指示信号ＡＬＴＯ
との間で論理積が゛とられ、主記憶ｌのビット０に書込
まれるべきデータは交代メモリ８に書込まれ、主記憶に
はビット１．・・・ビットｎにデータが書込まれる。他
方、データ読出操作時において交代メモリ読出部５ａで
は、アンドゲート１４により交代メモリ６から読出され
たデータ信号とメモリ交代指示信号ＡＬＴＯとの間で論
理積がとられ、主記憶ｌのビットＯに対応する読出信号
線ＲＯは遮断されるからビット０については交代メモリ
６から読゛出され、ビットｌ、・・・ピッ）ｎについて
は主記憶ｌから読出される。Alternate memory read signal line R provided corresponding to each bit.
Data signal from A and memory alternation instruction signal ALTO, ・
. . . A plurality of AND gates 14 that perform logical product with ALTn are incorporated. In such a control configuration, a predetermined bit (here, bi
When it is desired to carry out memory alternation for (set as tO), the corresponding address is set in the alternation address register 7 and bit 0 is set in the alternation pit register 8. Then, when the corresponding address is set in main memory address register 2,
A match signal is output from the comparator 8, and the AND gate section 1
1 outputs a memory replacement instruction signal ALTO. Therefore, when writing data to the main memory l, the alternate memory writing unit 4a writes bit 0 by the AND gate 12.
Data □ signal and memory alternation instruction signal ALTO corresponding to
The data to be written to bit 0 of main memory 1 is written to alternating memory 8, and the data to be written to bit 0 of main memory 1 is logically ANDed between bits 1 and 2 of main memory 1. ...Data is written to bit n. On the other hand, during a data read operation, in the alternate memory reading section 5a, the AND gate 14 performs a logical product between the data signal read from the alternate memory 6 and the memory alternate instruction signal ALTO, and the data is stored in bit O of the main memory l. Since the corresponding read signal line RO is cut off, bit 0 is read from alternate memory 6, and bits 1, . . . , n are read from main memory 1.

しかしながら、このような従来の交代メモリ制御方法に
あっては、制御回路内に交代メモリのアドレスを記憶す
るレジスタ７とビットを記憶するレジスタ８とを備えな
ければならず、しかも交代アドレスレジスタ７には比較
器８を接続してアドレス一致をとらなければならないか
ら、制御回路構成が複雑になる上、その作動に際しても
主記憶ｌへのアクセスの度毎にアドレスを比較しなけれ
ばならないという煩雑さがあった。特に制御回路構成上
の点についてみると、第１図では交代メモリ６としては
１ビツトメモリが想定されており、このメモリに対する
交代アドレスレジスタ７と比較器８が表示されているの
みであるが、交代メモリ６が２ビツト或は数ビツトメモ
リとなった場合は各ビット単位の交代メモリごとに交代
アドレスレジスタ７や比較器８が必要となり回路構成の
大型化は無視できないものとなる。However, in such a conventional alternating memory control method, the control circuit must be provided with a register 7 for storing the address of the alternating memory and a register 8 for storing bits. Since the comparator 8 must be connected to match the addresses, the control circuit configuration becomes complicated, and in its operation, the addresses must be compared each time the main memory 1 is accessed, which is complicated. was there. Particularly regarding the control circuit configuration, in Fig. 1, a 1-bit memory is assumed as the alternating memory 6, and only the alternating address register 7 and comparator 8 for this memory are shown. When the memory 6 becomes a 2-bit or several-bit memory, an alternating address register 7 and a comparator 8 are required for each bit-by-bit alternating memory, and the enlargement of the circuit structure cannot be ignored.

（４）発明の目的 未発明は、上記従来の本題点に着目してなされたもので
、その目的は従来のような交代アドレスレジスタや比較
器を用いることなく交代メモリの制御方法を提供するこ
とにより、記憶装置の小型化、高性能化を図ることであ
る。(4) Purpose of the Invention The invention has been made by focusing on the above-mentioned main problem of the conventional art, and its purpose is to provide a method for controlling an alternating memory without using the conventional alternating address registers and comparators. The goal is to reduce the size and improve the performance of storage devices.

（５）発明の構成 本発明は、上記目的を達成するため、交代メモリを備え
た主記憶と、メモリ保護キーを格納するキーメモリと、
メモリ交代すべき主記憶内のビット位置を指示する手段
とを有する記憶装置において、キーメモリに主記憶に対
応したメモリ交代指示ビットを付設し、当該ビットを交
代すべき主記憶のアドレスに対応してオンさせることに
より、主記憶内でのメモリ交代を行なうようにしたこと
を要旨とするものである。とりわけ、本発明の特徴時事
項は、これまでは主記憶内のメモリを保護すためのみ使
用されていたキーメモリをメモリ交代操作時の一制御要
素として活用する途を開くと共に、これまでメモリ交代
制御のために必要不可欠とされてきたアドレスレジスタ
や比較器を不要化すると共に、交代メモリのビット数の
増減に対しても極めて容易に対応できるようにしたこと
である。(5) Structure of the Invention In order to achieve the above object, the present invention includes a main memory including a replacement memory, a key memory storing a memory protection key,
In a storage device having a means for indicating a bit position in the main memory where the memory should be replaced, a memory replacement instruction bit corresponding to the main memory is attached to the key memory, and the bit is set to correspond to the address of the main memory where the memory is to be replaced. The gist is that by turning on the switch, memory replacement within the main memory is performed. In particular, the features of the present invention are to open the way for the key memory, which has hitherto been used only to protect memory in the main memory, to be used as a control element during memory swapping operations; This eliminates the need for address registers and comparators, which have been considered indispensable for control, and makes it extremely easy to cope with increases and decreases in the number of bits in the alternating memory.

（６）発明の実施例 第２図は本発明に係る交代メモリ制御方法を実施するた
めの回路の一実施例を示す図である。この実施例に係る
制御回路は、データの書込み、読出しが行なわれる主記
憶ｌと、主記憶１へのアクセスを行なう主記憶アドレス
レジスタ２と、主記憶ｌアクセス時に当該主記憶ｌ内の
メモリ保護のために設けられたキーメモリ３と主記憶ｌ
にデータを書込むためのデータ書込部４と、主記憶ｌか
らデータを読出すデータ読出部５とを有する点について
は上記従来例について述べたのと構成及び作用は同じで
ある。しかしこの実施例では、キーメモリ３には、主記
憶１から交代メモリＢヘメモリ交代すべき主記憶アドレ
スを記憶するための交代指示ピッ）３ａが付加される一
方、従来の制御回路において設けられていた交代アドレ
スレジスタ７及び比較器８は完全に削除されている。こ
の交代指示ピッ）３ａから読出されたデータ信号は、第
２図に示されているように、アンドゲート部１１に送給
され、このアンドゲート部１１においてデコーダｌＯに
よって解読された交代ビットレジスタ８からのデータ信
号との間で論理積がとられ、メモリ交代指示信号ＡＬＴ
Ｏ、・・・ＡＬＴｎが出力されるようになっている。そ
して、交代指示ビット３ａにおける交代アドレスの指示
は第３図に示すように行なわれる。即ち、主記憶ｌの成
るアドレスＡｑにおいてビットｑのメモリＭＯに固定障
害が生じたとする。この場合メモリＭＯを含む何ページ
分かについてビットｑのメモリが交代メモリ６と切換え
られる。例えば１ワードが８バイト幅の記憶装置で、８
４にピッ）　ＲＡＭチップを使用しており、１ページ当
り２にバイトとすると、チップ単位で交代するにはアド
レスＡＰからアドレスＡｒまでの２５８ペ一ジ単位で交
代される。かかる交代を行なうには、キーメモリ３の交
代指示ビット３ａの上記ページ分のアドレスＡＰ−Ａｑ
に対応して”１″のデータを入れ（即ちオン作動）、そ
の他゛の交代指示ピッ）３ａ部分には”０”のデータを
入れておく。もちろんピッ）ｑを指定するデータは交代
ビットレジスタ８に設定される。(6) Embodiment of the Invention FIG. 2 is a diagram showing an embodiment of a circuit for implementing the alternating memory control method according to the present invention. The control circuit according to this embodiment includes a main memory 1 in which data is written and read, a main memory address register 2 that accesses the main memory 1, and a memory protector in the main memory 1 when the main memory 1 is accessed. Key memory 3 and main memory l provided for
The configuration and operation are the same as those described for the conventional example above in that it has a data writing section 4 for writing data into the main memory 1 and a data reading section 5 for reading data from the main memory 1. However, in this embodiment, a change instruction pin 3a is added to the key memory 3 for storing the main memory address to be changed from the main memory 1 to the change memory B, whereas a change instruction pin 3a is added to the key memory 3, which is not provided in the conventional control circuit. The alternating address register 7 and comparator 8 have been completely eliminated. The data signal read from the alternation instruction pin 3a is sent to the AND gate section 11, as shown in FIG. A logical product is performed with the data signal from the memory alternating instruction signal ALT.
O, . . . ALTn is output. The replacement address is designated by the replacement instruction bit 3a as shown in FIG. That is, suppose that a fixed failure occurs in the memory MO of bit q at address Aq of main memory l. In this case, the memory of bit q is switched to alternate memory 6 for several pages including memory MO. For example, in a storage device where one word is 8 bytes wide, 8
4) RAM chips are used, and if one page has 2 bytes, the replacement in units of chips is performed in units of 258 pages from address AP to address Ar. To perform such a change, the address AP-Aq for the above page in the change instruction bit 3a of the key memory 3 is set.
A data of "1" is entered corresponding to (ie, ON operation), and a data of "0" is entered in the other part (replacement instruction pin) 3a. Of course, the data specifying q is set in the alternate bit register 8.

こうしておくことにより、主記憶アドレスレジスタ２が
アドレスＡｐ−Ａｑのいずれかにアクセスした場合アン
ドゲート分１１からはメモリ交代指示信号ＡＬＴｑが出
力され、この信号に基づいてビットｑのデータは交代メ
モリ６に書込まれ、或は当該交代メモリ６から読出され
る。このように、キーメモリ３の記憶容量を１ビツト分
増加させるだけで１ビツトの交代メモリ６の設置に対応
させることができ、しかも従来の交代メモリ制御回路と
全く同様の作動を行なわせることができる。By doing so, when the main memory address register 2 accesses any of the addresses Ap-Aq, the memory alternation instruction signal ALTq is output from the AND gate 11, and based on this signal, the data of bit q is transferred to the alternation memory 6. or read from the alternate memory 6. In this way, by simply increasing the storage capacity of the key memory 3 by 1 bit, it is possible to accommodate the installation of a 1-bit alternating memory 6, and moreover, it is possible to perform exactly the same operation as the conventional alternating memory control circuit. can.

さらに、本発明のような制御回路構成をとると、交代メ
モリ８のビット数の増加に伴なって更に有利性が増す。Furthermore, the control circuit configuration of the present invention becomes more advantageous as the number of bits of the alternating memory 8 increases.

即ち、交代メモリ６のビット数がビット６ａを加えるこ
とにより２ビツトになった場合はキーメモリ３において
は、交代指示ビット３ｂを増設するのみで上記交代メモ
リ６のビット数増加に対処することができる。さら°に
交代メモリ６のビット数が８ａ、・・・６１と増加した
場合は、キーメモリ３においてはこれに対応して１ビツ
ト毎増設する必要はなく、例えば交　−代指示ビットを
３ａ、３ｂ、３ｃと設ければ、これらの交代指示ピッ）
　３ａ、３ｂ、３ｃにコード化されたデータを書込むこ
とにより”００１”から１１１”までの７ビツト分の交
代メモリ６の制御を行なうことができる。かかる利点は
、従来の制御回路が交代メモリ６が１ビツト増加する度
毎に交代アドレスレジスタ７ａと比較器９とを１セツト
づつ増設しなければならなかったことに鑑みると、極め
て顕著なものとなるのである。That is, when the number of bits in the alternate memory 6 becomes 2 bits by adding bit 6a, it is possible to cope with the increase in the number of bits in the alternate memory 6 by simply adding the alternate instruction bit 3b in the key memory 3. can. Furthermore, when the number of bits in the alternation memory 6 increases to 8a, . If 3b and 3c are provided, these change instruction pins)
By writing coded data to 3a, 3b, and 3c, it is possible to control the 7-bit alternating memory 6 from "001" to 111.This advantage is that the conventional control circuit can control the alternating memory 6. This is extremely significant in view of the fact that one set of alternating address registers 7a and one set of comparators 9 had to be added every time 6 was increased by one bit.

（７）発明の詳細 な説明したように、本発明によれば、交代メモリを制御
するための交代アドレスの指定をキーメモリに主記憶に
対応したメモリ交代指示ビットに付設し、当該ビットを
オンさせることにより行なうようにしたため、アドレス
指定のためのレジスタやアドレス比較のための比較器を
制御回路から除外することができ、構成及び作用上簡潔
な交代メモリ制御を行なうことがでｔ きるようになった。またメモリビットにはコード化され
たデータを入力することができるため少ないビット数で
多数ビットの交代メモリを制御することが可能であり、
交代メモリの容量の変化に柔軟に対処することができる
等、種々の効果を得ることができる。(7) As described in detail, according to the present invention, the designation of the replacement address for controlling the replacement memory is attached to the memory replacement instruction bit corresponding to the main memory in the key memory, and the bit is turned on. Since this is done by setting the memory address to the address register, the register for address specification and the comparator for address comparison can be excluded from the control circuit, making it possible to perform alternating memory control that is simple in terms of structure and operation. became. In addition, since coded data can be input to the memory bits, it is possible to control a large number of bits of alternating memory with a small number of bits.
Various effects can be obtained, such as being able to flexibly deal with changes in the capacity of the alternate memory.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の交代メモリ制御方法を実施するための制
御回路の一例を示す図、第２図は本発明の交代メモリ制
御方法を実施するための制御回路の一例を示す図、第３
図は本発明の交代メモリ制御方法の実施に当っての交代
アドレスの指定方法を示すメモリ部の概略図である。 １・・・主記憶 ２・・・主記憶アドレスレジスタ ３・・・キーメモリ ３ａ・・・交代指示ビット ４・・・データ書込部 ５・・・データ読出部 ６・・・交代メモリ ２ ７・・・交代アドレスレジスタ ８・・・交代ピットレジスタ ８・・・比較器 １０・・・デコーダ １１・・・アンドゲート部FIG. 1 is a diagram showing an example of a control circuit for implementing the conventional alternating memory control method, FIG. 2 is a diagram showing an example of a control circuit for implementing the alternating memory control method of the present invention, and FIG.
The figure is a schematic diagram of a memory section showing a method of specifying an alternate address in implementing the alternate memory control method of the present invention. 1... Main memory 2... Main memory address register 3... Key memory 3a... Alternate instruction bit 4... Data writing section 5... Data reading section 6... Alternating memory 2 7 ... Alternate address register 8... Alternate pit register 8... Comparator 10... Decoder 11... AND gate section

Claims (1)

【特許請求の範囲】[Claims] 交代メモリを備えた主記憶と、メモリ保護キーを格納す
るキーメモリと、メモリ交代すべき主記憶内のビット位
置を指示する手段とを有する記憶装置において、キーメ
モリに、主記憶に対応したメモリ交代指示ビットを付設
し、当該ビットを交代すべき主記憶のアドレスに対応し
てオンさせることにより、主記憶内でのメモリ交代を行
なうようにしたことを特徴とする記憶装置における交代
メモリ制御方法。In a storage device having a main memory with a replacement memory, a key memory for storing a memory protection key, and means for indicating a bit position in the main memory to be replaced, the key memory includes a memory corresponding to the main memory. A replacement memory control method in a storage device, characterized in that memory replacement within the main memory is performed by attaching a replacement instruction bit and turning on the bit in accordance with the address of the main memory to be replaced. .