JPS60113462A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60113462A JPS60113462A JP58220554A JP22055483A JPS60113462A JP S60113462 A JPS60113462 A JP S60113462A JP 58220554 A JP58220554 A JP 58220554A JP 22055483 A JP22055483 A JP 22055483A JP S60113462 A JPS60113462 A JP S60113462A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- type
- capacitor
- transfer gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体記憶装置に関し、特にダイナミックラ
ンダムアクセスメモリに用いられα線によるソフトエラ
ーの影響を少なくしたメモリセルの構造に関する。
ンダムアクセスメモリに用いられα線によるソフトエラ
ーの影響を少なくしたメモリセルの構造に関する。
技術の背景
ダイナミックランダムアクセスメモリにおいては各メモ
リセルが１個のトランスファゲート用トランジスタと１
個のキャパシタとによって構成されているものが多く、
データの配憶はこのキャパシタに電荷を蓄積することに
よって行なわれる。
リセルが１個のトランスファゲート用トランジスタと１
個のキャパシタとによって構成されているものが多く、
データの配憶はこのキャパシタに電荷を蓄積することに
よって行なわれる。
このキャパシタは通常半導体基板に形成された不純物拡
散層とこの不純物拡散層上に絶縁膜を介して形成された
導電層とによって構成される。ところが、このようなメ
モリセルにα線が照射されるとその飛跡にそって電子正
孔対が発生する。空乏層における電位勾配により空乏層
内で発生した電子または、正孔は電荷蓄積部に流入し、
その電位を変化させる。その結果記憶情報の破壊、すガ
わちα線によるソフトエラーを生ずる。したがって、α
線によるソフトエラーを軽減するためには、広範囲にわ
たシ空乏屡の厚さを小さくすることが必要である。
散層とこの不純物拡散層上に絶縁膜を介して形成された
導電層とによって構成される。ところが、このようなメ
モリセルにα線が照射されるとその飛跡にそって電子正
孔対が発生する。空乏層における電位勾配により空乏層
内で発生した電子または、正孔は電荷蓄積部に流入し、
その電位を変化させる。その結果記憶情報の破壊、すガ
わちα線によるソフトエラーを生ずる。したがって、α
線によるソフトエラーを軽減するためには、広範囲にわ
たシ空乏屡の厚さを小さくすることが必要である。
従来技術と問題点
第１図は、従来形のダイナミックランダムアクセスメモ
リに用いられているメモリセルを示す。
リに用いられているメモリセルを示す。
同図のメモリセルは、１個のトランスファゲート用トラ
ンジスタと１個のキャパシタとによって構成される。ト
ランスファゲート用トランジスタは、Ｐ−型基板１上に
形成されたＮ串型拡散層２および３をそれぞれドレイン
およびソース電極とし、これらのＮ串型拡散層２および
３とＰ型基板１との上部に図示しない薄い絶縁膜を介し
て形成されたゲート電極４を具備する また、キャパシ
タは、ソース電極となるＮ生型拡散層３の波長領域５と
この延長領域５上に薄い絶縁膜を介して形成されたキャ
パシタ電極６等によって構成されるＮ串型拡散層２は図
示しガいビット線に接続されあるいはそれ自体でビット
線を構成し、キャパシタ電極６は接地されあるいは電源
に接続される。また、ゲート電極４は図示しないワード
線に接続される。
ンジスタと１個のキャパシタとによって構成される。ト
ランスファゲート用トランジスタは、Ｐ−型基板１上に
形成されたＮ串型拡散層２および３をそれぞれドレイン
およびソース電極とし、これらのＮ串型拡散層２および
３とＰ型基板１との上部に図示しない薄い絶縁膜を介し
て形成されたゲート電極４を具備する また、キャパシ
タは、ソース電極となるＮ生型拡散層３の波長領域５と
この延長領域５上に薄い絶縁膜を介して形成されたキャ
パシタ電極６等によって構成されるＮ串型拡散層２は図
示しガいビット線に接続されあるいはそれ自体でビット
線を構成し、キャパシタ電極６は接地されあるいは電源
に接続される。また、ゲート電極４は図示しないワード
線に接続される。
ところで、第１図のメモリセルにおいては、α線による
ソフトエラーを防止するためにＮ＋型型数散層３１部お
よび該Ｎ生型拡散層３の延長領域５の下部の基板濃度を
高くしてＰ十型領域７を形成している。とれにより、第
１図のり、の部分の（３） 空乏層の厚さが点線で示されるように小となり、いわゆ
るハイキャパシタンス構造トナっている。
ソフトエラーを防止するためにＮ＋型型数散層３１部お
よび該Ｎ生型拡散層３の延長領域５の下部の基板濃度を
高くしてＰ十型領域７を形成している。とれにより、第
１図のり、の部分の（３） 空乏層の厚さが点線で示されるように小となり、いわゆ
るハイキャパシタンス構造トナっている。
このだめ、Ｌｌの部分にα線が照射されても空乏層幅が
狭いためソフトエラーを生じる可能性が少なくなってい
る。
狭いためソフトエラーを生じる可能性が少なくなってい
る。
しかしガから、第１図の従来形のメモリセルにおいては
、基板濃度が高くなっているのはり、の部分のみであり
、トランスファゲート用トランジスタの部分まで基板濃
度を高くするとしきい値電圧の上昇等の悪影響が生ずる
ため、ハイキャパシタンス構造はり、の部分には用いら
れてい寿い。
、基板濃度が高くなっているのはり、の部分のみであり
、トランスファゲート用トランジスタの部分まで基板濃
度を高くするとしきい値電圧の上昇等の悪影響が生ずる
ため、ハイキャパシタンス構造はり、の部分には用いら
れてい寿い。
このため、第１図の従来形においては、α線の照射によ
ってソフトエラーを生じ易い領域がり、の範囲となって
かなり広くなり、メモリセルのα線に対する耐性が充分
に大きく々らないという不都合があった。
ってソフトエラーを生じ易い領域がり、の範囲となって
かなり広くなり、メモリセルのα線に対する耐性が充分
に大きく々らないという不都合があった。
発明の目的
本発明の目的は、前述の従来形におりる問題点に鑑み、
半導体記憶装置において、各メモリセルをハイキャパシ
タンス構造とすると共にトラン（４） 、スフアゲート用トランジスタとして０ＭＯ８型ＦＥＴ
を用いるという構想に基づき、α線が照射されてもソ
フトエラーを生じることが少なくなるようにして記憶テ
ークの破壊を防止し半導体記憶装置の信頼性を向上させ
ることにある。
半導体記憶装置において、各メモリセルをハイキャパシ
タンス構造とすると共にトラン（４） 、スフアゲート用トランジスタとして０ＭＯ８型ＦＥＴ
を用いるという構想に基づき、α線が照射されてもソ
フトエラーを生じることが少なくなるようにして記憶テ
ークの破壊を防止し半導体記憶装置の信頼性を向上させ
ることにある。
発明の構成
そしてこの目的は、本発明によれば、名メモリセルが、
半導体基板に形成されたドレイン領域、ソース領域１お
よびこれらのドレイン領域とソース領域との間の半導体
基板上部に絶縁膜を介して形成されたゲート電極を有す
るトランジスタ、および、該トランジスタのソース領域
に繋がる電荷蓄積用キャパシタを具備し、該ソース領域
から該ゲート電極下部の領域の一部に到る領域の基板の
不純物濃度を部分的に高くした半導体記憶装置を提供す
ることによって達成される。
半導体基板に形成されたドレイン領域、ソース領域１お
よびこれらのドレイン領域とソース領域との間の半導体
基板上部に絶縁膜を介して形成されたゲート電極を有す
るトランジスタ、および、該トランジスタのソース領域
に繋がる電荷蓄積用キャパシタを具備し、該ソース領域
から該ゲート電極下部の領域の一部に到る領域の基板の
不純物濃度を部分的に高くした半導体記憶装置を提供す
ることによって達成される。
発明の実施例
以下、図面によシ本発明の実施例を１１．明する。
第２図は、本発明の１実施例に係わる半導体配憶装置に
用いられているメモリセルの構造を示す。
用いられているメモリセルの構造を示す。
同図のメモリセルは、＃１図のメモリセルと同様に１個
のトランスファゲート用トランジスタおよび１個のキャ
パシタを具備する。トランスファゲート用トランジスタ
は、Ｎ十型拡散層９および１０をそれぞれドレインおよ
びソース電極としこれらのＮ十型拡散層９および１０と
Ｐ″′型基板８との上部に薄い絶縁膜を介して形成され
た導電層１１をゲート電極とする。また、キャパシタｔ
まＮ＋型型数散層１０延長領域１２とこの延長領域上に
薄い絶縁膜を介して形成された導電層１３とによって構
成されている。そして、この延長領域１２の下部付近に
Ｐ＋型領域１４が形成されて基板濃度が高くされておシ
、さらにＮ十型拡散層１０の下部付近にもＰ十＠域１５
が形成されて基板濃度が高くなっている。
のトランスファゲート用トランジスタおよび１個のキャ
パシタを具備する。トランスファゲート用トランジスタ
は、Ｎ十型拡散層９および１０をそれぞれドレインおよ
びソース電極としこれらのＮ十型拡散層９および１０と
Ｐ″′型基板８との上部に薄い絶縁膜を介して形成され
た導電層１１をゲート電極とする。また、キャパシタｔ
まＮ＋型型数散層１０延長領域１２とこの延長領域上に
薄い絶縁膜を介して形成された導電層１３とによって構
成されている。そして、この延長領域１２の下部付近に
Ｐ＋型領域１４が形成されて基板濃度が高くされておシ
、さらにＮ十型拡散層１０の下部付近にもＰ十＠域１５
が形成されて基板濃度が高くなっている。
上述のような構造を用いることによって、第２図に点線
で示されるように空乏層の厚さがキャパシタの部分から
トランスファゲート用トランジスタの部分に至る範囲ま
で小さくなっておりα線のソフトエラーが生じ離い構造
となっている。そして、第２図のメモリセルにおいては
、トランスファゲート用トランジスタはいわゆるＤＭＯ
８（１）ｉｆｆｕｓｅｄ ５ｅｌｆ Ａｌｉｇｎ ＭＯ
Ｓ）型ＦＥＴとなっており、Ｐ十型領域１４を該トラン
ジスタの部分にまで広げてもしきい値電、圧等に対する
４智を少なくすることができる。これは、Ｐ生型領域１
５は後述のように拡散によって形成されるのでチャネル
長を正確に制御できるからである。なお、第２図におい
て、トランスファゲート用トランジスタとして動作する
のはゲート電極１１下部のＰ生型領域１５の部分であシ
ゲート電極１１下部の基板部分即ちＰ−領域はほとんど
オン状態となっている。なお、第２図のメモリセルにお
けるＰ−型基板８の基板濃度は５Ｘ１０”ｃｎｌ−３と
されかなシ低い値にされる。これに対して、第１図の従
来形のメモリセルにおいては、例えば基板濃度は２×１
０’ｃ＋＋＋”とされる。
で示されるように空乏層の厚さがキャパシタの部分から
トランスファゲート用トランジスタの部分に至る範囲ま
で小さくなっておりα線のソフトエラーが生じ離い構造
となっている。そして、第２図のメモリセルにおいては
、トランスファゲート用トランジスタはいわゆるＤＭＯ
８（１）ｉｆｆｕｓｅｄ ５ｅｌｆ Ａｌｉｇｎ ＭＯ
Ｓ）型ＦＥＴとなっており、Ｐ十型領域１４を該トラン
ジスタの部分にまで広げてもしきい値電、圧等に対する
４智を少なくすることができる。これは、Ｐ生型領域１
５は後述のように拡散によって形成されるのでチャネル
長を正確に制御できるからである。なお、第２図におい
て、トランスファゲート用トランジスタとして動作する
のはゲート電極１１下部のＰ生型領域１５の部分であシ
ゲート電極１１下部の基板部分即ちＰ−領域はほとんど
オン状態となっている。なお、第２図のメモリセルにお
けるＰ−型基板８の基板濃度は５Ｘ１０”ｃｎｌ−３と
されかなシ低い値にされる。これに対して、第１図の従
来形のメモリセルにおいては、例えば基板濃度は２×１
０’ｃ＋＋＋”とされる。
次に、第３図をき照して第２図のメモリセルの製造方法
を説明する。
を説明する。
まず、第３図（ａ）に示すようにＰ−型基板８上に（７
） 素子分離用の厚い絶縁膜即ちフィールド酸化膜１６を形
成する。
） 素子分離用の厚い絶縁膜即ちフィールド酸化膜１６を形
成する。
次に、第３図（ｂ）に示すようにフィールド酸化膜１６
に隣接する領域にイオン注入等にょｌ）Ｎ十型拡散層１
７を形成し、がっＮ十型拡散層１７を形成するために用
いられたものと同じフォトマスクを用いてＰ十型佃域１
４を形成する。
に隣接する領域にイオン注入等にょｌ）Ｎ十型拡散層１
７を形成し、がっＮ十型拡散層１７を形成するために用
いられたものと同じフォトマスクを用いてＰ十型佃域１
４を形成する。
さらに、全面に薄い絶縁膜を形成した後多結晶シリコン
層を形成し、この多結晶シリコン層をフォトマスク等を
用いてバターニングすることにょシ、第３図（Ｃ）の如
く、トランスファゲート用トランジスタのゲート電極Ｊ
１およびキャパシタ電極１３を形成する。
層を形成し、この多結晶シリコン層をフォトマスク等を
用いてバターニングすることにょシ、第３図（Ｃ）の如
く、トランスファゲート用トランジスタのゲート電極Ｊ
１およびキャパシタ電極１３を形成する。
最後に、第３図（ｄ）に示すように、ゲート電極１１と
キャパシタ電極１３の間の領域およびゲート電極１１の
キャパシタ電極１３と反対側の領域に例えばイオン注入
によってＮ十型拡散層１８および９を形成する。さらに
、Ｎ十型拡散層１８の下部にＰ十型拡散層１５を形成す
る。このようにして、第２図に示されるメモリセルが形
成される。
キャパシタ電極１３の間の領域およびゲート電極１１の
キャパシタ電極１３と反対側の領域に例えばイオン注入
によってＮ十型拡散層１８および９を形成する。さらに
、Ｎ十型拡散層１８の下部にＰ十型拡散層１５を形成す
る。このようにして、第２図に示されるメモリセルが形
成される。
（８）
発明の効果
このように、本発明によれば、ハイキャパシタンス構造
およびＤＭＯ８型構造を組み合わせることによシ、トラ
ンスファゲート用トランジスタからキャパシタ電極に至
る広い範囲の細極をハイキャパシタンス構造として空乏
層の幅を狭くすることができるから、α線のソフトエラ
ーが生ずる可能性を極めて少なくすることができる。
およびＤＭＯ８型構造を組み合わせることによシ、トラ
ンスファゲート用トランジスタからキャパシタ電極に至
る広い範囲の細極をハイキャパシタンス構造として空乏
層の幅を狭くすることができるから、α線のソフトエラ
ーが生ずる可能性を極めて少なくすることができる。
第１図は従来形の半導体記憶装置に用いられているメモ
リセルの構造を示す断面図、第２図は本発明の１実施例
に係わる半導体記憶装置に用いら−れているメモリセル
の構造を示す断面図、そして第３図（ａ）から（ｄ）ま
では第２図のメモリセルの製造方法を示す説明図である
。 ｌ ｅ ８ ： Ｐ−型基板、 ２．３，９，１０．１７，１８！Ｎ＋型拡散層、４ｗ
ｌｌ：ゲート電極、 ６．１３：キャパシタ電極、 ７．１４．１５ ＋Ｐ＋型領埴領 域、１２：延長領域、 １６：フィールド酸化膜。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之
リセルの構造を示す断面図、第２図は本発明の１実施例
に係わる半導体記憶装置に用いら−れているメモリセル
の構造を示す断面図、そして第３図（ａ）から（ｄ）ま
では第２図のメモリセルの製造方法を示す説明図である
。 ｌ ｅ ８ ： Ｐ−型基板、 ２．３，９，１０．１７，１８！Ｎ＋型拡散層、４ｗ
ｌｌ：ゲート電極、 ６．１３：キャパシタ電極、 ７．１４．１５ ＋Ｐ＋型領埴領 域、１２：延長領域、 １６：フィールド酸化膜。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之
Claims (1)
- 各メモリセルが、半導体基板に形成されたドレイン領域
、ソース領域およびこれらのドレイン領域とソース領域
との間の半導体基板上部に絶縁膜を介して形成されたゲ
ート電極を有するトランジスタ、および、該トランジス
タのソース領域に繋がる電荷蓄積用キャパシタを具備し
、該ソース領域から該ゲート電極下部の領域の一部に到
る領域の基板の不純物濃度を部分的に高くした半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220554A JPS60113462A (ja) | 1983-11-25 | 1983-11-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58220554A JPS60113462A (ja) | 1983-11-25 | 1983-11-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60113462A true JPS60113462A (ja) | 1985-06-19 |
Family
ID=16752809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58220554A Pending JPS60113462A (ja) | 1983-11-25 | 1983-11-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113462A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6294975A (ja) * | 1985-10-22 | 1987-05-01 | Toshiba Corp | 半導体記憶装置 |
| US4961165A (en) * | 1987-11-17 | 1990-10-02 | Fujitsu Limited | Semiconductor memory device having a charge barrier layer for preventing soft error |
-
1983
- 1983-11-25 JP JP58220554A patent/JPS60113462A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6294975A (ja) * | 1985-10-22 | 1987-05-01 | Toshiba Corp | 半導体記憶装置 |
| US4961165A (en) * | 1987-11-17 | 1990-10-02 | Fujitsu Limited | Semiconductor memory device having a charge barrier layer for preventing soft error |
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