JPS60112141A - Multiplier circuit - Google Patents
Multiplier circuitInfo
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- JPS60112141A JPS60112141A JP58220244A JP22024483A JPS60112141A JP S60112141 A JPS60112141 A JP S60112141A JP 58220244 A JP58220244 A JP 58220244A JP 22024483 A JP22024483 A JP 22024483A JP S60112141 A JPS60112141 A JP S60112141A
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Abstract
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明はディジ2タルビデオ信号、ディジタルオーデ
ィオ信号などの処理に適用される乗算回路に関する。DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention relates to a multiplication circuit applied to processing digital video signals, digital audio signals, and the like.
[背景技術とその問題点」
例えばディジタルビデオ信号に用いられる乗算回路は、
非常に高速なものを必要とされるが、データ語長は通常
8ビット程度のものであシ1乗算回路の入力語長が長語
長である必要はないものである。しかし、例えばディジ
タルオーディオ信号に用いられる乗算回路は、ビデオ信
号に用いられる乗算回路はどの高速性は要求されないが
、データの語長は16〜24ピツトのものであり、従っ
て乗算回路の入力語長が長語長である必要がある。[Background technology and its problems] For example, a multiplication circuit used for digital video signals is
Although a very high speed is required, the data word length is usually about 8 bits, and the input word length of the multiplier circuit does not need to be a long word length. However, for example, multiplier circuits used for digital audio signals do not require high speed, but multiplier circuits used for video signals do not require high speed, but the word length of the data is 16 to 24 pits, so the input word length of the multiplier circuit is must be long word length.
乗算回路の構成方払としては、従来、並列乗算回路、直
列乗算回路、ALUを使った時、分割多重演算による回
路、 ROMを使った方法などがあった。Conventionally, multiplier circuits have been constructed using parallel multiplier circuits, serial multiplier circuits, ALUs, circuits based on division multiplexing, and ROM.
しかし、ALUを使った時分割多重演算による回路のよ
うに原理的に語長や速度に汎用性のある方法以外は、例
えばビデオ信号用の乗算回路はビデオ信号に対してだけ
用いられ、オーディオ信号用の乗算回路はオーディオ信
号に対してだけ用いられるもので、その汎用性がない欠
点を持つものであった。従来、ビデオ信号やオーディオ
信号の乗算回路は、高速性が要求されることから、第1
図に示す並列乗算回路が用いられていた。However, except for methods that are theoretically versatile in terms of word length and speed, such as circuits based on time-division multiplexing using ALUs, multiplication circuits for video signals are used only for video signals, and are used only for audio signals. The multiplier circuit used for this was used only for audio signals, and had the disadvantage of not being versatile. Conventionally, multiplication circuits for video signals and audio signals require high speed, so
The parallel multiplier circuit shown in the figure was used.
第1図において1及び2がレジスタを示し、レジスタ1
に4ビツトの被乗数X (X =XO+、 Xl +
X2+X3)が供給され、レジスタ2に4ビツトの乗数
Y(Y−Yo+ YI+ Y2+ y3)が供給される
。レジスタ′ 1に出力される被乗数X。−X3及びレ
ジスタ2に出力される乗数y。〜y3が、破線で囲んで
示す並列乗算の演算回路3に供給される。In FIG. 1, 1 and 2 indicate registers, and register 1
4-bit multiplicand X (X = XO+, Xl +
X2+X3) is supplied, and register 2 is supplied with a 4-bit multiplier Y (Y-Yo+YI+Y2+y3). Multiplicand X output to register '1. -X3 and the multiplier y output to register 2. ~y3 is supplied to the parallel multiplication arithmetic circuit 3 shown surrounded by a broken line.
並列乗算の演算回路3は、第2図に示すANDゲート9
とフルアダー10によシ構成される単位回路4A〜4D
、5A〜5D、6A〜6D、7A〜7Dが二次元配列と
されたもので、各々の単位回路は夫々にビット入力端子
11.12及び加算入力端子13、加算出力端子14、
キャリー入力端子15、キャリー出力端子16を有して
いる。The parallel multiplication arithmetic circuit 3 includes an AND gate 9 shown in FIG.
and unit circuits 4A to 4D configured by the full adder 10
, 5A to 5D, 6A to 6D, and 7A to 7D are arranged in a two-dimensional array, and each unit circuit has a bit input terminal 11.12, an addition input terminal 13, an addition output terminal 14,
It has a carry input terminal 15 and a carry output terminal 16.
つ捷り、レジスタ1よシ並列乗算の演算回路3に供給さ
れる被乗数X (X−xQ、 X1r X21 X3)
における最下位ビットX。が単位回路4A、5A、6A
、7Aに供給され、ピッ)x□が単位回路4B。The multiplicand X (X-xQ, X1r X21 X3) is supplied to the parallel multiplication operation circuit 3 from register 1.
The least significant bit X in . are unit circuits 4A, 5A, 6A
, 7A, and beep)x□ is the unit circuit 4B.
5B、6B、7Bに供給され、ビットX2が単位回、路
4C,5C,6C,7Cに供給され、最上位ビットX3
が単位回路4 I) 、 5D 、 6 D 、 7D
に供給される。5B, 6B, 7B, bit X2 is supplied to unit circuits 4C, 5C, 6C, 7C, most significant bit
is the unit circuit 4 I), 5D, 6D, 7D
supplied to
レジスタ2よシ並列乗算の演算回路3に供給される練乗
数Y (Y−yO+ 3’l + y2 + V3 )
における最下位ヒツトy。カ単位回路4A、4B、4C
,4Dに供給され、ピッl−y□が単位回路5A、5B
、5C25Dに供給され、ビットyが単位回路6A。The multiplier Y (Y-yO+ 3'l + y2 + V3) supplied from the register 2 to the parallel multiplication arithmetic circuit 3
The lowest human in y. Unit circuit 4A, 4B, 4C
, 4D, and the pin l-y□ is supplied to the unit circuits 5A, 5B.
, 5C25D, and bit y is supplied to the unit circuit 6A.
6f3,6.C,6Dに供給され、最上位ビットy3が
単位回路7A 、7B 、’7C,7Dに供給される。6f3,6. The most significant bit y3 is supplied to unit circuits 7A, 7B, '7C, and 7D.
水平方向に並ぶ各行の右端の単位回路4A、5A、6A
、7Aの夫々Ωキャリー出力が単位回路4 B 、 5
B 、 6 B’ 、 7 Bに夫々供給され、単位
回路4B、5B、6B、7Bの夫々のキャリー出力が単
位回路4C,5C,6C,7Cに夫々供給され、単位回
路4C,5C,6C,7Cの夫々のキャリー出力が単位
回路4D、5D、6D、7Dに夫′々供給され、単位回
路4Dのキャリー出方が単位回路5Dの加算入力とされ
、単位回路5Dのキャリー出力が単位回路6Dの加算入
力とされ、単位回路6Dのキャリーが単位回路7Dの加
算入力上される。Unit circuits 4A, 5A, and 6A at the right end of each row arranged in the horizontal direction
, 7A Ω carry outputs are unit circuits 4B, 5, respectively.
The carry outputs of unit circuits 4B, 5B, 6B, and 7B are supplied to unit circuits 4C, 5C, 6C, and 7C, respectively. The respective carry outputs of unit circuit 7C are supplied to unit circuits 4D, 5D, 6D, and 7D, respectively, the carry output of unit circuit 4D is used as the addition input of unit circuit 5D, and the carry output of unit circuit 5D is supplied to unit circuit 6D. The carry of unit circuit 6D is applied to the addition input of unit circuit 7D.
各々の単位回路から出力される加算出力は、垂直方向に
並ぶ夫々の単位回路の加算入力とされ、垂直方向の各列
において下端の単位回路4A、5A、6A、7A、7B
、7C,γDの加算出力及び単位回路γDのキャリーが
レジスタ8に供給され、8ビツトの乗算出力S。+ s
l、 s2. s3.・・s7がレジスタ8から取り出
される。The addition output output from each unit circuit is used as the addition input of each unit circuit arranged in the vertical direction, and is applied to the lower end unit circuits 4A, 5A, 6A, 7A, 7B in each vertical column.
, 7C, γD and the carry of the unit circuit γD are supplied to a register 8, which produces an 8-bit multiplication output S. +s
l, s2. s3. ...s7 is taken out from register 8.
上述の並列乗算回路は、第3図に示す演算を実現するも
のである。つまり、被乗数X’(X=x(、。The above-mentioned parallel multiplication circuit realizes the operation shown in FIG. In other words, the multiplicand X'(X=x(,.
XI+ X2+ X3)と乗数Y (” =yo+ y
t + yz + ys’j”IsIして、単位回路4
A〜4Dで被乗数Xと乗数のLSB Voとの部分積X
” yoがめられ、単位回路5A〜5Dで被乗数Xと
乗数のビットy1との部分積Xa y、がめられ、単位
回路6八〜6Dで被乗数Xと乗数のビットy2との部分
積X−y2がめられ、単位回路7A〜7Dで被乗数′X
と乗数のビットy3との部分積X−y3がめられ、これ
らの部分積が夫々1ビツトづつシフト取れ加算されるも
のである。XI + X2 + X3) and multiplier Y (” =yo+ y
t + yz + ys'j"IsI, unit circuit 4
In A to 4D, the partial product X of the multiplicand X and the LSB Vo of the multiplier
” yo is determined, unit circuits 5A to 5D determine the partial product Xa y of multiplicand X and multiplier bit y1, and unit circuits 68 to 6D determine the partial product X−y2 of multiplicand X and multiplier bit y2. and the multiplicand 'X in unit circuits 7A to 7D
The partial products X-y3 of and bit y3 of the multiplier are determined, and these partial products are shifted one bit at a time and added.
この並列乗算回路におけるその動作限界は、被乗数のL
SB xo及び乗数のLSB yoが入力される単位回
路4Aに出力されるキャリーが、単位回路7Dに影響し
てその値が確定されるまでの時間により決定される。つ
ま9、この動作限界は一般に被乗数及び乗数のビット数
をBとすると、ビット数Bに略々比例する。また、ゲー
ト規模は必要とされるフルアダーの数で考えることがで
き、これはビット数Bの自乗の値82個である。従つ−
て、被乗数入力語長及び乗数入力語長が12ビツトの場
合144個のフルアダーを必要とし、被乗数入力語長及
び乗数入力語長が24ビツトの場合576個のフルアダ
ーを必要とするものであシ、ゲート却模が大きくなる問
題点があった。The operating limit of this parallel multiplication circuit is the multiplicand L
The carry output to the unit circuit 4A into which the SB xo and the LSB yo of the multiplier are input is determined by the time it takes for the carry to influence the unit circuit 7D and determine its value. Finally, this operating limit is generally approximately proportional to the number of bits B, where B is the number of bits of the multiplicand and multiplier. Further, the gate scale can be considered as the number of full adders required, which is 82, which is the square of the number of bits B. follow-
Therefore, when the multiplicand input word length and multiplier input word length are 12 bits, 144 full adders are required, and when the multiplicand input word length and multiplier input word length are 24 bits, 576 full adders are required. However, there was a problem in that the gate size became large.
「発明の目的」
路で、ゲートの無駄を改善し、高速で短語長の乗算入力
でも低速で長語長の乗算入力でも対応できる乗算回路を
提供することにある。``Object of the Invention'' It is an object of the present invention to provide a multiplication circuit that can handle both high-speed, short-word multiplication inputs and slow-speed, long-word multiplication inputs by improving the waste of gates.
この発明の他の目的は、積和器としても動作することが
可能な乗算回路を提供することにある。Another object of the present invention is to provide a multiplication circuit that can also operate as a multiplier.
「発明の概要」
この発明は、被乗数入力と乗数入力とを乗算する並列乗
算回路と、並列乗算回路の被乗数語長により被乗数入力
として入力される入力信号を複数グループに分割し、こ
のグループの1つを選択するセレクタと、並列乗算回路
の乗数語長によシ乗数入力として入力される入力信号を
複数グループに分割し、このグループの1つを選択する
セレクタと、並列乗算回路の乗算出力がその一方の入力
力を演算回路の他方の入力として供給するシフト回路と
を備えた乗算回路である。"Summary of the Invention" This invention includes a parallel multiplier circuit that multiplies a multiplicand input and a multiplier input, and an input signal that is input as a multiplicand input according to the word length of the multiplicand of the parallel multiplier circuit. A selector that selects one of the multiplier inputs according to the multiplier word length of the parallel multiplication circuit, a selector that divides the input signal input as the multiplier input into multiple groups and selects one of the groups, and a selector that selects one of the groups, The multiplication circuit includes a shift circuit that supplies one input power as the other input of the arithmetic circuit.
「実施例」 この発明の一実施例について図面を参照して説明する。"Example" An embodiment of the invention will be described with reference to the drawings.
第4図において20及び21がセレクタを示し、Mビッ
トの被乗数X。、 xl、 x2. x3.・・・xt
−1がセレクタ20に供給され、Nビットの乗数y。、
yよ+ y2+ y3・・・Yn−1がセレクタ21に
供給される。In FIG. 4, 20 and 21 indicate selectors, and a multiplicand X of M bits. , xl, x2. x3. ...xt
-1 is supplied to the selector 20, an N-bit multiplier y. ,
yyo+y2+y3...Yn-1 is supplied to the selector 21.
22が並列乗算の演算回路を示し、並列乗算の演算回路
22は前述の第1図に示す並列乗算の演算回路3と同様
に構成されるもので、被乗数入力語長かにビット、乗数
入力語長がLビットとされるものである。Reference numeral 22 indicates a parallel multiplication arithmetic circuit, and the parallel multiplication arithmetic circuit 22 is configured similarly to the parallel multiplication arithmetic circuit 3 shown in FIG. The length is L bits.
セレクタ20に供給される被乗数Xo−Xm−□が並列
乗算の演算回路22の被乗数入力語長に等しいにビット
づつのP個の被乗数グルー7’Xt−Xpに分割され、
セレクタ20に供給されるクロックに同期したセレクト
信号により被乗数グループの1つが選択され、並列乗算
の演算回路22に供給される。セレクタ21に供給され
る乗数y。−yn−1が並列乗算の演算回路22の乗数
入力語長に等しいLビットづつのQ個の乗数グループY
1〜Y、ニ分割され、セレクタ21に供給されるクロッ
クに同期したセレクト信号により乗数グループの1つが
選択され、並列乗算の演算回路22に供給される。The multiplicand Xo-Xm-□ supplied to the selector 20 is divided into P multiplicand groups 7'Xt-Xp each having bits equal to the multiplicand input word length of the parallel multiplication arithmetic circuit 22,
One of the multiplicand groups is selected by a select signal synchronized with the clock supplied to the selector 20 and supplied to the parallel multiplication arithmetic circuit 22 . Multiplier y supplied to selector 21. -yn-1 is equal to the multiplier input word length of the parallel multiplication arithmetic circuit 22.Q multiplier groups Y of L bits each
One of the multiplier groups is selected by a select signal synchronized with the clock supplied to the selector 21 and supplied to the parallel multiplication arithmetic circuit 22 .
並列乗算の演算回路22によシ、セレクタ20により選
択された被乗数グループとセレクタ21により選択され
た乗数グループとが乗算され、夫夫の部分積が加算回路
23に供給される。The parallel multiplication arithmetic circuit 22 multiplies the multiplicand group selected by the selector 20 and the multiplier group selected by the selector 21, and the husband's partial products are supplied to the addition circuit 23.
加算回路23は複数個のフルアダーにより構成されるも
ので、加算回路23の所定数の下位ビットにはOのデー
タ24が供給され、その上位ビットとして並列乗算の演
算回路22の出力が供給される。一方、加算回路23に
はセレクタ27の出力が供給され、並列乗算の演算回路
22によりめられた部分積とセレクタ27の出力とが加
算回路23により加算される。The adder circuit 23 is composed of a plurality of full adders, and O data 24 is supplied to a predetermined number of lower bits of the adder circuit 23, and the output of the parallel multiplication arithmetic circuit 22 is supplied as its upper bits. . On the other hand, the output of the selector 27 is supplied to the adder circuit 23, and the partial product determined by the parallel multiplication arithmetic circuit 22 and the output of the selector 27 are added together by the adder circuit 23.
加算回路23の出力がレジスタ25に供給され、レジス
タ25の出力がシフト回路26及びセレクタ2γに供給
される。シフト回路26は、レジスタ25に出力される
部分積のビットをシフトするものである。シフト回路2
6の出力がセレクタ21に供給される。The output of the adder circuit 23 is supplied to a register 25, and the output of the register 25 is supplied to a shift circuit 26 and a selector 2γ. The shift circuit 26 shifts the bits of the partial product output to the register 25. Shift circuit 2
6 is supplied to the selector 21.
セレクタ27は、加算回路24に供給される出力を選択
するもので、セレクタ21にはシフト回路26の出力、
レジスタ25の出力、及び28で示す端子から供給され
るすべてOのデータが供給され、これら3個の出力がセ
レクタ27に供給されるクロックに同期したセレクト信
号にょシ選択され、出力される。The selector 27 selects the output to be supplied to the adder circuit 24, and the selector 21 has the output of the shift circuit 26,
The output of the register 25 and all O data supplied from the terminal 28 are supplied, and these three outputs are selected by a select signal synchronized with the clock supplied to the selector 27 and output.
並列乗算の演算回路22によりめられ、加算回路23に
供給される部分積に対して、セレクタ27の出力は、最
初にめられる部分積に対してはOのデータが選択され、
以後にめられる部分積のデータに対しては請求められる
部分積に応じビットシフトを行なうか行なわないかが決
定され、ビットシフトを行なう場合にはシフト回路26
の出力が選択され、ビットシフトを行なわない場合には
レジスタ25の出力が選択される。For the partial products determined by the parallel multiplication arithmetic circuit 22 and supplied to the addition circuit 23, the output of the selector 27 selects O data for the first partial product determined;
It is determined whether or not to perform a bit shift on the partial product data that will be found thereafter, depending on the requested partial product, and if a bit shift is to be performed, the shift circuit 26
The output of the register 25 is selected, and if no bit shifting is performed, the output of the register 25 is selected.
とのよ、うにして、並列乗算の演算回路22にょ請求め
られ順次出力される被乗数グループと乗数グループの部
分積が、シフト回路26により必要に応じてシフトされ
、累積されることで、乗算出力がレジスタ25から出力
される。In this way, the partial products of the multiplicand group and the multiplier group, which are requested by the parallel multiplication arithmetic circuit 22 and sequentially output, are shifted by the shift circuit 26 as necessary and accumulated, thereby performing the multiplication. An output is output from register 25.
第5図は、並列乗算の演算回路の被乗数入力語長及び乗
数入力語長が4ビツトとされると共に、供給される被乗
数入力語長及び乗数入力語長が8ビットとされた場合の
一実施例を示す。FIG. 5 shows an implementation in which the multiplicand input word length and multiplier input word length of the parallel multiplication arithmetic circuit are 4 bits, and the supplied multiplicand input word length and multiplier input word length are 8 bits. Give an example.
第5図において、30及び31がセレクタを示す。8ビ
ットの被乗数x01 xl + X2 + X3”’
X7が4ビツトづつの被乗数グループX、 、 X、、
(X、= xo、 x、 。In FIG. 5, 30 and 31 indicate selectors. 8-bit multiplicand x01 xl + X2 + X3'''
X7 is a multiplicand group of 4 bits each, X, , X, ,
(X, = xo, x, .
X2+ X3+ X2= X4+ x5* X6+ x
7)に分割され、セレクタ30に供給される。8ビツト
の乗数y。、yl。X2+ X3+ X2= X4+ x5* X6+ x
7) and supplied to the selector 30. 8-bit multiplier y. ,yl.
Y2 + Y3 +−・ylが4ビツトづつの乗数グル
ープy、+Y2(Yl−Yo+ Y++ Y2T Y3
Yz=y4+ 3’5+ 3’6+ yl)に分割され
、セレクタ31に供給される。セレクタ30及び31に
はクロックに同期したセレクト信号が供給され、とのセ
レクト信号により被乗数グループXI、X2及び乗数グ
ループYl、Y2が選択される。第1のセレクト信号が
セレクタ30及び31に供給されると、被乗数グループ
X1及び乗数グループ■が選択され、第2のセレクト信
号がセレクタ30及び31に供給されると、被乗数グル
ープX2及び乗数グループY1が選択され、第3のセレ
クト信号がセレクタ30及び31に供給されると被乗数
グループX1及び乗数グループY2が選択され、第4の
セレクト信号がセレクタ30及び31に供給されると被
乗数グループX2及び乗数グループY2が選択され、選
択された被乗数グループ及び乗数グループが並列乗算の
演算回路32に供給される。Y2 + Y3 +-・yl is multiplier group y of 4 bits each, +Y2 (Yl-Yo+ Y++ Y2T Y3
Yz=y4+3'5+3'6+yl) and supplied to the selector 31. A select signal synchronized with the clock is supplied to the selectors 30 and 31, and the multiplicand groups XI, X2 and the multiplier groups Y1, Y2 are selected by the select signal. When the first select signal is supplied to the selectors 30 and 31, multiplicand group X1 and multiplier group is selected, and when the third select signal is supplied to the selectors 30 and 31, the multiplicand group X1 and the multiplier group Y2 are selected, and when the fourth select signal is supplied to the selectors 30 and 31, the multiplicand group X2 and the multiplier group Group Y2 is selected, and the selected multiplicand group and multiplier group are supplied to the parallel multiplication arithmetic circuit 32.
並列乗算の演算回路32は第1図に示す並列乗算の演算
回路と同様に構成されるもので、被乗数入力語長及び乗
数入力語長が4ビツトのものである。The parallel multiplication arithmetic circuit 32 is constructed similarly to the parallel multiplication arithmetic circuit shown in FIG. 1, and has a multiplicand input word length and a multiplier input word length of 4 bits.
セレクタ30及び31により選択された被乗数グループ
及び乗数グループが並列乗算の演算回路32に供給され
ることにより被乗数グループxIと乗数グループY+と
の部分積X1.Y1被乗数グループX2と乗数グループ
Y1との部分積X2・YI、被乗数グループX1と乗数
グループY2との部分、fft X+−Y2 、被乗数
グループX2と乗数グループY2との部分積X2・Y2
が並列乗算の演算回路32によりめられる。The multiplicand group and multiplier group selected by the selectors 30 and 31 are supplied to the parallel multiplication arithmetic circuit 32, whereby partial products X1. Y1 Partial product X2・YI of multiplicand group X2 and multiplier group Y1, Partial product of multiplicand group X1 and multiplier group Y2, fft
is determined by the parallel multiplication arithmetic circuit 32.
並列乗算の演算回路32にめられた8ビツトの部分積が
フルアダー33.34.35.36 。The 8-bit partial products input to the parallel multiplication arithmetic circuit 32 are full adders 33, 34, 35, 36.
37.38.39’、40に供給され、接地されること
で0のデータとされたデータが、フルアダー41.42
,43,44,45,46,47゜48に供給される。The data supplied to 37.38.39' and 40 and converted to 0 data by being grounded is sent to the full adder 41.42.
, 43, 44, 45, 46, 47°48.
50がセレクタを示し、セレクタ50には接地されるこ
とで16ビツトのすべてのデータがOとされたデータと
、16ビツトのレジスタ51の出力と、」二位4ビット
が接地されることで0とされ、下位12ビツトがレジス
タ51の上位12ビツトとされることでレジスタ51の
出力が右に4ビツトシフト
て、この3つのデータのうちの1つのデータがセレクタ
50に供給されるクロックに同期したセレクト信号によ
り選択され、フルアダー33〜48に供給される。50 indicates a selector, and the selector 50 contains data in which all 16-bit data is set to 0 by being grounded, and the output of the 16-bit register 51, and 0 by grounding the second-order 4 bits. By making the lower 12 bits the upper 12 bits of the register 51, the output of the register 51 is shifted to the right by 4 bits, and one of these three pieces of data is synchronized with the clock supplied to the selector 50. It is selected by a select signal and supplied to full adders 33-48.
フルアダー33〜48によシ、上位8ピツI・が並列乗
算の演算回路32の出力とされ、下位8ビツトがOとさ
れた16ビツトのデータと、セレクタ50により選択さ
れた出力データが加算され、この加算出力がレジスタ5
1に供給される。The full adders 33 to 48 add the 16-bit data in which the upper 8 bits I. are the output of the parallel multiplication arithmetic circuit 32 and the lower 8 bits are O, and the output data selected by the selector 50. , this addition output is in register 5
1.
第1のセレクト信号が供給される時、並列乗算の演算回
路32には被乗数グループXIと乗数グループY1との
部分積X1・Y□が出力され、この出力がフルアダー3
3〜40に供給され、フルアダー41〜48は接地され
ることで0のデータが供給される。一方、セレクタ50
は16ビツトのすべてが0とされたデータが選択され、
フルアダー33〜48に供給される。従って、フルアダ
ー33〜40に部分積x1・Ylのデータが出力され、
フルアダー41〜48に00データが出力され、これら
フルアダー33〜48の出力がレジスタ51に供給され
る。When the first select signal is supplied, the parallel multiplication arithmetic circuit 32 outputs the partial product X1·Y□ of the multiplicand group XI and the multiplier group Y1, and this output is sent to the full adder 3
3 to 40, and full adders 41 to 48 are grounded to supply zero data. On the other hand, selector 50
selects data with all 16 bits set to 0,
It is supplied to full adders 33-48. Therefore, the data of the partial product x1·Yl is output to the full adders 33 to 40,
00 data is output to the full adders 41 to 48, and the outputs of these full adders 33 to 48 are supplied to the register 51.
レジスタ51には16ビツトの出力が取り出され、この
16ビツトのデータがそのままセレクタ50に供給され
ると共に、上位4ビツトが接地されることで0のデータ
とされ、下位12ビツトがレジスタ51の上位12ビツ
トとされることで、レジスタ51の出力が右へ4ビット
シフトされ、セレクタ50に供給される。A 16-bit output is taken out to the register 51, and this 16-bit data is supplied as is to the selector 50, and the upper 4 bits are grounded to become 0 data, and the lower 12 bits are output from the upper register 51. By setting it to 12 bits, the output of the register 51 is shifted to the right by 4 bits and is supplied to the selector 50.
第2のセレクト信号がセレクタ30及び31に供給され
ると、並列乗算の演算回路32には被乗数グループX2
と乗数グループY1との部分積X2・Ylが出力され、
この出力がフルアダー33〜40に供給され、0のデー
タがフルアダー41〜48に供給さ−れる。これと共に
、部分積X1・Ylを右へ4ビツトシフトしたデータが
セレクタ50により選択され、フルアダー33〜48に
供給される。フルアダー33〜48の出力がレジスタ5
1に供給され、レジスタ51の出力がそのitセレクタ
50に供給されると共に、右に4ビツトシフトされセレ
クタ50に供給される。When the second select signal is supplied to the selectors 30 and 31, the parallel multiplication operation circuit 32
The partial product X2・Yl of and multiplier group Y1 is output,
This output is supplied to full adders 33-40, and 0 data is supplied to full adders 41-48. At the same time, data obtained by shifting the partial product X1.Yl by 4 bits to the right is selected by the selector 50 and supplied to the full adders 33-48. The outputs of full adders 33 to 48 are in register 5.
1, and the output of the register 51 is supplied to the it selector 50 thereof, and is also shifted to the right by 4 bits and supplied to the selector 50.
第3のセレクト信号がセレクタ30及び31に供給され
ると、並列乗算の演算回路32には被乗数グループX1
と乗数グループY2との部分積X1・Y2が出力され、
この出力がフルアダー33〜40に供給され、Oのデー
タがフルアダー41〜48に供給される。これと共にレ
ジスタ51の出力がセレクタ50により選択され、フル
アダー33〜48に供給される。従ってフルアダー33
〜48の出力には、部分積X2・YlとXl・Y2と右
へ4ビツトシフトされた部分積X1・Ylの累算出力が
得られる。このツルアダー33〜48の出力がレジスタ
51に供給され、レジスタ51の出力がそのままセレク
タ50に供給されると共に右に4ビツトシフトされ、セ
レクタ50に供給される。When the third select signal is supplied to the selectors 30 and 31, the parallel multiplication operation circuit 32
The partial product X1・Y2 of and multiplier group Y2 is output,
This output is supplied to full adders 33-40, and O data is supplied to full adders 41-48. At the same time, the output of the register 51 is selected by the selector 50 and supplied to the full adders 33-48. Therefore full adder 33
48, the accumulated outputs of partial products X2.Yl, X1.Y2, and partial products X1.Yl shifted by 4 bits to the right are obtained. The outputs of the true adders 33 to 48 are supplied to a register 51, and the output of the register 51 is supplied as is to a selector 50, and is also shifted to the right by 4 bits and supplied to the selector 50.
第4のセレクト信号がセレクタ30及び31に供給され
ると、並列乗算の演算回路32には被乗数グループX2
と乗数グループY2との部分積X2・Y2が出力され、
この出力がフルアダー33〜40に供給され、0のデー
タがフルアダー41〜48に供給される。これと共に、
右に4ビツトシフトされたレジスタ51の出力がセレク
タ50により選択され、フルアダー33〜48に供給さ
れる。フルアダー33〜48の出力がレジスタ51に供
給され、レジスタ51から乗算出力2゜、z、、z2・
・・zI5が取シ出される。When the fourth select signal is supplied to the selectors 30 and 31, the parallel multiplication operation circuit 32
The partial product X2・Y2 of and multiplier group Y2 is output,
This output is supplied to full adders 33-40, and 0 data is supplied to full adders 41-48. Along with this,
The output of register 51 shifted to the right by 4 bits is selected by selector 50 and supplied to full adders 33-48. The outputs of the full adders 33 to 48 are supplied to the register 51, and the multiplication outputs 2°, z, z2.
...zI5 is taken out.
この乗算回路で、例えば被乗数入力語長及び乗数入力語
長が4ビツトとされる場合には、並列乗算の演算回路3
2によ勺16ビツトの演算出力がめられる。この場合、
セレクタ50は常に0のデータを選択するようになされ
る。In this multiplication circuit, when the multiplicand input word length and the multiplier input word length are 4 bits, for example, the parallel multiplication operation circuit 3
2 shows the 16-bit calculation output. in this case,
The selector 50 is configured to always select data of 0.
また、被乗数入力語長及び乗数入力語長が8ビツト及び
4ビツトの場合、或は、被乗数入力語長及び乗数入力語
長が4ビツト及び8ビツトの場合においても、セレクタ
30.31によシ選択され、並列乗算の演算回路32に
順次水められる部分積を、セレクタ50によりビットを
シフトし累積することで乗算出力がレジスタ51にめら
れる。Also, when the multiplicand input word length and multiplier input word length are 8 bits and 4 bits, or when the multiplicand input word length and multiplier input word length are 4 bits and 8 bits, the selector 30. The selector 50 shifts the bits of the partial products selected and sequentially stored in the parallel multiplication calculation circuit 32 and accumulates them, so that the multiplication output is stored in the register 51.
上述のこの発明の一実施例の動作を第6図を参照して要
約する。つまシ、第1のセレクト信号により部分積X1
・Ylが形成され、第2のセレクト信号により部分積X
♀・Y、1の形成及び右へ4ビツト′シフトの動作がな
され、第3のセレクト信号によシ部分積X1・Y2の形
成がなされ、第4のセレクト信号によシ部分積X2・Y
2の形成及び右へ4ビツトシフトの動作がなされる。そ
して、16ビツトの乗算出力zo〜2□5が得られる。The operation of the embodiment of the present invention described above will be summarized with reference to FIG. The partial product X1 is selected by the first select signal.
・Yl is formed, and the partial product
The operation of forming ♀・Y, 1 and shifting 4 bits to the right is performed, and the third select signal forms the digital partial product X1・Y2, and the fourth select signal generates the digital partial product X2・Y.
The operation of forming 2 and shifting 4 bits to the right is performed. Then, a 16-bit multiplication output zo~2□5 is obtained.
第7図は、積和回路としても動作するようにしたこの発
明の他の実施例を示す。FIG. 7 shows another embodiment of the present invention which also operates as a product-sum circuit.
積和回路は、第8図に示すように、被乗数Xと乗数Yが
乗算回路52に供給され、乗算回路52の乗算出力と外
部からの出力Pとが加算回路53に供給され、この加算
出力がレジスタ54より取シ出される構成のもので、例
えばディジタルフィルタなどを構成する場合に用いられ
るものである。As shown in FIG. 8, in the product-sum circuit, the multiplicand X and the multiplier Y are supplied to a multiplication circuit 52, the multiplication output of the multiplication circuit 52 and an external output P are supplied to an addition circuit 53, and the addition output is taken out from the register 54, and is used, for example, when constructing a digital filter.
第7図において、並列乗算の演算回路22と加算回路2
3との間にセレクタ55が設けられ、セレクタ55に下
位ビットが0とされた並列乗算の演算回路22の出力と
、外部からの入力Pが供給される。被乗数Xと乗数Yと
の乗算出力を、上述の一実施例と同様に形成した後に、
セレクタ55によシ外部からの入力Pを選択すれば、乗
算出力と外部からの入力Pとの和が形成される。In FIG. 7, a parallel multiplication arithmetic circuit 22 and an addition circuit 2
3, and the selector 55 is supplied with the output of the parallel multiplication arithmetic circuit 22 whose lower bit is set to 0, and the input P from the outside. After forming the multiplication output of the multiplicand X and the multiplier Y in the same manner as in the above embodiment,
When the input P from the outside is selected by the selector 55, the sum of the multiplication output and the input P from the outside is formed.
またこの発明は、第9図に示す累積回路つき乗算回路と
しても用いることができる。Further, the present invention can be used as a multiplication circuit with an accumulation circuit shown in FIG.
累積回路つき乗算回路は、第9図に示すように乗算回路
52と、乗算出力が供給される加算回路53と加算回路
53の出力が供給されるレジスタ54とを有し、このレ
ジスタ54の出方を加算回路53にフィードバックする
構成のものである。As shown in FIG. 9, the multiplier circuit with an accumulation circuit has a multiplier circuit 52, an adder circuit 53 to which the multiplication output is supplied, and a register 54 to which the output of the adder circuit 53 is supplied. This configuration is such that the other is fed back to the adding circuit 53.
従って、この発明に依りめられた乗算出力を堡存してお
くことにより、累積回路つき乗算回路を構成することが
できる。Therefore, by storing the multiplication output based on the present invention, a multiplication circuit with an accumulation circuit can be constructed.
「応用例」
この発明は、自−然2進コードに限らず2’sコンプリ
メンタリコードの乗算に対しても適用することができる
。この場合は加算回路をALUの構成とし、乗数Yのグ
ループのうちで最上位のグループが選択されるクロック
では、 ALUが減算を行ない、その他のクロックの時
は、 ALUが加算を行なうようになされる。"Application Example" The present invention can be applied not only to natural binary codes but also to multiplication of 2's complementary codes. In this case, the adder circuit is configured as an ALU, and the ALU performs subtraction at the clock when the highest group among the groups of multiplier Y is selected, and the ALU performs addition at other clocks. Ru.
「発明の効果」
この発明に依れば、Mピッ)XNビットの語長の乗算を
短語長のにピッ)XLビットの乗算に分割して演算をす
るものであるから、
回の演算で乗算を終了することになシ、ゲートの無駄の
ない演算を行なうことができる。また、高速で短語長の
乗算入力及び低速で長語長の乗算入力の何れにも対応で
きる乗算回路を実現することができる。"Effects of the Invention" According to the present invention, the multiplication of a word length of M bits) is divided into the multiplication of XL bits of a short word length. Without completing the multiplication, efficient gate operations can be performed. Further, it is possible to realize a multiplication circuit that can handle both high-speed multiplication input with short word length and low-speed multiplication input with long word length.
第1図、第2図及び′第3図は従来の並列乗算回路及び
その一部の接続図並びにその動作説明に用いる路線図、
第4図はこの発明の一実施例のブロック図、第5図はこ
の発明の一実施例のより詳細なブロック図、第6図はこ
の発明の一実施例の動作説明に用いる路線図、第7図及
び第8図はこの発明の他の実施例のブロック図及びその
説明に用いるブロック図、第9図はこの発明の更に他の
実施例の説明に用いるブロック図である。
20.21.27,30.31.50.55・・−・セ
レクタ、22.32・・・・−・・並列乗算の演算回路
、26・・・・・・・・シフト回路。
代理人 杉 浦 正 知
第3図
x−■
第6図
第8図 第9図Figures 1, 2, and 3 are connection diagrams of a conventional parallel multiplier circuit and a part thereof, and a route diagram used to explain its operation.
FIG. 4 is a block diagram of an embodiment of this invention, FIG. 5 is a more detailed block diagram of an embodiment of this invention, FIG. 6 is a route map used to explain the operation of an embodiment of this invention, and FIG. 7 and 8 are block diagrams of other embodiments of the present invention and block diagrams used for explaining the same, and FIG. 9 is a block diagram used for explaining still another embodiment of the present invention. 20.21.27, 30.31.50.55...Selector, 22.32...Parallel multiplication arithmetic circuit, 26...Shift circuit. Agent Tadashi Sugiura Figure 3 x-■ Figure 6 Figure 8 Figure 9
Claims (1)
記並列乗算回路の被乗数語長によシ被乗数入力として入
力される入力信号を複数グループに分割し、このグルー
プの1つを選択するセレクタと、上記並列乗算回路の乗
数語長により乗数入力として入力される入力信号を複数
グループに分割し、このグループの1つを選択するセレ
クタと、上記並列乗算回路の乗算出力がその一方の入力
とを上記演算回路の他方の入力として供給するシフト回
路とを備えた乗算回路。a parallel multiplier circuit that multiplies a multiplicand input and a multiplier input; and a selector that divides an input signal input as a multiplicand input into a plurality of groups according to the word length of the multiplicand of the parallel multiplier circuit, and selects one of the groups. , a selector that divides an input signal input as a multiplier input into a plurality of groups according to the multiplier word length of the parallel multiplier circuit, and selects one of the groups, and a multiplier output of the parallel multiplier circuit that selects one of the inputs. and a shift circuit that supplies the other input to the arithmetic circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58220244A JPS60112141A (en) | 1983-11-22 | 1983-11-22 | Multiplier circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58220244A JPS60112141A (en) | 1983-11-22 | 1983-11-22 | Multiplier circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60112141A true JPS60112141A (en) | 1985-06-18 |
Family
ID=16748146
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58220244A Pending JPS60112141A (en) | 1983-11-22 | 1983-11-22 | Multiplier circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60112141A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6289135A (en) * | 1985-10-16 | 1987-04-23 | Nec Corp | Digital fixed point multiplier |
JPS62115538A (en) * | 1985-09-06 | 1987-05-27 | テキサス インスツルメンツ インコ−ポレイテツド | Multiprecision multiplier |
JPS62236030A (en) * | 1986-04-08 | 1987-10-16 | Nec Corp | Multiplication circuit |
EP0255285A2 (en) * | 1986-07-30 | 1988-02-03 | Advanced Micro Devices, Inc. | Word-sliced signal processors |
JPH04348422A (en) * | 1990-07-13 | 1992-12-03 | Aisuke Katayama | Divided product type multiplier |
-
1983
- 1983-11-22 JP JP58220244A patent/JPS60112141A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62115538A (en) * | 1985-09-06 | 1987-05-27 | テキサス インスツルメンツ インコ−ポレイテツド | Multiprecision multiplier |
JPS6289135A (en) * | 1985-10-16 | 1987-04-23 | Nec Corp | Digital fixed point multiplier |
JPS62236030A (en) * | 1986-04-08 | 1987-10-16 | Nec Corp | Multiplication circuit |
EP0255285A2 (en) * | 1986-07-30 | 1988-02-03 | Advanced Micro Devices, Inc. | Word-sliced signal processors |
JPH04348422A (en) * | 1990-07-13 | 1992-12-03 | Aisuke Katayama | Divided product type multiplier |
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