JPS60110001A - Method and device for data control of multiplex controller - Google Patents
Method and device for data control of multiplex controllerInfo
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- JPS60110001A JPS60110001A JP58219170A JP21917083A JPS60110001A JP S60110001 A JPS60110001 A JP S60110001A JP 58219170 A JP58219170 A JP 58219170A JP 21917083 A JP21917083 A JP 21917083A JP S60110001 A JPS60110001 A JP S60110001A
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、高信頼度、高稼動率が要求されるプラント等
の制御装置に適用される多重化制御装置のデータ処理方
法および装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a data processing method and apparatus for a multiplex control device applied to a control device of a plant or the like that requires high reliability and high availability.
一般に、高度の信頼性が要求される制御系にあっては、
処理装置を多重化し、それらの出力を照合することによ
って、処理装置異常の有無を検出するとともに、常に正
常な処理装置の制御信号を出力するようにしている。出
力の照合方法として、2重系の場5合はデジタル情報の
論理積をとる処理やアナログ情報の高値又は低値選択処
理等が適用され、3重系の場合はデジタル情報の多数決
処理や、アナログ情報の中間値又は平均値をとる処理等
が適用されている。Generally, in control systems that require a high degree of reliability,
By multiplexing the processing devices and comparing their outputs, it is possible to detect whether or not there is an abnormality in the processing device, and to always output a control signal for a normal processing device. In the case of a double system, a process of logical producting of digital information, a process of selecting a high value or a low value of analog information, etc. are applied as the output matching method, and in the case of a triple system, a majority vote process of digital information is applied, Processing that takes an intermediate value or average value of analog information is applied.
第1図に、3重化制御装置の一構成例を示す。FIG. 1 shows an example of the configuration of a triplex control device.
同図に示すように、プラントプロセスからの入力情報1
01は分配回路102を介して、3重化された多重処理
装置103の各処理装置CPU−A。As shown in the figure, input information 1 from the plant process
01 denotes each processing unit CPU-A of the triplexed multiprocessing unit 103 via the distribution circuit 102.
CPU−B、CPU−Cに配分されるようになっている
。各処理装置CPU−A−Cの出力信号は出力照合回路
104によって照合処理され、これにより選択されたい
ずれか1つの出力信号が制御信号105としてプロセス
へ出力されるようになっている。It is distributed to CPU-B and CPU-C. The output signals of each processing device CPU-A-C are collated by an output collation circuit 104, and any one output signal selected thereby is outputted to the process as a control signal 105.
どころか、上述の構成のものにあって、フィードバック
制御ループについて考えると、制御信号105として選
択された出力信号Vムを出力している処理装置(例えば
CPU−A)にとっては閉ループが形成されているが、
他の処理装置CPU−B、CPU−Cにとっては開ルー
プに愈る。したがって、処理装置CPU−A−Cの制御
処理に積分要素を含む内容のものがおると、それら開ル
ープにおける処理装置CPU−B、CPU−CKとって
は、自己の出力信号とこれに対応するプロセスからの入
力情報との制御偏差の絶対値が低減されることがなく、
第2図に示すようにそれらの出力信号Via、Vcは増
大され発散してしまうことになり多重化の意味がなくな
る。また、このような状態のとき、第3図に示すように
、tLにおいてCPU−人異常発生を理由に選択する出
力信号を例えばCPU−Cの出力信号に切り換えると、
制御量が大幅に急変してしまうことになる。このように
、従来のものによれば、安定した且つ信頼性の高いフィ
ードバック制御が保証されていないという欠点があった
。即ち、例えば照合方法として中間値をとる処理であっ
たと仮定し、おる時点でCPU−Aが中間値、CPU−
Bが高値、CPU−Cが低値の出力信号をそれぞれ出力
していた場合、CPU−BとCにとってはプラントから
のフィードバック信号と自己の出力信号とには幡時偏差
がおることになる。そして、それらの偏差はそ。On the contrary, considering the feedback control loop in the above configuration, a closed loop is formed for the processing device (for example, CPU-A) that outputs the output signal Vm selected as the control signal 105. but,
The other processing units CPU-B and CPU-C are in an open loop. Therefore, if the control processing of the processing units CPU-A-C includes an integral element, the processing units CPU-B and CPU-CK in the open loop have their own output signal and the corresponding one. The absolute value of the control deviation from the input information from the process is not reduced,
As shown in FIG. 2, the output signals Via and Vc are increased and diverged, so that multiplexing becomes meaningless. In addition, in such a state, as shown in FIG. 3, if the output signal to be selected at tL is switched to the output signal of the CPU-C due to the occurrence of an abnormality in the CPU-C, for example,
The control amount will change drastically. As described above, the conventional method has the disadvantage that stable and reliable feedback control is not guaranteed. That is, for example, suppose that the matching method is a process that takes an intermediate value, and at a certain point in time, CPU-A takes the intermediate value and CPU-A takes the intermediate value.
If B outputs a high-value output signal and CPU-C outputs a low-value output signal, for CPU-B and C, there will be a time deviation between the feedback signal from the plant and their own output signal. And those deviations are.
れぞれ積分処理され次第に大きな制御量の出力信号にな
ってしまうので、出力照合回路104によって選択され
るのは常、にCPU−Aの出力信号になってしまう。こ
のようなときにCPU−Aが異常な出力信号を出力する
と、選択される出力信号がCPU−B又はCのものに切
シ換えられるため、上述のよ゛うな欠点が発生するので
ある。Since each output signal is integrated and becomes an output signal with a gradually larger control amount, it is always the output signal of the CPU-A that is selected by the output comparison circuit 104. If CPU-A outputs an abnormal output signal in such a case, the selected output signal is switched to that of CPU-B or CPU-C, resulting in the above-mentioned drawback.
これらの欠点を解消するものとして、例えば従来、第4
図(A)に示すように、各処理袋[CPU−A−c相互
間を伝送路106で接続し、この伝送路106を介して
各CPU−A−Cの入力情報と処理結果との一致化、診
断等を行うようにしたのが知られている。しかし、これ
によれば、CPU−A、〜C相互間の情報伝送処理や照
合処理のために処理負荷が増大し、制御の応答速度が大
幅に低下してしまうという欠点が発生するとともに、そ
れらの処理のソフトウェアが本来の制御処理以上に膨大
なものになってしまうという欠点がある。As a solution to these drawbacks, for example, conventionally,
As shown in FIG. It is known that the system was designed to perform analysis, diagnosis, etc. However, according to this, the processing load increases due to information transmission processing and collation processing between CPU-A and CPU-C, and the control response speed decreases significantly. The disadvantage is that the processing software becomes much larger than the original control processing.
また、他の方法として、第4図(B)に示すよう桜、各
処理装置CPU−A”−Cごとにマイナーフィードバン
ク回路107a〜107Cを設けたものが知られている
(特開昭53−11558号公報。Another known method is to provide minor feed bank circuits 107a to 107C for each processing unit CPU-A"-C as shown in FIG. -11558 publication.
特開昭57−36304号公報)。即ち、各処理装置C
PU−A−Cにて積分要素を含む処理が表された出力信
号を反転してマイナーフィードバック信号とし、制御信
号105のフィードバック信号108との偏差を入力情
報に加算するようにした鬼のである。しかし、この方法
によれば前述の欠点は解消されるものの、フィードバッ
ク回路が各処理装置CPU−A−Cの出力の数および出
力照合回路104の制御信号105の数に相当するだけ
必要なため、装置が複雑且つ大形になってしまうという
欠点があろう
〔発明の目的〕
本発明の目的に11、制御応答性に優れ、安定且つ信頼
性の高いフィードバック制御を保証することのできる多
重化制御装置のデータ処理方法、および装置を提供する
ことにある、
〔発明の概要〕
本発明は、多重化制御装置を形成する各処理装置の予め
定められた単位ステップの演算処理ごとに、それらの演
算途中結果の中から所定の照合選択手順により1つの演
算途中結果を選択し、各処理装置はこの選択され演算途
中結果に基づいて次の単位ステップの演算処理f:実行
するようにすることにより、また、ハードウェアによっ
てその装置を形成することにより、−ヒd己目的を達成
しようとするものである。JP-A-57-36304). That is, each processing device C
The output signal representing the process including the integral element in PU-A-C is inverted to form a minor feedback signal, and the deviation between the control signal 105 and the feedback signal 108 is added to the input information. However, although this method eliminates the above-mentioned drawbacks, it requires as many feedback circuits as the number of outputs of each processing unit CPU-A-C and the number of control signals 105 of the output comparison circuit 104. [Object of the Invention] The object of the present invention is to provide multiplexed control that has excellent control responsiveness and can guarantee stable and reliable feedback control. [Summary of the Invention] The present invention provides a data processing method for a device, and a data processing device. One intermediate calculation result is selected from among the intermediate results by a predetermined collation selection procedure, and each processing device executes the calculation process f of the next unit step based on the selected intermediate calculation result. Furthermore, by forming the device using hardware, the present invention attempts to achieve its own objectives.
以下、本発明を実施例装置に基づいて説明する。 The present invention will be explained below based on an example device.
第5図および第6図に、本発明の適用された一実施例の
3重化制御装置のブロック構成図を示す。FIG. 5 and FIG. 6 are block diagrams of a triplex control device according to an embodiment of the present invention.
図において、第1図図示例と同一符号の付されたものは
、同一機能、同一構成を有するものである。In the drawings, parts with the same reference numerals as those in the example shown in FIG. 1 have the same functions and configurations.
第5図に示すように、各処理装置CPU−A〜Cはそれ
ぞれデータ転送バス301〜303を介して、演算途中
結果照合装置304に接続されており、予め定められた
一連のデータ処理手順における単位ステップ毎の演算途
中結果を、あたかも自己の処理装置内のメモリのワーク
エリアに転送する如く、演算途中結果照合装置304に
転送するようになっている。演算途中結果照合装置30
4は第6図に示すブロック構成を有しており、各CPU
−A−Cの演算途中結果を照合し、正しいと思われる1
つの途中結果を選択して各CPU−A〜Cに返送するよ
うになっている一つまり、各CPU−A−Cから転送さ
れる演算途中結果は、入出力制御回路401を介して入
力記憶部402に一旦格納され、つづいて照合回路40
3にて周知の方法(例えば2 out of 3 )に
よシ照合選択され、1つの正常な演算途中結果が出力記
憶部る
404に格納さへようになっている。なお、人出力制御
回路401は入力記憶部402の書き込みアドレス指定
および出力記憶部404の読み出しアドレス制御等を行
うものであり、各CPU−A〜Cは入出力制御回路40
1を介して出力記憶部404に格納された演算途中結果
にアクセスして取り込むようになっている。ここで、具
体的なデータ例についてさらに説明する。仮に、CPU
−A−Cの演算途中結果がそれぞれ“111”。As shown in FIG. 5, each of the processing units CPU-A to CPU-C is connected to a computation intermediate result collation device 304 via data transfer buses 301 to 303, respectively, and performs a predetermined series of data processing procedures. The intermediate calculation results for each unit step are transferred to the calculation intermediate result comparison device 304 as if they were transferred to the work area of the memory within the own processing device. Intermediate calculation result comparison device 30
4 has the block configuration shown in Fig. 6, and each CPU
- Check the intermediate results of A-C and find that it is correct 1
In other words, the intermediate results transferred from each CPU-A to C are sent to the input storage section via the input/output control circuit 401. 402, and then stored in the matching circuit 40.
3, a well-known method (for example, 2 out of 3) is used to compare and select, and one normal intermediate result of the operation is stored in the output storage section 404. Note that the human output control circuit 401 performs write address designation of the input storage section 402 and read address control of the output storage section 404, etc., and each CPU-A to C is connected to the input/output control circuit 40.
1, the intermediate calculation results stored in the output storage unit 404 are accessed and taken in. Here, specific data examples will be further explained. If the CPU
- The intermediate results of the calculations of A and C are each “111”.
”111”、 @110”であったとすると、入力記憶
部402には、各CPUに対応したエリアに、“111
”、“111”、’110”と記憶される。この3つの
データの20ut □f 3をとると111′とkす、
出力記憶部には、CPU−A。“111” @110”, the input storage unit 402 stores “111” in the area corresponding to each CPU.
”, “111”, and “110”. If we take 20ut □f 3 of these three data, it becomes 111',
The output storage section includes a CPU-A.
B、Cのいずれがアクセスしても、”111°が読み出
されるように記憶される。このようにして、多重化され
たCPUの処理データの整合性が保たれる。Regardless of whether B or C accesses, "111°" is stored so as to be read. In this way, the consistency of the multiplexed CPU processing data is maintained.
したがって、本実施例によれば、開ループになる処理装
置CPUの信号とフィードバック信号との偏差が積分処
理によって増大されても、単位ステップごとに照合され
、次ステツプでは正しいと思われる1つのデータに基づ
いた制御処理を行うことになることから、各処理装置C
PUの制御量の発散が抑制され、異「等によシ処理装置
CPUが切り換えられても、制御量が急変することなく
安定した制御を行わせることができ、制御の信頼性を向
上させることができる。また、処理装置CPUを含めた
制御系の演算処理に誤差が含まれている場合にあっても
、上述の積分処理に伴う誤差の累積を抑制することがで
きるという効果がある。Therefore, according to this embodiment, even if the deviation between the signal of the processing unit CPU which becomes an open loop and the feedback signal is increased by the integral processing, the data is compared for each unit step, and one data that is considered to be correct is used in the next step. Since each processing device C will perform control processing based on
The divergence of the control amount of the PU is suppressed, and even if the processing unit CPU is switched due to different reasons, etc., stable control can be performed without sudden changes in the control amount, and the reliability of control can be improved. Further, even if errors are included in the arithmetic processing of the control system including the processing unit CPU, there is an effect that the accumulation of errors accompanying the above-mentioned integral processing can be suppressed.
なお、第5図および第6図図示実施例のものにおいて、
各処理装置CPU−A〜Cの異常を検出してそれらを切
り換える手段が備えられている場合には、第7図に示す
ように、各処理装置から発生される処理装置異常信号5
01を入力とする照合モード切替制御回路502を設け
、これにより入出力制御回路401に対して当該異常処
理装置CPUとのデータの入出力を阻止させるとともに
、それに応じて照合回路403に対し照合選択の方法を
変更させる指令を出力するようにする。例えば、処理装
置CPU−Cに異常が発生した場合は、前述の3重系に
おける2 out of 3処理を、2重系における論
f8i績処理に切り換えるようにする。In addition, in the embodiment shown in FIGS. 5 and 6,
If a means for detecting an abnormality in each processing device CPU-A to CPU-C and switching between them is provided, as shown in FIG. 7, a processing device abnormality signal 5 generated from each processing device
A verification mode switching control circuit 502 that receives 01 as an input is provided, which causes the input/output control circuit 401 to prevent input/output of data to and from the abnormality processing device CPU, and accordingly causes the verification circuit 403 to select verification mode. Output a command to change the method. For example, if an abnormality occurs in the processing device CPU-C, the 2 out of 3 processing in the triple system described above is switched to the logic f8i result processing in the dual system.
また、第8図および第9図に、演算途中結果照合装置3
04に発生した異常に対応する機能を備えた実施例を示
す。第8図に示すように、入力記憶部402と出力記憶
部404の一出力端に、それぞれ周知のパリティチェッ
ク等からなる入力記憶部異常検出回路601と出力記憶
部異常検出回路602が設けられ、それらの異常検出信
号はエラースティタスロジック605に出力されている
。In addition, FIG. 8 and FIG.
An example will be shown in which a function is provided to deal with an abnormality that occurred in 2004. As shown in FIG. 8, an input storage abnormality detection circuit 601 and an output storage abnormality detection circuit 602, each consisting of a well-known parity check or the like, are provided at one output end of the input storage section 402 and the output storage section 404, respectively. These abnormality detection signals are output to error status logic 605.
また、エラースティタスロジック605には、照合回路
403に設けられた図示せぬ異常検出回路から出力され
る照合回路異常検出信号603と、当該演算途中結果照
合装置304に設けられた図示せぬタイミング発生回路
の異常検出信号604とが入力されている。エラーステ
ィタスロジック605はいずれかの異常検出信号が入力
されると、入出力制御回路401に入出力阻止信号60
6を出力するとともに、各処理装置cPU−A−Cに演
算途中結果照合装置の異常検出信号607を送出するよ
うになっている。これを受けた各処理装置CPU−A−
Cは、第9図に示すように、人出カバッファ制御回路7
04の人出カバツファ702を制御により、演算回路7
01とデータ転送バス301〜303の接続を切シ離す
とともに、演算回路701がローカルメモリ703に格
納されていた演算途中結果にアクセスするように切り換
える。これによって、各処理装置CPU−A−Cの共通
部となっている演算途中結果照合装置304の異常が、
制御装置全体のダウンにまで波及するのを防止すること
ができる。The error status logic 605 also includes a verification circuit abnormality detection signal 603 output from an abnormality detection circuit (not shown) provided in the verification circuit 403 and a timing signal (not shown) provided in the computation intermediate result verification device 304. A circuit abnormality detection signal 604 is input. When any abnormality detection signal is input, the error status logic 605 sends an input/output prevention signal 60 to the input/output control circuit 401.
6, and also sends an abnormality detection signal 607 of the mid-computation result comparison device to each processing device cPU-A-C. Each processing unit CPU-A- that received this
C is a crowd buffer control circuit 7 as shown in FIG.
By controlling the crowd cover 702 of 04, the arithmetic circuit 7
01 and the data transfer buses 301 to 303, and the arithmetic circuit 701 is switched to access the intermediate result of the arithmetic operation stored in the local memory 703. As a result, an abnormality in the computation intermediate result collation device 304, which is a common part of each processing unit CPU-A-C, can be detected.
It is possible to prevent this from spreading to the point where the entire control device goes down.
ところで、第3図図示実施例においては、多重化された
処理装置CPU−A−Cは、一般に非同期で動作するよ
うになっているが、非同期で多重化制御装置を運転する
場合(特に演算結果の照合を行う場合)、制御信号の出
力タイミングは最も遅れた系に合せることになる。つま
シ、それだけの時間的余裕が持てるプロセスでないと適
用することができないことになる。したがって、少して
もプロセスの変化に対する応答性の向上を図るには、処
理袋f&cPU=A〜Cを同期化運転するととが望まし
い。By the way, in the embodiment illustrated in FIG. 3, the multiplexed processing units CPU-A-C generally operate asynchronously, but when operating the multiplexed control unit asynchronously (especially when the calculation results ), the output timing of the control signal will be matched to the system that is the most delayed. Unfortunately, it will not be possible to apply this process unless you have enough time to do so. Therefore, in order to improve the responsiveness to changes in the process even slightly, it is desirable to synchronize the processing bags f&cPU=A to C.
そこで、演算途中結果照合装置304に、複数の処理装
置CPU−A−Cの演算同期制御機能を持たせた実施例
を第10図に示す。図に示すように、同期信号を発生す
るタイミング発生回路801を設け、この同期信号80
2を各処理装置CPU−A〜C1人力記憶部40、出力
記憶部404、および照合回路403に出力し、それら
の同期をとるようになっている。このような構成とする
゛ことにより、処理装置CPU−A−Cの演算処理と入
出力処理が同期化されるとともに、演算途中結果照合装
置304内のデータ入出力と照合処理等の同期化がなさ
れ、こi′+により1、多重化制御装置の処理の高速化
にも対応できる。FIG. 10 shows an embodiment in which the computation intermediate result comparison device 304 is provided with a computation synchronization control function for a plurality of processing units CPU-A-C. As shown in the figure, a timing generation circuit 801 that generates a synchronization signal is provided, and this synchronization signal 80
2 is outputted to each processing unit CPU-A to C1, the manual storage section 40, the output storage section 404, and the collation circuit 403 to synchronize them. With such a configuration, the arithmetic processing and input/output processing of the processing units CPU-A-C are synchronized, and data input/output and verification processing, etc. in the computation intermediate result verification device 304 are synchronized. With this i'+, it is possible to increase the processing speed of the multiplex control device.
以上説明したように、本発明によれば、制御応答性に優
れ、安定且つ信頼性の高いフィードバック制御を保証す
ることができるとともに、装置を簡単なハードウェアに
より形成することができ、ソフトウェアを大幅に軽液す
ることができるという効果がある。As explained above, according to the present invention, it is possible to guarantee stable and highly reliable feedback control with excellent control responsiveness, and the device can be formed with simple hardware, resulting in significantly reduced software. It has the effect of being able to be used as a light liquid.
第1図は本発明を適用可能な多重化制御装置の一例のブ
ロック構成図、第2図および第3図は第1図図示例の動
作を説明するだめの線図、第4図(A)、(B)は従来
例のブロック構成図、第5図は本発明の一実施例の全体
ブロック構成図、第6図は第5図図示実施例の要部構成
図、第7図乃至第10図はそれぞれ本発明の他の実施例
のブロック構成図である。
304・・・演算途中結果照合装置、401・・・入出
力制御回路、402・・・入力記憶部、403・・・照
合回路、404・・・出力記憶部。
代理人 弁理士 鵜沼辰之
第 1 口
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$ 2 固
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茅3 磨
′θs t。
茅 6− 目
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$、f 図
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3θjFIG. 1 is a block diagram of an example of a multiplexing control device to which the present invention can be applied, FIGS. 2 and 3 are diagrams for explaining the operation of the example shown in FIG. 1, and FIG. 4 (A) , (B) is a block diagram of a conventional example, FIG. 5 is an overall block diagram of an embodiment of the present invention, FIG. 6 is a diagram of a main part of the embodiment shown in FIG. 5, and FIGS. The figures are block diagrams of other embodiments of the present invention. 304... Intermediate calculation result matching device, 401... Input/output control circuit, 402... Input storage section, 403... Verification circuit, 404... Output storage section. Agent Patent attorney Tatsuyuki Unuma 1st mouth lθ3 $ 2 solid / θ5 hay 3 polished′θs t. Chi 6- eyes lρ8 $, f Figure 1θ3 Chi 7 Month 3θ4 0υt 3θj
Claims (1)
て同一の制御処理を施してそれぞれ出力する複数の処理
装置と、該各処理装置から出力される信号を所定の選択
手順に基づいて選択して1つの制御信号として出力する
照合回路と、を備えてなる多重化制御装置のデータ処理
方法において、前記各処理装置における一連の制御処理
の予め定めた単位ステップごとに、各処理装置の演算途
中結果を予め定めた選択手順により照合して1つを選択
し、各処理装置は前記選択された演算途中結果に基づい
て次ステツプの制御処理を実行することを特徴とした多
重化制御装置のデータ処理方法。 2、プロセスから与えられる入力情報を取り込み並行し
て同一の制御処理を施してそれぞれ出力する複数の処理
装置と、該各処理装置から出力される信号を所定の選択
手順に基づいて選択ビて1つの制御信号として出力する
照合回路と、を備えてなる多重化制御装置のデータ処理
疲賃に幹いて、前記各処理装置における一連の制御処理
の予め定めた単位ステップごとの演算途中結果を記憶す
る入力記憶部と、該入力記憶部内の演算途中結果を読み
出し予め定めた選択手順に・より照合して1つを選択す
る演算途中結果照合回路と、該選択された演算途中結果
を記憶するとともに前記各処理装置から同時にアクセス
可能外出力記憶部と、を有してなる演算途中結果照合装
置を設け、前記各処理装置は前記単位ステップごとの演
算途中結果を前記入力記憶部に転送するとともに、前記
出力記憶部に格納されている演算途中結果を読み出して
次ステツプの制御処理を実行するように構成されたこと
を特徴とする多重化制御装置のデータ処理装置。 3、特許請求の範囲第2項記載の発明において、前記演
算途中結果照合装置は入力される処理装置異常検出信号
に基づいて□、当該処理装置から転送される演算途中結
果の取り込みを阻止する手段と、前記演算途中結果照合
回路の選択手順を切換える手段を有してなることを特徴
とする多重化処理装置のデータ処理装置。 4、%許請求の範囲第2項又は第3項記載の発明におい
て、前記演算途中結果照合装置は自己の異常を検出して
前記出力記憶部に対する前記処理装置のアクセスを阻止
するとともに、異常検出信号を前記各処理装置に送出す
る手段を有するものとし、該異常検出信号を受けた各処
理装置は当該処理装置の演算途中結果に基づいて次ステ
ツプの制御処理を実行するように構成されることを特徴
とする多重化制御装置のデータ処理装置。[Scope of Claims] 1. A plurality of processing devices that take in input information given from a process, perform the same control processing in parallel, and output each, and a signal output from each processing device according to a predetermined selection procedure. A data processing method for a multiplexing control device, comprising: a collation circuit that selects a signal based on the control signal and outputs it as one control signal; Multiplexing characterized in that the intermediate calculation results of the devices are collated according to a predetermined selection procedure and one is selected, and each processing device executes the control processing of the next step based on the selected intermediate calculation result. Control device data processing method. 2. A plurality of processing devices that take in input information given from a process, perform the same control processing in parallel, and output each, and select signals output from each processing device based on a predetermined selection procedure. a collation circuit that outputs one control signal as a data processing unit of a multiplexing control device, and stores intermediate calculation results for each predetermined unit step of a series of control processing in each of the processing devices. an input storage section; an operation intermediate result matching circuit that reads intermediate operation results in the input storage section, collates them according to a predetermined selection procedure, and selects one; and an external output storage section that can be accessed simultaneously from each processing device, and each of the processing devices transfers the intermediate calculation results for each unit step to the input storage section, and 1. A data processing device for a multiplex control device, characterized in that the data processing device is configured to read an intermediate calculation result stored in an output storage section and execute a next step control process. 3. In the invention as set forth in claim 2, the computation intermediate result collation device includes means for blocking the import of the computation intermediate results transferred from the processing device based on the input processing device abnormality detection signal. A data processing device for a multiplexing processing device, characterized in that it has means for switching the selection procedure of the intermediate result comparison circuit. 4. Permissible In the invention as set forth in claim 2 or 3, the computation intermediate result collation device detects an abnormality in itself and prevents the processing device from accessing the output storage section, and also detects the abnormality. It has means for sending a signal to each of the processing devices, and each processing device that receives the abnormality detection signal is configured to execute the next step control processing based on the intermediate calculation result of the processing device. A data processing device for a multiplex control device, characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58219170A JPH0628003B2 (en) | 1983-11-21 | 1983-11-21 | DATA CONTROL METHOD AND DEVICE FOR MULTIPLEX CONTROLLER |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58219170A JPH0628003B2 (en) | 1983-11-21 | 1983-11-21 | DATA CONTROL METHOD AND DEVICE FOR MULTIPLEX CONTROLLER |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60110001A true JPS60110001A (en) | 1985-06-15 |
JPH0628003B2 JPH0628003B2 (en) | 1994-04-13 |
Family
ID=16731294
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58219170A Expired - Lifetime JPH0628003B2 (en) | 1983-11-21 | 1983-11-21 | DATA CONTROL METHOD AND DEVICE FOR MULTIPLEX CONTROLLER |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0628003B2 (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01265303A (en) * | 1988-04-18 | 1989-10-23 | Hokkaido Electric Power Co Inc:The | Constituting method for function decentralized system |
JPH01265304A (en) * | 1988-04-18 | 1989-10-23 | Hokkaido Electric Power Co Inc:The | Duplex operation method for function decentralized system |
JPH02236701A (en) * | 1989-03-10 | 1990-09-19 | Toshiba Corp | Multiplexing controller |
US7958549B2 (en) | 2002-08-20 | 2011-06-07 | Nec Corporation | Attack defending system and attack defending method |
JP2014015136A (en) * | 2012-07-10 | 2014-01-30 | Nissan Motor Co Ltd | Axle support structure |
-
1983
- 1983-11-21 JP JP58219170A patent/JPH0628003B2/en not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01265303A (en) * | 1988-04-18 | 1989-10-23 | Hokkaido Electric Power Co Inc:The | Constituting method for function decentralized system |
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JP2014015136A (en) * | 2012-07-10 | 2014-01-30 | Nissan Motor Co Ltd | Axle support structure |
Also Published As
Publication number | Publication date |
---|---|
JPH0628003B2 (en) | 1994-04-13 |
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