JPS6010853A - Signal transmission method - Google Patents
Signal transmission methodInfo
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- JPS6010853A JPS6010853A JP58116944A JP11694483A JPS6010853A JP S6010853 A JPS6010853 A JP S6010853A JP 58116944 A JP58116944 A JP 58116944A JP 11694483 A JP11694483 A JP 11694483A JP S6010853 A JPS6010853 A JP S6010853A
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Abstract
Description
【発明の詳細な説明】 発明の技術分野 本発明は信号伝送方法に関する。[Detailed description of the invention] Technical field of invention The present invention relates to a signal transmission method.
技術の背景
データ伝送、系において、送信されたデータ信号を受信
側において再生するためには該データ信号に同期したク
ロック信号が不可欠である。このクロック信号により前
記データ信号を打ち抜いて１”０″の信号を得、これに
より原データを正確に再生することができる。Background of the Technology In data transmission systems, a clock signal synchronized with the transmitted data signal is essential in order to reproduce the transmitted data signal on the receiving side. This clock signal punches out the data signal to obtain a 1"0" signal, thereby making it possible to accurately reproduce the original data.
従来技術と問題点
従来から一般に行われている。クロック信号を再生する
ための代表的な方法として、受信側においてタイミング
抽出回路を設ける方法がある。この方法は、受信したデ
ータ信号そのものから。Prior Art and Problems This method has been commonly used in the past. A typical method for reproducing a clock signal is to provide a timing extraction circuit on the receiving side. This method is based on the received data signal itself.
ＰＬＬ回路等によってそのタイミング成分を抽出し、こ
れをもってクロック信号とするものである。The timing component is extracted using a PLL circuit or the like and used as a clock signal.
ところが、との方法には２つの問題点がある。第１は、
受信側において比較的高価なタイミング抽出回路を設け
なければならず、データ伝送系の低コストイヒに反する
こと。第２は、該タイミング抽出回路として広帯域で動
作するものが得られないこと、である。つまり、送信で
きるデータ信号のビットレートを広範囲に亘って任意に
設定できないことである。このことは１例えば、データ
伝送系が光システムからなるときに特に問題となる。′
光システムはもともと広帯域伝送に最適という利点を有
しながら、その利点が、タイミング抽出回路の狭帯域動
作という制限によって十分に発揮されないからである。However, there are two problems with this method. The first is
A relatively expensive timing extraction circuit must be provided on the receiving side, which goes against the idea of low cost data transmission systems. The second problem is that a timing extraction circuit that operates over a wide band cannot be obtained. In other words, the bit rate of the data signal that can be transmitted cannot be arbitrarily set over a wide range. This is particularly problematic when, for example, the data transmission system consists of an optical system. ′
This is because although optical systems inherently have the advantage of being optimal for wideband transmission, this advantage is not fully utilized due to the narrowband operation of the timing extraction circuit.
発明の目的
本発明の目的は、上記２つの問題点を同時に解決すると
とのできる信号伝送方法を提案することである。OBJECT OF THE INVENTION An object of the present invention is to propose a signal transmission method that can simultaneously solve the above two problems.
発明の構成
上記目的を達成するために本発明は、信号振幅Ａ１のク
ロック信号と信号振幅Ａ２（ＡＩ）Ａ２）のデータ信号
を同時に伝送す乙ようにし、しかも該データ信号を前記
クロック信号の各スペース領域に挿入するようにし且つ
その挿入に際し、各蚊スペース領域の一部には必ず振幅
零のエリアを含むようにしたととを特徴とするものであ
る。Structure of the Invention In order to achieve the above object, the present invention simultaneously transmits a clock signal with a signal amplitude A1 and a data signal with a signal amplitude A2 (AI)A2), and further transmits the data signal to each of the clock signals. The present invention is characterized in that the mosquito is inserted into a space region, and when inserted, a portion of each mosquito space region always includes an area of zero amplitude.
発明の実施例
第１図は本発明の方法を実施するための送信装置の一例
を示す回路図である。本図において、送信装置１０は入
力端子１１および１１′ にそれぞれデータ信号りおよ
びこれと対をなすクロック信号ＣＬＫを受信する。クロ
ック信号ＣＬＫは該データ信号りのビットレートを規定
する。一般的にけデータ信号りとクロック信号ＣＬＫと
を区別して受信するということは行われていない。然し
本発明では、これらを敢えて区別して受信した上で。Embodiment of the Invention FIG. 1 is a circuit diagram showing an example of a transmitting device for carrying out the method of the invention. In this figure, a transmitting device 10 receives a data signal and a clock signal CLK paired therewith at input terminals 11 and 11', respectively. Clock signal CLK defines the bit rate of the data signal. Generally, the data signal and the clock signal CLK are not received separately. However, in the present invention, these are deliberately distinguished and received.
両者全混成して伝送路１９に供給し、受信装置（図示せ
ず）に送信するものとする。It is assumed that both are mixed together and supplied to the transmission line 19, and transmitted to a receiving device (not shown).
第２図は第１図の送信装置１ｏの動作説明に用いる要部
波形図であり、（１）〜（７）欄は、第１図の０〜０部
分にそれぞれ対応する。第１図および第２図を参照する
と、クロック信号ＣＬＫは例えハテーーティー５０％（
これに限らない）のパルス列からなり（（１）欄）、デ
ータ信号りは、クロ、り信号ＣＬＫと同一のビットレー
トを有する１例えば １ＮＲＺ信号である。なお、デー
タ信号りには、ハツチングを施し、クロック信号ＣＬＫ
と区別し易くしている。これらデータ信号りとクロック
信号ＣＬＫとを混成して、結論的にはｒ７）欄の送信信
号Ｓを得る。（７）欄において、クロック信号ＣＬＫは
振幅Ａ１を有し、データ信号りは振幅Ａ２を有し。FIG. 2 is a waveform diagram of main parts used to explain the operation of the transmitting device 1o in FIG. 1, and columns (1) to (7) correspond to portions 0 to 0 in FIG. 1, respectively. Referring to FIG. 1 and FIG.
(column (1)), and the data signal is a 1NRZ signal, for example, 1NRZ signal, which has the same bit rate as the black and white signal CLK. Note that data signals are hatched and clock signals CLK
It makes it easy to distinguish. By mixing these data signals and the clock signal CLK, the transmission signal S in column r7) is finally obtained. In column (7), the clock signal CLK has an amplitude A1, and the data signal has an amplitude A2.
Ａ１）Ａ２である。好ましくはＡＩ＝２＠Ａ２である。A1) A2. Preferably AI=2@A2.
さらにデータ信号りはクロック信号ＣＬＫの各スペース
領ｔａＳＰに挿入される。このようにすれば、前記受信
装置では振幅Ａ１の信号のみを選択的に取り出すことに
よりクロック信号ＣＬＫを簡単に抽出することができる
。父、振幅Ａ２の信号のみを選択的に取り出すと共に、
抽出したクロック信号ＣＬ Ｋに同期してこれを打ち抜
けば簡単にデータ信号りを再生することができる。Further, a data signal is inserted into each space area taSP of the clock signal CLK. In this way, the receiving device can easily extract the clock signal CLK by selectively extracting only the signal with the amplitude A1. Father, while selectively extracting only the signal with amplitude A2,
By punching out the extracted clock signal CLK in synchronization with it, the data signal can be easily reproduced.
第３図は論理″′１”および“０″、の場合の第１図の
送信信号Ｓの具体的波形を示す図である。この第３図の
波形に注目しながら、前記受信装置（後述）の入力段増
幅器について考察すると、一般的な該増幅器としては、
直流から高周波まで広帯域に亘り一様な増幅作用を゛行
う・ものは非常に高価となる。そこで、通常は該増幅器
の入力段は。FIG. 3 is a diagram showing a specific waveform of the transmission signal S of FIG. 1 in the case of logic "'1" and "0". If we consider the input stage amplifier of the receiving device (described later) while paying attention to the waveforms in FIG. 3, we can see that a typical amplifier is
Devices that perform uniform amplification over a wide band from direct current to high frequencies are extremely expensive. Therefore, the input stage of the amplifier is usually
入力信号に対しＣ結合するように構成され、所定の周波
数帯域で正規の増幅作用を行うようにしている。ところ
がとのＣ結合によって不都合が生ずる。この不都合は、
第３図における論理″１”の部分において、振幅零のエ
リアＡＯを含まないものとしたときに生ずる。つまりス
ペース領域ＳＰの全エリアに亘って振幅Ａ２の論理°“
１″′データが挿入されたときに生ずる。このようにＳ
Ｐの全エリアに振幅Ａ２のデータが挿入され、しかも論
理１’ｌＩＮデータが相当長く連続したとすると（”１
”１”１″“１″・・・・・・）、前記増幅器の入力電
圧はそのＣ結合によって徐々にレベル上昇し始衿る。そ
うすると、データ信号りを識別するスレッシ冒ルド電圧
ＶＴ２（後述）に対し、受信信号のレベル全体が徐々に
上昇し、該スレッシ冒ルド電圧Ｖ工、によって論理“１
″も“０″も全く区別がつかなくなってしまう。このよ
うな状態に至った後に、論理゛０″”を含む通常の“１
”０”パターンのデータが受信されても、前記Ｃ結合の
充電レベルが十分に下降し切るまでは、論理″０″も′
１″も全て論理“１“と判定し、データ誤りが生じてし
まう。これが上述した不都合である。It is configured to C-couple input signals, and performs regular amplification in a predetermined frequency band. However, a problem arises due to the C bond with. This inconvenience is
This occurs when the logic "1" portion in FIG. 3 does not include the area AO with zero amplitude. In other words, the logic of the amplitude A2 over the entire area of the space area SP
1″′ Occurs when data is inserted. In this way, S
Suppose that data with amplitude A2 is inserted into all areas of P, and logic 1'IN data continues for a considerable length of time ("1").
``1''1''``1''...), the input voltage of the amplifier begins to gradually rise in level due to the C-coupling. Then, the threshold voltage VT2 (described later) for identifying the data signal ), the overall level of the received signal gradually rises and becomes logic “1” due to the threshold voltage V
” and “0” become completely indistinguishable. After reaching this state, normal “1” including logical “0”
Even if data with a ``0'' pattern is received, the logic ``0'' will not remain until the charge level of the C-coupling has fallen sufficiently.
1'' are all determined to be logical ``1'', resulting in a data error. This is the above-mentioned disadvantage.
結局、本発明は、このような不都合を生じさせないため
に各スペース領域ＳＰの一部には必ず振幅零のエリアＡ
［］（第２図（７）および第３図〕を含むようにしたの
である。なお、論理１０”についてはエリアＡＯ相当の
エリアが必然的に含まれる。After all, in order to avoid such inconvenience, the present invention always includes an area A with zero amplitude in a part of each space area SP.
] (FIG. 2 (7) and FIG. 3)]. Note that for logic 10'', an area corresponding to area AO is inevitably included.
該エリアＡＯは部分的に含まれていれば良いから、クロ
ック信号ＣＬ Ｋの各立上りの前部にＡＯが位置するよ
うにしても良い。前述の第２図によれば、信号りとＣＬ
Ｋから送信信号Ｓを得る過程は次のとおりである。デー
タ信号りおよびクロック信号ＣＬＫ＝２、−ｐずＤ−７
リツプフロツプ１２のＤ−人力およびＣ−人力にそれぞ
れ印加する。これによシ、クロック信号ＣＬＫＫ完全に
同期したデータ信月りをＤ−フリップフロップ１２のＱ
−出力より得ることができる（（２）ａ）。このＱ−出
力からのデータ信号りはＡＮＤゲート１３の一方の入力
に印加される。ＡＮＤゲート１３の他方の入力には次の
信号が印加される。まずクロック信号ＣＬＫｔインバー
タ１４によシレベル反転した信号（（３）欄）に、さら
に遅延回路（ＤＬ）２１による遅延（遅延時間τ１）を
与えた信号（（４）欄）と■部分の信号（（３）欄）と
の論理積を、ＡＮＤゲート２４によって、とる。。この
ＡＮＤゲート２４からの信号（（５）欄）がＡＮＤゲー
ト１３における前記他方の入力となる。そうして得たの
が、（６）欄のＡＮＤ出力であシ、このＡＮＤ出力は、
クロック信号ＣＬＫの各スペース領域ＳＰ内の一部に落
ち込んだデータ信号となる。ＳＰ内の一部に落ち込んだ
データ信号ｄは、送信駆動回！２５１５（１６゜１７．
１８を含む）に供給される。又、クロック信号ＣＬＫも
一部分岐して該回路１４に供給される。送信装置１０が
光システム内のものであればＬＥＤ又はＬＤ等の発光素
子１８が伝送路１？と結合することになるが、この発光
素子１８はドラ（Ａ１６＄ｊｕ）”ｌ′１７ＫＬ°１１
“ｊ＝−ｓ 。Since the area AO only needs to be partially included, the AO may be positioned in front of each rising edge of the clock signal CLK. According to the above-mentioned FIG. 2, the signal line and CL
The process of obtaining the transmission signal S from K is as follows. Data signal and clock signal CLK=2, -pzuD-7
The D-power and C-power of the lip-flop 12 are respectively applied. This allows the clock signal CLKK to be completely synchronized with the data signal of the D-flip-flop 12.
- It can be obtained from the output ((2)a). The data signal from this Q-output is applied to one input of AND gate 13. The following signal is applied to the other input of AND gate 13. First, the signal whose level is inverted by the clock signal CLKt inverter 14 (column (3)) is further delayed (delay time τ1) by the delay circuit (DL) 21 (column (4)), and the signal (column (4)) (3) column) is performed by the AND gate 24. . The signal from this AND gate 24 (column (5)) becomes the other input to the AND gate 13. What we obtained was the AND output in column (6), and this AND output was
This results in a data signal in which the clock signal CLK falls in a part of each space area SP. The data signal d that has fallen in a part of the SP is the transmission drive time! 2515 (16°17.
18). Further, a part of the clock signal CLK is also branched and supplied to the circuit 14. If the transmitter 10 is in an optical system, the light emitting element 18 such as an LED or LD is the transmission line 1? However, this light emitting element 18 is
“j=-s.
れる。それぞれトランジスタよりなるドライバ１６と１
７の各エミッタには抵抗Ｒ１およびＲ２が接続される。It will be done. Drivers 16 and 1 each consisting of a transistor
Resistors R1 and R2 are connected to each emitter of 7.
ここで、これらの抵抗値の比をＲ，１： Ｒ２＝１ ：
２に設宇しておけば、クロック信号側のドライバ１６
は振幅Ａ１のクロック信号Ｃ’ＬＫＩ出力し、データ信
号側のドライバ１７は振幅Ａ２のデータ信号Ａ２（ＡＩ
〉Ａ２）を出力し且つＡ１とＡ２の比はＡｌ ： Ａ２
＝２ ： １となり、送信信号Ｓ （（７）欄）が形成
される。図中のＶは電源である。Here, the ratio of these resistance values is R,1: R2=1:
2, the driver 16 on the clock signal side
outputs the clock signal C'LKI with amplitude A1, and the driver 17 on the data signal side outputs the data signal A2 (AI
〉A2) and the ratio of A1 and A2 is Al:A2
=2:1, and the transmission signal S (column (7)) is formed. V in the figure is a power supply.
前記遅延回路２１についてみると、その役割は、振幅零
のエリアＡＯを形成するに必要な遅延時間τ１を１反転
クロック信号（■）に与えることであることが、第２図
の（４）および（７）欄をつなぐ矢印によって理解され
る。■部分のインバータ１４は、次段のインバータ２２
と共に、ＴＴＬレベルのＩＣからなる遅延回路２１の入
出力保護バッファとしても機能する。インバータ２５は
インバータ２２によるレベル反転を元に戻すためのもの
である。Regarding the delay circuit 21, its role is to provide the 1 inverted clock signal (■) with the delay time τ1 necessary to form the area AO of zero amplitude, as shown in (4) and in FIG. (7) Understood by the arrows connecting the columns. The inverter 14 in the ■ part is the inverter 22 in the next stage.
At the same time, it also functions as an input/output protection buffer for the delay circuit 21 made of a TTL level IC. The inverter 25 is for restoring the level inversion caused by the inverter 22.
第４図は第１図および第２図（７）欄に示した送信信号
Ｓからクロック信号ＣＬＫおよびデータ信号りを再生す
る受信装置の一例を示す回路図である。FIG. 4 is a circuit diagram showing an example of a receiving device that reproduces a clock signal CLK and a data signal from the transmission signal S shown in columns (7) of FIGS. 1 and 2.
受信装置４０は、伝送路１９からの送信信＋ｆＳを受信
して原データ信号りおよび原クロツク信号ＣＬＫを再生
する。第５図は第４図の受信装置４０の動作説明に用い
る要部波形図であり、（１）〜（７）欄は第４図の■〜
の部分にそれぞれ対応する。The receiving device 40 receives the transmission signal +fS from the transmission line 19 and reproduces the original data signal and the original clock signal CLK. FIG. 5 is a waveform diagram of main parts used to explain the operation of the receiving device 40 in FIG. 4, and columns (1) to (7) are
corresponds to each part.
群４図および第５図を参照すると、伝送路１９からの送
信信号Ｓは、ＰＩＮ又はＡＰＤ等の受光素子４１によっ
て受信され、電気信号に変換されてから、既述したＣ結
合を入力段に備える増＠器４２全通して受信信号孔〔（
１）欄〕となる。この受信信号Ｒ１：コンパレータ４３
およびコンパシータ４４の各第１入力に印加され、各第
２人力にはスレッシ冒ルド電圧Ｖｔ１およびＶｔ２がそ
れぞれ印加サレル。Ａｌ ： Ａ２＝２ ： １ トｆ
ｔ１Ｊｆ、Ｖｔ１：■ｔ２＝２：１とする。これらのス
レッシロルド電圧レベルは、（１）欄中の一点鎖線で示
される。コンパレータ４３は、Ｖｔ１によって、クロッ
ク信号ＣＬＫを選択的に抽出して、（２）欄の出力を得
る。Referring to Figures 4 and 5, the transmission signal S from the transmission line 19 is received by a light receiving element 41 such as a PIN or APD, converted into an electrical signal, and then passed through the C-coupling described above to the input stage. The receiver signal hole ((
1) column]. This received signal R1: Comparator 43
and each first input of the compacitor 44, and threshold voltages Vt1 and Vt2 are applied to each second input, respectively. Al: A2=2:1 f
t1Jf, Vt1:■t2=2:1. These threshold voltage levels are indicated by the dash-dotted lines in column (1). The comparator 43 selectively extracts the clock signal CLK based on Vt1 to obtain the output in column (2).
コンパレータ４４は、 Ｖｔ２によって、データ信号Ｄ
Ｉ選択的に抽出して、（３）欄の出力を得る。論理“０
′″のときはハツチングの部分には信号が現われない。Comparator 44 outputs data signal D by Vt2.
Extract selectively to obtain the output in column (3). Logic “0”
'', no signal appears in the hatched area.
ところで、コンパレータ４４はＶｔ１よシ低いレベルの
Ｖｔ２ ｋスレッシ冒ルド電圧とするから、結局はクロ
ック信号ＣＬ Ｋも一緒に抽出してしまうベース領域Ｓ
戸内であって且つエリアＡＯでない部分のみに存在する
データ信号を選択的に抽出する必要がある。そこで、壕
ず■部分の信号をインバータ４７によってレベル反転し
、■部分に（４）欄の信号を得る。これを遅延回路（Ｔ
）Ｌ）４５によって遅延しく遅延時間τ２ 、） 、
（５）ａの信号を得る。By the way, since the comparator 44 is set to the Vt2k threshold voltage which is lower than Vt1, the base region S which ultimately extracts the clock signal CLK as well.
It is necessary to selectively extract data signals that exist only in the indoor area and not in the area AO. Therefore, the level of the signal in the trench ■ portion is inverted by the inverter 47, and the signal in column (4) is obtained in the portion ■. This is a delay circuit (T
) L) Delay time τ2 ,) ,
(5) Obtain signal a.
τ２だけ遅延されたクロック信号（■）の立上勺は、丁
慶、（３）欄のデータ信号を打ち抜くのに都合の良い忙
置ｒ来ている。そこで、Ｄ−フリップフロ、プ４６で、
その打抜き分実行すれば、Ｑ−出力（■〕に（６）ａの
データ出力を得る。これで−広目的は達せられるが、さ
らに■部分のクロック信号？用いて、Ｄ−フリップフロ
、ブ５０でデータ出力の打抜き直しを行い、■部分にお
いてデータ信号りを得ればさらに都合が良い。この理由
は次のとおりである。前に戻ると、■部分のインバータ
４７は１次段のインバータ４８と共に、ＴＴＬレベルの
ＩＣからなる遅延回路４５の入出力保護バッファとして
も機能する。インバータ４９はインバータ４８によるレ
ベル反転を元に戻すためのものである。そうすると、こ
れらの回路 ４５゜４８．４９を通して得たクロック信
号には、これらの回路自身の特性による若干の位相ずれ
を含み好ましくない。このために、■部分のクロック信
号を用いて再打抜きを行つア’ｃのである。The rise of the clock signal (■) delayed by τ2 is at a convenient time for punching out the data signal in column (3). Therefore, with D-Flip Flo, Pu46,
If the punching is executed, the data output of (6)a is obtained at the Q-output (■).This achieves the general purpose, but in addition, using the clock signal of the part ■? It would be even more convenient if the data output was re-punched in the section ■ and the data signal was obtained in the section ■.The reason for this is as follows.Going back, the inverter 47 in the section ■ is replaced by the inverter 48 in the first stage. It also functions as an input/output protection buffer for the delay circuit 45 made of TTL level IC.The inverter 49 is for restoring the level inversion caused by the inverter 48.Then, through these circuits 45°48.49 The obtained clock signal includes a slight phase shift due to the characteristics of these circuits themselves, which is not desirable.For this reason, re-punching is performed using the clock signal of the part (2).
上記遅延回路２１および４５による各遅延時間τ１およ
びτ２について付言すると、これらの曲にはτ２〉τ１
なる関係が必要である。第５図の（５）欄のクロック信
号の立上りで必ず（３）欄のデータ信号を打ち抜けるよ
うにするためである。−例を挙げると、クロック信号の
周期は、８Ｍｂ／ｓの場 ３合１２５ｎＳであシ、該ク
ロック信号のデー−ティーが５０蟹であればこのときの
τ１は約３０ｎＳ。Regarding the respective delay times τ1 and τ2 caused by the delay circuits 21 and 45, for these songs, τ2>τ1
A relationship is necessary. This is to ensure that the data signal in column (3) is punched through at the rising edge of the clock signal in column (5) in FIG. - For example, if the clock signal has a period of 8 Mb/s, it is 125 nS, and if the clock signal has a date of 50 crabs, then τ1 is about 30 nS.
τ２を約４５ｎ８に設定すればよい。It is sufficient to set τ2 to approximately 45n8.
発明の効果
以上欣明したように本発明によれば、データ信号のビッ
トレートがどのように変動しようとも、又、データ信号
の論理が１”連続を含んだとしても、受信側において常
に正確なデータ信号の再生を可能とする、信号伝送方法
が実現され、特に広帯域の光信号伝送に有益である。Effects of the Invention As described above, according to the present invention, no matter how the bit rate of the data signal fluctuates, or even if the logic of the data signal includes 1" continuation, accurate A signal transmission method is provided that allows data signal regeneration and is particularly useful for broadband optical signal transmission.
第１図は本発明の方法を実施するための送信装置の一例
を示す回路図、第２図は＠１図の送信装置１０の動作説
明に用いる要部波形図、第３図は論理″１″′および０
″の揚台の第１図の送信信号Ｓの具体的波形を示す図、
第４図は第１図および第２図（７）欄に示Ｉまた送信信
号Ｓからクロック信号ＣＩ、 Ｋおよびデータ信号りを
再生する受信装置の一例を示す回路図、第５図は第４図
の受信装置４０の動作説明に用いる要部波形図である。
１０・・・・・・送信装置、１１．’１１／・・・・・
・入力端子。
１５・・・・・・駆動回路、１９・・・・・・伝送路、
４０・・・・・・受信装置、 Ｄ・・・・・・データ信
号、 ＣＬＫ・・・・・・クロック信号、 Ｓ・・・・
・・送信信号、 几・・・・・・受信信号、ＡＯ・・・
・・・振幅零のエリア。
特許出願人
富士通株式会社
特許出願代理人
弁理士 青 木 朗
弁理士 西 舘 和 之
弁理士 内 １） 幸 男
弁理士 山 口 昭 之Fig. 1 is a circuit diagram showing an example of a transmitting device for carrying out the method of the present invention, Fig. 2 is a waveform diagram of main parts used to explain the operation of the transmitting device 10 shown in Fig. @1, and Fig. 3 is a logic “1” diagram. ″′ and 0
A diagram showing a specific waveform of the transmission signal S of FIG.
FIG. 4 is a circuit diagram showing an example of a receiving device for regenerating clock signals CI, K and data signals from the transmission signal S shown in column (7) of FIG. 1 and FIG. FIG. 4 is a main part waveform diagram used to explain the operation of the receiving device 40 shown in the figure. 10... Transmitting device, 11. '11/...
・Input terminal. 15... Drive circuit, 19... Transmission line,
40... Receiving device, D... Data signal, CLK... Clock signal, S...
...Transmission signal, 几 ...Reception signal, AO ...
...area with zero amplitude. Patent applicant Fujitsu Ltd. Patent agent Akira Aoki Patent attorney Kazuyuki Nishidate 1) Yukio Patent attorney Akira Yamaguchi
Claims (1)
したクロック信号とを混成して伝送する信号伝送方法に
おいて。 前記クロック信号は振幅Ａ１のパルス列とするとともに
、前記データ信号は振幅Ａ２（ＡＩ ）Ａ２）とし、且
つ該データ信号は前記クロック信号の各スペース領域に
挿入して伝送するようにし。 且つその挿入に際し、各該スペース領域の一部には必ず
振幅零のエリアを含むようにしたことを特徴とする信号
伝送方法。 ２、前記振幅Ａ２のレベルが前記振幅Ａ１の釣上のレベ
ルである特許請求の範囲第１項記載の信号伝送方法。[Claims] 1. A signal transmission method in which a data signal and a clock signal synchronized with the bit rate of the data signal are mixed and transmitted. The clock signal is a pulse train of amplitude A1, the data signal is of amplitude A2 (AI)A2), and the data signal is inserted into each space area of the clock signal for transmission. A signal transmission method characterized in that, upon insertion, a part of each space area always includes an area of zero amplitude. 2. The signal transmission method according to claim 1, wherein the level of the amplitude A2 is a counterbalance level of the amplitude A1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116944A JPS6010853A (en) | 1983-06-30 | 1983-06-30 | Signal transmission method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116944A JPS6010853A (en) | 1983-06-30 | 1983-06-30 | Signal transmission method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010853A true JPS6010853A (en) | 1985-01-21 |
| JPH0519348B2 JPH0519348B2 (en) | 1993-03-16 |
Family
ID=14699580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58116944A Granted JPS6010853A (en) | 1983-06-30 | 1983-06-30 | Signal transmission method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010853A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999021314A1 (en) * | 1997-10-22 | 1999-04-29 | Heinz Brych | Data transmission with scrambling and superimposed synchronization pulses |
| JP2009531936A (en) * | 2006-03-23 | 2009-09-03 | アナパス・インコーポレーテッド | Display for transmitting serialized multi-level data signal, timing controller and data driver |
| JP2010072650A (en) * | 2008-09-18 | 2010-04-02 | Samsung Electronics Co Ltd | Display apparatus |
| JP2012114518A (en) * | 2010-11-19 | 2012-06-14 | Fujitsu Ltd | Receiving circuit, transmission circuit, communication system, and transmission setting method for communication system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5020628A (en) * | 1973-06-21 | 1975-03-05 |
-
1983
- 1983-06-30 JP JP58116944A patent/JPS6010853A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5020628A (en) * | 1973-06-21 | 1975-03-05 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999021314A1 (en) * | 1997-10-22 | 1999-04-29 | Heinz Brych | Data transmission with scrambling and superimposed synchronization pulses |
| JP2009531936A (en) * | 2006-03-23 | 2009-09-03 | アナパス・インコーポレーテッド | Display for transmitting serialized multi-level data signal, timing controller and data driver |
| JP2010072650A (en) * | 2008-09-18 | 2010-04-02 | Samsung Electronics Co Ltd | Display apparatus |
| JP2012114518A (en) * | 2010-11-19 | 2012-06-14 | Fujitsu Ltd | Receiving circuit, transmission circuit, communication system, and transmission setting method for communication system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519348B2 (en) | 1993-03-16 |
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