JPS6010400B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6010400B2 JPS6010400B2 JP55141656A JP14165680A JPS6010400B2 JP S6010400 B2 JPS6010400 B2 JP S6010400B2 JP 55141656 A JP55141656 A JP 55141656A JP 14165680 A JP14165680 A JP 14165680A JP S6010400 B2 JPS6010400 B2 JP S6010400B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- potential
- circuit
- internal
- integrated circuit
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は、例えば常温で高温状態を疑似的に現出して高
温試験の代替を可能とした半導体記憶装置に関する。
温試験の代替を可能とした半導体記憶装置に関する。
半導体メモリの出荷試験では最悪条件を設定するが、内
部素子の特性の不揃い等を考慮するとそれで必ずしも十
分とはいえず、複雑な試験工数を更に必要とする。
部素子の特性の不揃い等を考慮するとそれで必ずしも十
分とはいえず、複雑な試験工数を更に必要とする。
また内部状態を初めから悪い方向に設定しておけば不良
ビットは確実に除去できるが、メモリ全体としてはノイ
ズマージンの小さいものになる。これを第１図に示すバ
ィポーラメモリを例に説明する。同図に示すメモリセル
ＣＥＬは、各２つのェミッタの一方を共通接続したマル
チエミツタのトランジスタＴ，，Ｔ２のベース、コレク
タ間を交叉接続したフリツプフロツプ型のもので、負荷
は抵抗Ｒ，，Ｒ２とダイオードＤ，，Ｄ２の並列回路で
ある。Ｔ３，Ｔ４は検出用のトランジスタで、これらの
ベースには読出し時は読出基準電圧ＶＲが印加される。
Ｂ，Ｂ２はビット線、ＩＲ，，ＩＲ２は定電流源または
その出力電流、Ｖｗはワード線電位、ＶＨはホールド線
電位である。今、トランジスタＴ，がオン、Ｔ２がオフ
の記憶状態であるとし、ワード線電位Ｖｗを非選択Ｌか
ら選択日へ移行させると、トランジスタＴ，のベース電
位ＶＢおよびコレクタ電位Ｖｃは第２図のように変化す
る。この変化の過程で問題となるのは、ベース電位Ｖ８
の立上りが遅く、しかもコレクタ電位Ｖｃが時間Ｘにお
いて一時的に素早く立上る特性を示す点である。このよ
うになる理由を説明するに、負荷抵抗Ｒ，は非選択時の
保持電流１けを小さくするために大きな値に選ばれてい
るが、これでは選択時の議出し電流が小さくてビット線
Ｂ，，Ｂ２をチャージアップする時間が長くなるので、
ダイオードＤ，，Ｄ２を抵抗Ｒ，，Ｒ２に並設して大電
流がこれらのダイオードを通して流れ得るようにしてい
る。このダイオードは従って非選択時にはオフであり、
従って非選択時の（Ｖｗ−Ｖｃ）はＲ，×ＩＨで決定さ
れ、常３００のＶ程度である。換言すればＶｃ＝Ｖｗ−
３００ｍＶである。これに対し選択時にはダイオードＤ
，がオンになり、選択時の（Ｖｗ一Ｖｃ）を該ダオード
Ｄ，の順方向電圧ＶＦとする。電圧ＶＦはダイオードが
充分な電流を流す状態では０．７〜０．８Ｖであり、微
弱電流を流す状態ではそれより小さい。ところでトラン
ジスタＴ，はオンではあるが、ビットラインＢ．に接続
されたそのェミツタから電流ｉ，が流れるようになるに
はＶＢ＞ＶＲである必要がある。詳しくはＶＲ＝Ｖ８で
は電流ｉ，はＩＲ，／２であり、それよりＶＲ＞ＶＢか
ＶＲ＜Ｖ８かに従って増減する。最初はＶＢくＶＲであ
るから該電流ｉ，は流れず、コレク夕電位Ｖｃは抵抗虫
，、ダイオードＤ，によりブルアツブされてワード線電
位Ｖｗに追従する。電位Ｖｃの上昇はトランジスタＴ，
のコレクタ、Ｔ２のベース等を充電し、この充電々流が
大、従ってＲ，の電圧降下が大であるとダイオードＤ，
はオンになり、電位Ｖｃの上昇を加速する。そしてベー
ス電位ＶＢが基準電位ＶＲに近ずくにつれてトランジス
タＴ，に電流ｉ，が流れ始めると電位Ｖｃはダイオード
Ｄ，で定まる選択時のレベルに低下する。これが第２図
に示すようにＶｃが一旦上昇し、その後下降する理由で
ある。ベース電位ＶＢは、抵抗Ｒ２を通して電位Ｖｗで
トランジスタＬのコレクタ容量およびトランジスタＴ，
のベース容量等を充電されるのに応じて上昇し、そして
そもそもＨレベルにあったのでダイオードＤ２のオンを
招く大電流は流れないので電位位上昇は緩慢である。ま
たトランジスタＬはオフであるから、トランジスタＴＩ
側の如き非直線性は現われない。この第２図に示される
ように電位Ｖｃ、換言すればオフ側のトランジスタのベ
ース電位がピーク特性を持ち、そのピーク部分において
閥値ＶＲに接近することは問題である。
ビットは確実に除去できるが、メモリ全体としてはノイ
ズマージンの小さいものになる。これを第１図に示すバ
ィポーラメモリを例に説明する。同図に示すメモリセル
ＣＥＬは、各２つのェミッタの一方を共通接続したマル
チエミツタのトランジスタＴ，，Ｔ２のベース、コレク
タ間を交叉接続したフリツプフロツプ型のもので、負荷
は抵抗Ｒ，，Ｒ２とダイオードＤ，，Ｄ２の並列回路で
ある。Ｔ３，Ｔ４は検出用のトランジスタで、これらの
ベースには読出し時は読出基準電圧ＶＲが印加される。
Ｂ，Ｂ２はビット線、ＩＲ，，ＩＲ２は定電流源または
その出力電流、Ｖｗはワード線電位、ＶＨはホールド線
電位である。今、トランジスタＴ，がオン、Ｔ２がオフ
の記憶状態であるとし、ワード線電位Ｖｗを非選択Ｌか
ら選択日へ移行させると、トランジスタＴ，のベース電
位ＶＢおよびコレクタ電位Ｖｃは第２図のように変化す
る。この変化の過程で問題となるのは、ベース電位Ｖ８
の立上りが遅く、しかもコレクタ電位Ｖｃが時間Ｘにお
いて一時的に素早く立上る特性を示す点である。このよ
うになる理由を説明するに、負荷抵抗Ｒ，は非選択時の
保持電流１けを小さくするために大きな値に選ばれてい
るが、これでは選択時の議出し電流が小さくてビット線
Ｂ，，Ｂ２をチャージアップする時間が長くなるので、
ダイオードＤ，，Ｄ２を抵抗Ｒ，，Ｒ２に並設して大電
流がこれらのダイオードを通して流れ得るようにしてい
る。このダイオードは従って非選択時にはオフであり、
従って非選択時の（Ｖｗ−Ｖｃ）はＲ，×ＩＨで決定さ
れ、常３００のＶ程度である。換言すればＶｃ＝Ｖｗ−
３００ｍＶである。これに対し選択時にはダイオードＤ
，がオンになり、選択時の（Ｖｗ一Ｖｃ）を該ダオード
Ｄ，の順方向電圧ＶＦとする。電圧ＶＦはダイオードが
充分な電流を流す状態では０．７〜０．８Ｖであり、微
弱電流を流す状態ではそれより小さい。ところでトラン
ジスタＴ，はオンではあるが、ビットラインＢ．に接続
されたそのェミツタから電流ｉ，が流れるようになるに
はＶＢ＞ＶＲである必要がある。詳しくはＶＲ＝Ｖ８で
は電流ｉ，はＩＲ，／２であり、それよりＶＲ＞ＶＢか
ＶＲ＜Ｖ８かに従って増減する。最初はＶＢくＶＲであ
るから該電流ｉ，は流れず、コレク夕電位Ｖｃは抵抗虫
，、ダイオードＤ，によりブルアツブされてワード線電
位Ｖｗに追従する。電位Ｖｃの上昇はトランジスタＴ，
のコレクタ、Ｔ２のベース等を充電し、この充電々流が
大、従ってＲ，の電圧降下が大であるとダイオードＤ，
はオンになり、電位Ｖｃの上昇を加速する。そしてベー
ス電位ＶＢが基準電位ＶＲに近ずくにつれてトランジス
タＴ，に電流ｉ，が流れ始めると電位Ｖｃはダイオード
Ｄ，で定まる選択時のレベルに低下する。これが第２図
に示すようにＶｃが一旦上昇し、その後下降する理由で
ある。ベース電位ＶＢは、抵抗Ｒ２を通して電位Ｖｗで
トランジスタＬのコレクタ容量およびトランジスタＴ，
のベース容量等を充電されるのに応じて上昇し、そして
そもそもＨレベルにあったのでダイオードＤ２のオンを
招く大電流は流れないので電位位上昇は緩慢である。ま
たトランジスタＬはオフであるから、トランジスタＴＩ
側の如き非直線性は現われない。この第２図に示される
ように電位Ｖｃ、換言すればオフ側のトランジスタのベ
ース電位がピーク特性を持ち、そのピーク部分において
閥値ＶＲに接近することは問題である。
即ちダイオードの特性不揃、チップ温度上昇などの理由
で電位Ｖｃが点線Ｖ′ｃの如く上昇し、更にはＶｃ＞Ｖ
ＲともなればトランジスタＴ２とＴ４で構成するカレン
トスイッチでは、トランジスタＴ２がオンになり、これ
はトランジスタＴ，をオフにしてセル内容を破壊するこ
とになりかねない。従ってこの（ＶＲ−Ｖｃ）はノイズ
マージンＮＭと呼ばれるものである。一般にＶＲはノイ
ズマージンを大にする等の目的で第３図に示すようにＶ
ＢとＶｃの中間値に設定されるが、（ＶＢ−Ｖｃ）はチ
ップ温度の上昇に伴なし、狭くなるので、高温状態では
ＶＲとＶｃの差ノィズマ−ジンは小になる。半導体メモ
リの出荷試験では最悪条件を想定するので、このような
高温状態従ってノイズマージンが４・である状態でもＶ
ｃ＞ＶＲとなるセルはないかをチヱツクするがこのため
にはチップそのものを高温にして試験する工程を導入す
ることになり、これは測定工数が増えるので好ましくな
い。ノイズマージンを大にするには電位ＶＲを電位Ｖｗ
側にシフトすることが考えられる。
で電位Ｖｃが点線Ｖ′ｃの如く上昇し、更にはＶｃ＞Ｖ
ＲともなればトランジスタＴ２とＴ４で構成するカレン
トスイッチでは、トランジスタＴ２がオンになり、これ
はトランジスタＴ，をオフにしてセル内容を破壊するこ
とになりかねない。従ってこの（ＶＲ−Ｖｃ）はノイズ
マージンＮＭと呼ばれるものである。一般にＶＲはノイ
ズマージンを大にする等の目的で第３図に示すようにＶ
ＢとＶｃの中間値に設定されるが、（ＶＢ−Ｖｃ）はチ
ップ温度の上昇に伴なし、狭くなるので、高温状態では
ＶＲとＶｃの差ノィズマ−ジンは小になる。半導体メモ
リの出荷試験では最悪条件を想定するので、このような
高温状態従ってノイズマージンが４・である状態でもＶ
ｃ＞ＶＲとなるセルはないかをチヱツクするがこのため
にはチップそのものを高温にして試験する工程を導入す
ることになり、これは測定工数が増えるので好ましくな
い。ノイズマージンを大にするには電位ＶＲを電位Ｖｗ
側にシフトすることが考えられる。
しかしこのようにすると電位Ｖ８との差が小になるので
謙取出力を得に〈）する。つまり閥値ＶＲは選択状態で
のＶＢ，Ｖｃの中間値をとるのが好ましく、いずれへず
らすのも好ましくない。そしてメモリとしてはか）る閥
値ＶＲで、非選択、選択切換時の電位Ｖｃがいずれのセ
ルにおいてもＶｃ＞ＶＲとならないかをチェックする必
要があり、しかもそれを高価の如き厳しい条件で行なう
必要がある。本発明は、か）る問題に対し、高温試験工
程を経ることなく、常温において内部状態を疑似的に高
温等の状態にした試験を可能とするものであり、しかも
通常使用状態では各セルに可及的に充分なノイズマージ
ンを与えることを可能とするものである。本発明は、基
板に集積回路を形成してなる半導体集積回路装置におい
て、通常動作時に所定の基準電圧と内部信号電圧とを所
定のノイズマージンを有して比較動作する内部回路と、
試験時に該内部回路の該基準電圧と内部信号電圧との差
を小にし、該内部回路に通常動作時より小さいノイズマ
ージンで比較動作せしめるようにした内部状態変更回路
とを具備してなることを特徴とするが、以下図示の実施
例を参照しながらこれを詳細に説明する。第５図は本発
明の一実施例であり、ＣＥＬは第１図と同様のバィポー
ラメモリセル、ＴｃＬ・，ＴｃＬ２は前記Ｔ，，Ｔ２に
相当するトランジスタ、Ｔｓ，，Ｔｓ２は前記Ｔ３，Ｔ
４に相当する検出用トランジスタ、Ｔｘはワードドライ
バ、ＳＡはセンスアンプ、ＷＡは書込アンプ、ＣＳ，は
通常のチップセレクト回路、ＣＳ２は本発明の内部状態
変更回路である。
謙取出力を得に〈）する。つまり閥値ＶＲは選択状態で
のＶＢ，Ｖｃの中間値をとるのが好ましく、いずれへず
らすのも好ましくない。そしてメモリとしてはか）る閥
値ＶＲで、非選択、選択切換時の電位Ｖｃがいずれのセ
ルにおいてもＶｃ＞ＶＲとならないかをチェックする必
要があり、しかもそれを高価の如き厳しい条件で行なう
必要がある。本発明は、か）る問題に対し、高温試験工
程を経ることなく、常温において内部状態を疑似的に高
温等の状態にした試験を可能とするものであり、しかも
通常使用状態では各セルに可及的に充分なノイズマージ
ンを与えることを可能とするものである。本発明は、基
板に集積回路を形成してなる半導体集積回路装置におい
て、通常動作時に所定の基準電圧と内部信号電圧とを所
定のノイズマージンを有して比較動作する内部回路と、
試験時に該内部回路の該基準電圧と内部信号電圧との差
を小にし、該内部回路に通常動作時より小さいノイズマ
ージンで比較動作せしめるようにした内部状態変更回路
とを具備してなることを特徴とするが、以下図示の実施
例を参照しながらこれを詳細に説明する。第５図は本発
明の一実施例であり、ＣＥＬは第１図と同様のバィポー
ラメモリセル、ＴｃＬ・，ＴｃＬ２は前記Ｔ，，Ｔ２に
相当するトランジスタ、Ｔｓ，，Ｔｓ２は前記Ｔ３，Ｔ
４に相当する検出用トランジスタ、Ｔｘはワードドライ
バ、ＳＡはセンスアンプ、ＷＡは書込アンプ、ＣＳ，は
通常のチップセレクト回路、ＣＳ２は本発明の内部状態
変更回路である。
チップセレクト回路ＣＳ，は負荷抵抗Ｒｃ，，Ｒｃ２、
トランジスタＴｃ，，Ｔｃ２および定電流源ｌｃ，から
なり、チップセレト入力ＣＳでセンスアンプＳＡを制御
する。即ち、入力ＣＳがＬレベルのときトランジスタＴ
ｃ２はオフ、Ｔｃ，はオンとなり、Ｔｃ，のコレクタか
ら取出される電位がセンスアンプＳＡをアクティブにす
る。トランジスタＴｃ，に与える基準電圧Ｖ，は例えば
一１．３Ｖである。書込みアンプＷＡはトランジスタＴ
ｗ，〜Ｔ麻、抵抗Ｒｗ，，Ｒ雌、ダイオードＤ，．，Ｄ
，２定電流源ｌｗ等からになり、ライトイネーブル（詳
しくはその反転信号）ＷＥが日となる議出し時にはトラ
ンジスタＴｗ４をオンにして、ダイオードＤ，．，Ｄ，
２を通して負荷抵抗Ｒ側Ｒ形に均等な電圧（Ｒ肘Ｘ芸Ｉ
Ｗ＝Ｒ他×享・Ｗ）を発生し、ヱミッタホロワトランジ
スタＴ船，Ｔｗ６によりトランジスタＴｓ，，Ｔｓ２の
ベース電位Ｖｏの Ｖｏ，を共に前述した議出し基準電
圧ＶＲに設定する。またＷＥ＝Ｌの書込み時にはトラン
ジスタＴ舵がオンとなるのでトランジスタＴ側Ｔ岬はデ
ータ入力Ｄ，Ｎに応じてそのいずれか一方だけがオンと
なり、トランジスタＴｓ・，Ｔｓ２のベース電位が書込
みデータＤ，Ｎの“１”、“０”に応じた異なるものに
なる（Ｖｏｏ主Ｖｏ，）。この書込アンプＷＡで用いら
れる基準電圧ｙ２は例えば一２．１Ｖである（Ｖ，はＣ
Ｓ，と同時）。本例では、内部回路がトランジスタＴｃ
Ｌ，，Ｔｓ，、篭流源ＩＲ，よりなる電流スイッチ又は
トランジスタＴｃＬ２，Ｔｓ２、電流源ＩＲ２よりなる
電流スイッチで、内部信号電圧がトランジスタＴｃし・
，ＴｃＬ２のベース電圧である。本例の内部状態変更回
路ＣＳ２は第３の基準電位Ｖ３を有するカレントスイッ
チで、トランジスタＴｃ３，Ｔｃ４と定電流源ｌｃ２か
らなる。
トランジスタＴｃ，，Ｔｃ２および定電流源ｌｃ，から
なり、チップセレト入力ＣＳでセンスアンプＳＡを制御
する。即ち、入力ＣＳがＬレベルのときトランジスタＴ
ｃ２はオフ、Ｔｃ，はオンとなり、Ｔｃ，のコレクタか
ら取出される電位がセンスアンプＳＡをアクティブにす
る。トランジスタＴｃ，に与える基準電圧Ｖ，は例えば
一１．３Ｖである。書込みアンプＷＡはトランジスタＴ
ｗ，〜Ｔ麻、抵抗Ｒｗ，，Ｒ雌、ダイオードＤ，．，Ｄ
，２定電流源ｌｗ等からになり、ライトイネーブル（詳
しくはその反転信号）ＷＥが日となる議出し時にはトラ
ンジスタＴｗ４をオンにして、ダイオードＤ，．，Ｄ，
２を通して負荷抵抗Ｒ側Ｒ形に均等な電圧（Ｒ肘Ｘ芸Ｉ
Ｗ＝Ｒ他×享・Ｗ）を発生し、ヱミッタホロワトランジ
スタＴ船，Ｔｗ６によりトランジスタＴｓ，，Ｔｓ２の
ベース電位Ｖｏの Ｖｏ，を共に前述した議出し基準電
圧ＶＲに設定する。またＷＥ＝Ｌの書込み時にはトラン
ジスタＴ舵がオンとなるのでトランジスタＴ側Ｔ岬はデ
ータ入力Ｄ，Ｎに応じてそのいずれか一方だけがオンと
なり、トランジスタＴｓ・，Ｔｓ２のベース電位が書込
みデータＤ，Ｎの“１”、“０”に応じた異なるものに
なる（Ｖｏｏ主Ｖｏ，）。この書込アンプＷＡで用いら
れる基準電圧ｙ２は例えば一２．１Ｖである（Ｖ，はＣ
Ｓ，と同時）。本例では、内部回路がトランジスタＴｃ
Ｌ，，Ｔｓ，、篭流源ＩＲ，よりなる電流スイッチ又は
トランジスタＴｃＬ２，Ｔｓ２、電流源ＩＲ２よりなる
電流スイッチで、内部信号電圧がトランジスタＴｃし・
，ＴｃＬ２のベース電圧である。本例の内部状態変更回
路ＣＳ２は第３の基準電位Ｖ３を有するカレントスイッ
チで、トランジスタＴｃ３，Ｔｃ４と定電流源ｌｃ２か
らなる。
トランジスタＴｃ４のベースはトランジスタＴｃ２のベ
ースと共通に接続され、同様にチップセレクト入力ＣＳ
が印加される。トランジスタＴｃ３はトランジスタＴｗ
４とコレクタを共通に接続し、そのベースには第１、第
２の基準電圧Ｖ，，Ｖ２より充分に低く、通常のチップ
セレクトレベルではＶ３＞ＣＳとなり得ないレベルの基
準電圧Ｖ３が印加される。従って、通常動作時には常に
トランジスタＴｃ３がカットオフするので、回路ＣＳ２
を設けたことによる影響はない。つまり、通常の議出し
時には第４図に実線で示すように充分にノイズマージン
をとった読出し基準電圧ＶＲがトランジスタＴｓ・，Ｔ
ｓ２のベースに印加される。これに対し、試験時には入
力ＣＳを通常使用するレベル日（非選択）、Ｌ（選択）
より要に低いレベルとしてＶ３＞ＣＳを成立させ、トラ
ンジスタＴｃ３をオンにする。
ースと共通に接続され、同様にチップセレクト入力ＣＳ
が印加される。トランジスタＴｃ３はトランジスタＴｗ
４とコレクタを共通に接続し、そのベースには第１、第
２の基準電圧Ｖ，，Ｖ２より充分に低く、通常のチップ
セレクトレベルではＶ３＞ＣＳとなり得ないレベルの基
準電圧Ｖ３が印加される。従って、通常動作時には常に
トランジスタＴｃ３がカットオフするので、回路ＣＳ２
を設けたことによる影響はない。つまり、通常の議出し
時には第４図に実線で示すように充分にノイズマージン
をとった読出し基準電圧ＶＲがトランジスタＴｓ・，Ｔ
ｓ２のベースに印加される。これに対し、試験時には入
力ＣＳを通常使用するレベル日（非選択）、Ｌ（選択）
より要に低いレベルとしてＶ３＞ＣＳを成立させ、トラ
ンジスタＴｃ３をオンにする。
トランジスタＴｃ３がオンになれば書込アンプＷＡのト
ランジスタＴｗ４の場合と同様にダイオードＤ，，Ｄ２
を通して抵抗Ｒｗ，，Ｒｗ２に均等な電流が流れる。こ
の電流は定電流源ｌｃ２によるものであるから、ｌｃ２
＞ｌｗとすれば抵抗ＲＷＩ・池こ発生する鰭雌下（ＲＭ
ｘを。２＝Ｒ他×季・均）はトランジスタＴ舵オン時よ
り大となり、検出用トランジスタＴｓ，，Ｔｓ２のベー
ス電位Ｖ。
ランジスタＴｗ４の場合と同様にダイオードＤ，，Ｄ２
を通して抵抗Ｒｗ，，Ｒｗ２に均等な電流が流れる。こ
の電流は定電流源ｌｃ２によるものであるから、ｌｃ２
＞ｌｗとすれば抵抗ＲＷＩ・池こ発生する鰭雌下（ＲＭ
ｘを。２＝Ｒ他×季・均）はトランジスタＴ舵オン時よ
り大となり、検出用トランジスタＴｓ，，Ｔｓ２のベー
ス電位Ｖ。
ｏ，Ｖ。，は通常動作時のＶＲより低くなる。なお試験
するにはＷＥは日とするから、抵抗Ｒｗ，．Ｒ雌には電
流ｌｗとｌｃ２が流れ、特にｌｃ２＞ｌｗとしなくても
電位Ｖ。ｏ，Ｖｏ，は通常動作時より低くなる。これを
示したのが第４図のＶ′Ｒであり、この基準電圧Ｖ′Ｒ
で議出しを行なえばノイズマージン（Ｖ′Ｒ−Ｖｃ）は
第３図に示す高温状態の（ＶＲ一Ｖｃ）に相当する。従
って敢えてチップそのものを高温状態にせずとも常温で
疑似的に高温時の動作チェックができる。しかも通常動
作時に取り得るＣＳの値はトランジスタＴｃ３をオンに
することはできないので、ノイズマージン（ＶＲ−Ｖｃ
）が減少することはない。第６図は本発明の他の実施例
を示す姿部回路図で、内部状態変更回路ＣＳ２の構成が
第５図と異なる。
するにはＷＥは日とするから、抵抗Ｒｗ，．Ｒ雌には電
流ｌｗとｌｃ２が流れ、特にｌｃ２＞ｌｗとしなくても
電位Ｖ。ｏ，Ｖｏ，は通常動作時より低くなる。これを
示したのが第４図のＶ′Ｒであり、この基準電圧Ｖ′Ｒ
で議出しを行なえばノイズマージン（Ｖ′Ｒ−Ｖｃ）は
第３図に示す高温状態の（ＶＲ一Ｖｃ）に相当する。従
って敢えてチップそのものを高温状態にせずとも常温で
疑似的に高温時の動作チェックができる。しかも通常動
作時に取り得るＣＳの値はトランジスタＴｃ３をオンに
することはできないので、ノイズマージン（ＶＲ−Ｖｃ
）が減少することはない。第６図は本発明の他の実施例
を示す姿部回路図で、内部状態変更回路ＣＳ２の構成が
第５図と異なる。
第５図のカレントスイッチ構成では定電流源ｌｃ２が固
定されていたので、外部からＣＳの電圧値を如何に変化
させても基準電圧ｙ′Ｒを任意に変化させることはでき
ないが、本例はこのＶ′ＲをＣＳの電圧値で任意に変更
できるようにしたものである。しかもその構成はトラン
ジスタＴｃ３のェミツタを抵抗Ｒｃ３を通してトランジ
スタＴｃ２のベース、従ってチップセレクト端子に接続
しただけの簡単なものであり、第５図のトランジスタＴ
ｃ４、定電流源ｌｃ２は不要である。本例でもＣＳが通
常の論理レベルではトランジスタＴｃ３がカセットオフ
する様に基準電圧Ｖ３を選定する。そして試験時にはＣ
Ｓの電圧Ｖｃｓを（Ｖ３一Ｖ８Ｅ）以下にしてトランジ
スタＴｃ３にコレクタ電流ｌｃ３を流す。この電流は・
ずＶ生毒三 であるから、Ｖｃｓを変えることで変更できる。
定されていたので、外部からＣＳの電圧値を如何に変化
させても基準電圧ｙ′Ｒを任意に変化させることはでき
ないが、本例はこのＶ′ＲをＣＳの電圧値で任意に変更
できるようにしたものである。しかもその構成はトラン
ジスタＴｃ３のェミツタを抵抗Ｒｃ３を通してトランジ
スタＴｃ２のベース、従ってチップセレクト端子に接続
しただけの簡単なものであり、第５図のトランジスタＴ
ｃ４、定電流源ｌｃ２は不要である。本例でもＣＳが通
常の論理レベルではトランジスタＴｃ３がカセットオフ
する様に基準電圧Ｖ３を選定する。そして試験時にはＣ
Ｓの電圧Ｖｃｓを（Ｖ３一Ｖ８Ｅ）以下にしてトランジ
スタＴｃ３にコレクタ電流ｌｃ３を流す。この電流は・
ずＶ生毒三 であるから、Ｖｃｓを変えることで変更できる。
電流ｌｃ３が変化すれば抵抗Ｒ側 Ｒ雌に発生する電圧
も変化するので、トランジスタＴ舵，Ｔｗ６の出力Ｖ。
ｏ，Ｖｏ，、従って第４図のびＲは変化する。かかる内
部状態変更回路ＣＳ２であれば、定まった高温状態だけ
の試験でなく、常温から順次温度を上昇させたと等価な
状態での各種試験を行なうことができる。この方法によ
ればまず高温まで動作するサンプルを常温でＶｃｓを下
げ動作しなくなる臨界レベルＶｃｓ，を求め、次に高温
で動作しないサンプルについても同様にＶｃｓ２を求め
る。このＶｃｓ，とＶｃｓ２の間の適当なしベルを与え
ることにより高温で不良となる素子を常温においてリジ
ェクトできる。本発明は以上述べたメモリの謙出基準レ
ベルのみに適用されるのではなくもっと広い範囲にも適
用できる。
も変化するので、トランジスタＴ舵，Ｔｗ６の出力Ｖ。
ｏ，Ｖｏ，、従って第４図のびＲは変化する。かかる内
部状態変更回路ＣＳ２であれば、定まった高温状態だけ
の試験でなく、常温から順次温度を上昇させたと等価な
状態での各種試験を行なうことができる。この方法によ
ればまず高温まで動作するサンプルを常温でＶｃｓを下
げ動作しなくなる臨界レベルＶｃｓ，を求め、次に高温
で動作しないサンプルについても同様にＶｃｓ２を求め
る。このＶｃｓ，とＶｃｓ２の間の適当なしベルを与え
ることにより高温で不良となる素子を常温においてリジ
ェクトできる。本発明は以上述べたメモリの謙出基準レ
ベルのみに適用されるのではなくもっと広い範囲にも適
用できる。
それは常温以外の温度での良、不良を上記Ｖｃｓに関連
づけられるものであれば何でもよい。またこれはバィポ
ーラメモリに限らずＭＯＳメモリにも適用できる。この
場合ＣＳ入力に二つの闇値を設けるにはトランジスタに
二つの闇値をもたせればよい。またＶｃｓをクリテイカ
ルなパラメータに結びつけるように内部結線をしてもよ
い。さらに、ＣＳ入力は試験時には日（非選択）にしな
いという事情があるので、内部状態変更用にチップセレ
クト端子を兼用することは都合がよいが、他の端子を用
いて内部状態変更回路ＣＳ２を制御することもできる。
以上述べたように本発明によれば、簡単な回路をチップ
内に設けるだけでそしてチップ端子数は増加することな
く、外部から常温以外の内部状態を疑似的に作り出すこ
とができるので、出荷試験等が簡単になる利点がある。
づけられるものであれば何でもよい。またこれはバィポ
ーラメモリに限らずＭＯＳメモリにも適用できる。この
場合ＣＳ入力に二つの闇値を設けるにはトランジスタに
二つの闇値をもたせればよい。またＶｃｓをクリテイカ
ルなパラメータに結びつけるように内部結線をしてもよ
い。さらに、ＣＳ入力は試験時には日（非選択）にしな
いという事情があるので、内部状態変更用にチップセレ
クト端子を兼用することは都合がよいが、他の端子を用
いて内部状態変更回路ＣＳ２を制御することもできる。
以上述べたように本発明によれば、簡単な回路をチップ
内に設けるだけでそしてチップ端子数は増加することな
く、外部から常温以外の内部状態を疑似的に作り出すこ
とができるので、出荷試験等が簡単になる利点がある。
図面の簡単な説明第１図はバィポーラメモリセルの一例
を示す回路図、第２図および第３図はその動作説明図お
よび溢度特性図、第４図および第５図は本発明の一実施
例を示す動作説明図および回路図、第６図は本発明の他
の実施例を示す要部回路図である。
を示す回路図、第２図および第３図はその動作説明図お
よび溢度特性図、第４図および第５図は本発明の一実施
例を示す動作説明図および回路図、第６図は本発明の他
の実施例を示す要部回路図である。
図中〜ＣＥＬ，ＣＥＬはメモリセル、Ｔｓ・，Ｔｓ２は
検出用トランジスタ、ＷＡは書込アンプ、ＣＳ，はチッ
プセレクト回路、ＣＳ２は内部状態変更回路である。第
１図 第２図 第３図 第４図 第５図 第６図
検出用トランジスタ、ＷＡは書込アンプ、ＣＳ，はチッ
プセレクト回路、ＣＳ２は内部状態変更回路である。第
１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- １ 基板に集積回路を形成してなる半導体集積回路装置
において、通常動作時に所定の基準電圧と内部信号電圧
とを所定のノイズマージンを有して比較動作する内部回
路と、試験時に該内部回路の該基準電圧と内部信号電圧
との差を小にし、該内部回路に通常動作時より小さいノ
イズマージンで比較動作せしめるようにした内部状態変
更回路とを具備してなることを特徴とする半導体集積回
路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55141656A JPS6010400B2 (ja) | 1980-10-09 | 1980-10-09 | 半導体集積回路装置 |
| EP81304673A EP0050008A3 (en) | 1980-10-09 | 1981-10-08 | Semiconductor device |
| US06/310,296 US4459686A (en) | 1980-10-09 | 1981-10-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55141656A JPS6010400B2 (ja) | 1980-10-09 | 1980-10-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5766599A JPS5766599A (en) | 1982-04-22 |
| JPS6010400B2 true JPS6010400B2 (ja) | 1985-03-16 |
Family
ID=15297111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55141656A Expired JPS6010400B2 (ja) | 1980-10-09 | 1980-10-09 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4459686A (ja) |
| EP (1) | EP0050008A3 (ja) |
| JP (1) | JPS6010400B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641400A (en) * | 1987-03-31 | 1989-01-05 | Guenter Marx | Hearing aid |
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| US5200924A (en) * | 1989-03-30 | 1993-04-06 | Synergy Semiconductor Corporation | Bit line discharge and sense circuit |
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| KR0132756B1 (ko) * | 1993-03-15 | 1998-04-16 | 원본미기재 | 이씨엘(ecl) 회로의 번인 방법 및 장치 |
| US6694465B1 (en) * | 1994-12-16 | 2004-02-17 | Texas Instruments Incorporated | Low overhead input and output boundary scan cells |
| JP3866444B2 (ja) * | 1998-04-22 | 2007-01-10 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置及びその内部信号モニタ方法 |
| US7016249B2 (en) * | 2003-06-30 | 2006-03-21 | Intel Corporation | Reference voltage generator |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5375828A (en) * | 1976-12-17 | 1978-07-05 | Hitachi Ltd | Semiconductor circuit |
| JPS6042551B2 (ja) * | 1977-10-24 | 1985-09-24 | 株式会社日立製作所 | 半導体記憶回路 |
| JPS5564684A (en) * | 1978-11-08 | 1980-05-15 | Nec Corp | Integrated-circuit device |
| JPS5833634B2 (ja) * | 1979-02-28 | 1983-07-21 | 富士通株式会社 | メモリセルアレイの駆動方式 |
| JPS5847792B2 (ja) * | 1979-07-26 | 1983-10-25 | 富士通株式会社 | ビット線制御回路 |
-
1980
- 1980-10-09 JP JP55141656A patent/JPS6010400B2/ja not_active Expired
-
1981
- 1981-10-08 EP EP81304673A patent/EP0050008A3/en not_active Ceased
- 1981-10-09 US US06/310,296 patent/US4459686A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641400A (en) * | 1987-03-31 | 1989-01-05 | Guenter Marx | Hearing aid |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0050008A2 (en) | 1982-04-21 |
| EP0050008A3 (en) | 1984-01-11 |
| US4459686A (en) | 1984-07-10 |
| JPS5766599A (en) | 1982-04-22 |
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