JPS60101656A - Buffer memory - Google Patents
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- JPS60101656A JPS60101656A JP58209416A JP20941683A JPS60101656A JP S60101656 A JPS60101656 A JP S60101656A JP 58209416 A JP58209416 A JP 58209416A JP 20941683 A JP20941683 A JP 20941683A JP S60101656 A JPS60101656 A JP S60101656A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
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- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は主記憶装置上のデータの写し全ブロック単位
で格納するバッファ日己憶装置に関し、特にそのバッフ
ァ記憶装置に固定エラーが発生した場合の処理に関する
ものである。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a buffer storage device that stores a copy of data in a main memory device in units of blocks, and particularly to a buffer storage device that stores a copy of data in a main memory device in units of blocks. It is related to processing.
従来この種の装置として第1図に示すものがあった。図
において11)はアドレスレジスタでアリ、演算処理装
置からアクセス要求のめったアドレス情報(主記憶装置
にアクセスするためのアドレス情報)全保持する。12
1はデルタアレイで主記憶装置のデータの写し全ブロッ
ク単位で格納し、(3)はデータアレイ(2)のアドレ
ス情報を格納するアドレスアレイである。(41はアド
レスレジスタfi+の内容がアドレスアレイ(3)内に
存在するか否かヲv爾べるための比較回路(図面り己号
をC1vIK)とする)、15)は縮退情報ft自己憶
する縮退レジスタ、(5)はエンコーダ(ENCODE
R)である。ところで、第1図に示す実施例ではダーク
アレイ+21内には8×64個のデータが格納されてお
り、80つ×64カラムに配列されている。データアレ
イ(21内のデータの配列に対応して当該データのアド
レス情報もアドレスアレイ(31内に80つ×64カラ
ムに配列されている。アクセスすべきデータの主記憶装
置内でのアドレスがアドレスレジスタ(1)にセットさ
れ、最初しC1このアドレスレジスタ(1)にセットさ
れた了ドレスに対応するデータがデータアレイ(21内
に存在するか否かカiJべりれる。アドレスレジスタ(
1)にセットされるアドレスの1位6ビツトがブロック
内アドレス情報であるカラムアドレスとしてアドレスア
レイ(:3)の和尚するカラムにアクセスする。アドレ
スアレイf3+内の1つのカラムの1つのロウによって
定められる記憶位置には、データアレイ(21内の四−
のカラムの同一のロウに格納されているデータの、主記
憶装置内のアドレスのうち下位6ビツトのカラムアドレ
スを除いたアドレス1n報か記tWされている。したが
って、アドレスレジスタ(1;にセットされたアドレス
のうちのカラムアドレスでアドレスアレイ(3)のカラ
ム金選択し、四−カラムに桓する8個のロウのデータを
同時に読出し、との読出したデータのそれぞれをアドレ
スレジスタ(1)にセットされたアドレスのうちのカラ
ムアドレスを除く他のビットと比較回路(41で比較し
、8個の比較回路(4)のうち比較一致を示す信号(仮
に論理「1」の信号とする)を出力するものが1つあれ
ば、アドレスレジスタ(1)にセットされたアドレスに
対応するデータはデータアレイ(21内に存在すること
を意味する。また、そのデータはカラムアドレスにより
定められるカラムに存在し、かつ、此程回路(4)の出
力が論理「1」全示すロウに存在することを意味する。A conventional device of this type is shown in FIG. In the figure, reference numeral 11) is an address register that holds all address information (address information for accessing the main memory) rarely requested for access from the arithmetic processing unit. 12
Reference numeral 1 denotes a delta array that stores copies of data in the main memory in units of all blocks, and reference numeral 3 represents an address array that stores address information of data array (2). (41 is a comparator circuit (in the drawing, its code is C1vIK) for checking whether the contents of the address register fi+ exist in the address array (3), and 15) is the degenerate information ft self-memory. The degenerate register (5) is the encoder (ENCODE).
R). By the way, in the embodiment shown in FIG. 1, 8×64 pieces of data are stored in the dark array +21, and are arranged in 80×64 columns. Corresponding to the arrangement of data in the data array (21), address information for the data is also arranged in the address array (31) in 80 x 64 columns.The address in the main memory of the data to be accessed is It is checked whether the data corresponding to the address set in register (1) exists in the data array (21) or not.
The first 6 bits of the address set in 1) access the column to be modified in the address array (:3) as a column address which is intra-block address information. The storage location defined by one row of one column in address array f3+ includes data array (4-
Addresses 1n of the addresses in the main memory excluding the column address of the lower 6 bits of the data stored in the same row of the columns are recorded. Therefore, the column address of the address register (1;) is used to select the column address of the address array (3), and the data of the eight rows assigned to the fourth column are read out simultaneously. are compared with other bits of the address set in the address register (1) except for the column address in the comparison circuit (41), and a signal (temporarily logical If there is one device that outputs a "1" signal, it means that the data corresponding to the address set in the address register (1) exists in the data array (21). exists in the column determined by the column address, and means that the output of the circuit (4) is present in the row indicating all logic "1".
どの比較回路(4:からも論理r I J’e示す信号
が出力されぬときはそのアドレスに対応するデータはデ
ータアレイ(2;内に存在しないことを示す。したがっ
て、比較回路(41の出力によって(エンコーダ(6)
を介して)データアレイ(2)のロウにアクセスし、ア
ドレスレジスタ(1)にセットされたアドレスのうちの
カラムアドレスによってデータアレイ(2)のカラムに
アクセスしてアドレスレジスタ(1)にセットされたア
ドレスのデータケデータアレイ(21から読出すことが
できる。If the signal indicating the logic r I J'e is not output from any of the comparison circuits (4:), it means that the data corresponding to that address does not exist in the data array (2;). Therefore, the output of the comparison circuit (41) by (encoder(6)
accesses the row of the data array (2) via the column address set in the address register (1), and accesses the column of the data array (2) by the column address of the addresses set in the address register (1). The data at the specified address can be read from the data array (21).
こうして臨出されたデータは、たとえばパリティチェッ
カによって、その符号誤りの有無が検査され、符号誤り
がなければ正しいデータとして用いられ、杓号誤りが1
9)出された場合&:I: 19+ >i、:のエラー
処理が行われ、このエラー処理によってバッファ記憶装
置のハードウェアにおける固Wエラーであることが検出
されると、データアレイ(21のうちの同市エラーに関
連した1部分を等価的に切ン;1しず縮退処理を行う。The data output in this way is checked for code errors by a parity checker, for example, and if there is no code error, it is used as correct data.
9) If &:I: 19+ >i, : error processing is performed, and if this error processing detects that it is a fixed W error in the hardware of the buffer storage device, the data array (21) is Equivalently cut the part related to the same city error;
従来の縮退処理では、同定エフ−に1v1迎したロウ(
1! 1図に示す例ではロウA3が固定エラーに関連し
たロウとする)tvyy4号に対応する縮退レジスタ(
51のビットにが4埋「1」ケセノトし、I+ii:!
埋「1」がセットされているビットにズ・1応する比較
回路(41からは比較の五′:米いかんにかかわらず席
に655.埋「0」を出力させる。しプCかって、Ei
’+ 1図にか・1線で力\し7−二ように、データア
レイ12)においてもアドレスアレイ(3)においても
ロウナ3は切りMlされたと等イ曲になる。In conventional degeneracy processing, the row (
1! In the example shown in Figure 1, it is assumed that row A3 is a row related to a fixed error).
The 51st bit is filled with 4 "1"s, and I+ii:!
The comparator circuit corresponding to the bit set to ``1'' (from 41, the comparison circuit 5' outputs 655.
'+1 As shown in Figure 1 and 7-2, the rowa 3 in both the data array 12) and the address array (3) is equivalent to being cut Ml.
従来の縮退処理は以上のよ″)&(イエわれるので、切
シ離す必要のないメモリ部分逢で切υ[11fず給果に
なるという欠点があった。たとえば、カラムアドレスの
6ビツトがr 000010 J のようなビットパタ
ーンでカラムナ2が選択′され、ロウ寺3に対応する比
較回路(41から論理「]」の信号が出て、データアレ
イ(2)のロウ寺3カラム≠2のデータが読出され、こ
のデータに符号誤りがあってエラー処理の結果、ハード
ウェアの固定エラーと判定されたとき、固定エラーの存
在するデータアレイ(2;の部分はロウ寺3カラムナ2
にヌ・j応するメモリ部分だけであるのに、ロウ寺3に
糾するすべてのカラムが縮退レジスタ(51によって切
離され、バッファ記憶装置のヒツト重金不安に低下させ
るという欠点があった。Conventional degeneracy processing has the disadvantage that the memory portions that do not need to be separated result in a result of cutting υ[11f.For example, if the 6 bits of the column address Column 2 is selected with a bit pattern such as 000010 J, and a logic "]" signal is output from the comparison circuit (41) corresponding to Row 3, and the data in Row 3 column ≠ 2 of data array (2). is read out, and when this data has a code error and as a result of error processing it is determined that it is a hardware fixed error, the data array where the fixed error exists (2; part is
Although it is only the memory portion corresponding to the data, all the columns stored in the row register 3 are separated by degenerate registers (51), which has the disadvantage that the buffer storage capacity becomes unreliable.
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明ではロウに対してたけで
なく、カラムにヌ=J しても縮退レジスタを設け、2
つの縮退レジスタのビットの論理積しこよって切り離し
を行うようにしたものでるる〔発明の実施例〕
以下この発明の実施例を図面について説明する。This invention was made to eliminate the drawbacks of the conventional ones as described above.In this invention, a degenerate register is provided not only for rows but also for columns.
[Embodiments of the Invention] Examples of the present invention will be described below with reference to the drawings.
第2図はこの発明の一実施例を示すブロック図で、@1
図と同一符号は同−又は相当部分?示し、IJは41図
の(5)に相当するロウ方向h’+退レジスタ、(2り
はカラム方向縮退レジスタである。lことえば、カラム
≠2、ロウ寺3のデータをデータアレイ(2)から読出
して杓号誤りを検出し、エラー処理の結果データアレイ
(21の同定エラーと判定し7ことき、縮退レジスタQ
(jのす3のビットと、I’!’を退レジスタ(21)
のす2のビットとに簡埋「1」全セットする。Figure 2 is a block diagram showing one embodiment of this invention.
Are the same numbers as in the figure the same or corresponding parts? , IJ is the row direction h'+retraction register corresponding to (5) in Figure 41, and (2 is the column direction degeneracy register.In other words, column ≠ 2, data in row 3 is stored in the data array (2). ) to detect an error, and as a result of error processing, it is determined that there is an identification error in the data array (21).
(J minus 3 bits and I'!' are removed from the register (21)
All bits of No. 2 are set to ``1''.
次に第3図は第2図における比較回路+41γ1JjF
、効化するための制御回路の設計例金星すブロック図で
、2t!2図と同一41号は同一部分を71・し、(3
1)はセレクタ、(32)はカラムアドレス、(33)
はアンドゲートである。カラム方向縮退レジスタ(2υ
の各ビットのうち、カラムアドレス(32)と一致する
Xi号のビットの論理がセレクタ(3υから読出されで
アンドゲート(33) i制御するので、縮退レジスタ
121Jに論理「1」がセットされているロウにヌ・1
応する比較回路(41が、カラムアドレス(32〕が幼
退レジスタ(2υに論理rlJがセットされているカラ
ム位置金星している間だけ無効化されるので、第2図に
示す例ではロウ寺3、カラムナ2に対応するメモリ部分
だけが切りPIIIされることになる。なおi@ 3
図のレジスタ(2υとセレクタ(3υによってlビット
(]4アドレスのRAM?構成しカラムアドレスによっ
てアクセスするよう構成することができる。Next, Figure 3 shows the comparison circuit +41γ1JjF in Figure 2.
, a design example of a control circuit to improve the effectiveness of Venus block diagram, 2t! No. 41, which is the same as Figure 2, has the same parts as 71 and (3
1) is the selector, (32) is the column address, (33)
is an and gate. Column direction degenerate register (2υ
Among the bits of , the logic of the Xi bit that matches the column address (32) is read from the selector (3υ) and controls the AND gate (33), so logic "1" is set in the degenerate register 121J. Nu 1 in the row
In the example shown in FIG. 3. Only the memory part corresponding to columnar 2 will be cut and PIII will be cut.
The register (2υ) and selector (3υ) shown in the figure constitute an l-bit (] 4-address RAM?, and it can be configured to be accessed by a column address.
〔発明の効果J
以上のようにこの発明によれは、ロウ方向ftl!i退
レジスタと共にカラム方向縮退レジスタを設けその論理
積によシ切9離しを行うようにしたので、従来のように
iE常々メモリ部分を切り離すことがないため、従来の
ものよりも、ヒツト率の低下を小さくすることができる
。[Effect of the invention J As described above, according to the present invention, the row direction ftl! Since a column-direction degenerate register is provided along with the i-degenerate register, and the logical product is used to perform the disconnection, the iE memory part is not always disconnected as in the past, so the hit rate can be improved more than the conventional one. The decrease can be reduced.
第1図は従来の装置金星すブロック図、纂2図はこの発
明の一実施例を示すブロック図、第3図は第2図におけ
る比軟回路を無効化するための制御回路の設計例金星す
フロック図である。
(1)・・アドレスレジスタ、(21・・・データアレ
イ、(31・・・アドレスアレイ、(41・・・比1・
q101r4.121J・・・ロウブチ向縮退レジスタ
、(2す・・・カラム方向線つ民レジスタ。
尚、各図中同一符号は同−又は相当ttl1分・金星づ
−0代理人 大 岩 窄 雄
第1図
市廿示牡士五イ。
−一ロウFig. 1 is a block diagram of a conventional device, Fig. 2 is a block diagram showing an embodiment of the present invention, and Fig. 3 is a design example of a control circuit for nullifying the comparative soft circuit in Fig. 2. FIG. (1) Address register, (21... Data array, (31... Address array, (41... Ratio 1)
q101r4.121J... Row direction degenerate register, (2... Column direction line register. In addition, the same symbol in each figure is the same - or equivalent ttl 1 minute / Venus Zu - 0 agent. Figure 1 City Shower 5 I. - 1 Row
Claims (1)
格納するバッファ記憶装置において、上記主記憶装置に
アクセスするためのアドレス情報がセットされるアドレ
スレジスタと、同一ブロックを構成する複数個のデータ
がカラム方向に順番に配列され、複数個のブロックのデ
ータがロウ方向に配列されて格納されるデータアレイと
、 このデータアレイ中のデータ配列に対応してカラム方向
とロウ方向に配列され、対応するデータのアドレス情報
のうちのブロック内アドレス情報であるカラムアドレス
を除くアドレス情報のビットパターンが格納されている
アドレスアレイと、上ti己子アドレスレジスタセット
されたアドレス情報のうちの上記カラムアドレスによシ
上記アドレスアレイの検数のロウを同時に読出し、この
読出した情報をそれぞれ上6Bアドレスレジスタにセッ
トされたアドレス情報のうちの上記カラムアドレスを除
くアドレス情報のビットパターンと比較するそれぞれの
比較回路と、 比較回路の出力が比$ −#を示すロウと上記カラムア
ドレスにより指足されるカラム1〜Ll+iのデータ金
上記データアレイがら読出す手段と、とV読出したデー
タの検査の紀f朱、ハードウェアに固定エラーありと判
定した場合、ロウ方向縮退レジスタの当該ロウに対応す
るビットに論理「1」全設定し、カラム方向縮退レジス
タの当該カラムに刈JC,vするビットに−(lI里’
I J (ll’Nt>1ミする手段と、 上記カラムアドレス〃・上記ツノラム方向権退レジスタ
内の61i埋「1」のビットのビット番号金星している
場合、上記ロウ方向縮退レジスタ内の論理rlJのビッ
トのビット番号に対応するロウの比較回路と無効化する
手段とをItj+えたことを特徴とするバッファ記憶装
@。[Scope of Claims] A buffer storage device that stores a copy of data on a main storage device of a computer in units of blocks, which constitutes the same block as an address register in which address information for accessing the main storage device is set. A data array in which multiple pieces of data are arranged in order in the column direction and data in multiple blocks is arranged and stored in the row direction. an address array in which bit patterns of address information are stored, excluding column addresses, which are intra-block address information of the address information of the corresponding data, and upper and lower child address registers. The count rows of the address array are simultaneously read out according to the column address of , and the read information is compared with the bit pattern of the address information set in the upper 6B address registers excluding the column address. means for reading data from the data array of columns 1 to Ll+i indicated by the row whose output from the comparison circuit indicates the ratio $-# and the column address; If it is determined that there is a fixed error in the hardware during the inspection, all bits corresponding to the row in the row degeneracy register are set to logic "1", and the corresponding column in the column degeneracy register is set to JC,v. Bit-(lIri')
I J (I J A buffer storage device @ characterized in that Itj+ includes a row comparison circuit corresponding to the bit number of the bit of rlJ and invalidating means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58209416A JPS60101656A (en) | 1983-11-08 | 1983-11-08 | Buffer memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58209416A JPS60101656A (en) | 1983-11-08 | 1983-11-08 | Buffer memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60101656A true JPS60101656A (en) | 1985-06-05 |
Family
ID=16572515
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58209416A Pending JPS60101656A (en) | 1983-11-08 | 1983-11-08 | Buffer memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60101656A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62251855A (en) * | 1986-04-23 | 1987-11-02 | Nec Corp | Replacement system |
JPS63178354A (en) * | 1987-01-20 | 1988-07-22 | Hitachi Ltd | Replacement control system for buffer memory |
US8060698B2 (en) | 2006-02-27 | 2011-11-15 | Fujitsu Limited | Method and apparatus for controlling degradation data in cache |
-
1983
- 1983-11-08 JP JP58209416A patent/JPS60101656A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62251855A (en) * | 1986-04-23 | 1987-11-02 | Nec Corp | Replacement system |
JPS63178354A (en) * | 1987-01-20 | 1988-07-22 | Hitachi Ltd | Replacement control system for buffer memory |
JPH0548501B2 (en) * | 1987-01-20 | 1993-07-21 | Hitachi Ltd | |
US8060698B2 (en) | 2006-02-27 | 2011-11-15 | Fujitsu Limited | Method and apparatus for controlling degradation data in cache |
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