JPS6010149Y2 - 同期切替補償回路 - Google Patents

同期切替補償回路

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Publication number
JPS6010149Y2
JPS6010149Y2 JP1977061204U JP6120477U JPS6010149Y2 JP S6010149 Y2 JPS6010149 Y2 JP S6010149Y2 JP 1977061204 U JP1977061204 U JP 1977061204U JP 6120477 U JP6120477 U JP 6120477U JP S6010149 Y2 JPS6010149 Y2 JP S6010149Y2
Authority
JP
Japan
Prior art keywords
circuit
shift register
horizontal
flop
flip
Prior art date
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Expired
Application number
JP1977061204U
Other languages
English (en)
Other versions
JPS53155327U (ja
Inventor
哲男 猪瀬
Original Assignee
日本電気ホームエレクトロニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気ホームエレクトロニクス株式会社 filed Critical 日本電気ホームエレクトロニクス株式会社
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Publication of JPS6010149Y2 publication Critical patent/JPS6010149Y2/ja
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Description

【考案の詳細な説明】 本考案はシフトレジスタによって蓄えられた情報を所定
の水平、垂直同期信号に従って陰極線管画面に表示する
装置の同期切替補償回路に関するものである。
周知のように放送局から送出されるテレビ映像信号中の
水平、垂直の同期信号はテレビ番組が中央局と地方局、
VTRとスタジオカメラなどの間で切替られる際に、同
期パルスの周期が乱れる。
ところで、メインメモリとしてシフトレジスタを用いた
場合、このメモリに蓄積された文字信号は1つフィール
ド内にメモリ内を循還するようにクロックパルスを与え
て読出す。
このクロックパルスの制御は受信した水平、垂直の同期
パルスを利用している。
この受信同期パルスは前述のように、送信側の画像切替
などのとき、周期関係が変動する場合があり、この時点
で読出し中のメインメモリが1フイールドの中間にある
と、メモリからの読出し信号は画像の位置がずれて、文
字9図形が乱れる現象がある。
本考案は上記欠点を除くことを目的としている。
第1図は本考案の実施例のブロック図で、図において1
は受信機のAFCから得た水平同期パルスの入力端子、
2は文字信号のドツトクロックパルスいいかえれば読出
し用クロックパルス(例えば1.43MHz)の入力端
子。
3は受信機から得た垂直同期パルス入力端子である。
4は遅延回路(例えばモノマルチバイブレータ−)5は
水平同期カランター、6,8,10はアンド回路、7は
フリップフロップ、7は垂直同期カウンター、11はメ
インメモリである。
第2図は第1図の水平周期カウンターの動作説明の波形
図、第3図は垂直周期カウンターの動作説明の波形図で
ある。
本考案回路の動作はつぎのとおりである。
なお図に示したブロックはメモリへの書込み動作にも共
通部が多いが以下の説明は、メモリからの読出しについ
てのみ述べる。
第1図の入力端子1へはAFC出力の水平同期信号が導
入されるが、この波形を第2図Aに示す。
遅延回路4は入力パルスと同時に応動腰設定された時刻
、すなわち文字情報読出し開始時刻まで待合せて復旧す
る。
その動作波形を同図Bに示す。
水平同期カウンター5は4の復旧、すなわち第2図Bの
立上りから動作を開始し、入力端子2からのクロックパ
ルスを計数し、設定されている文字信号の1走査分の計
数を行うと停止し、その出力波形は同図Cに示される。
従ってCの波形の正論理値の時間だけゲート6が開き、
水平同期の読出しクロックパルスが得られる。
つぎに入力端子3へは受信機の垂直同期パルスが導かれ
、フリップフロップ7が動作すると、その出力はゲート
8を開いて、水平同期パルスが垂直周期カウンター9へ
入力される。
カウンター9は水平同期パルスを計数し、その計数値を
主伐する間はaからゲート10を開くようにゲートパル
スを出力する。
したがって、アンド回路6の出力はゲート10を介して
メインメモリの読出しクロックパルスとなる。
カウンタ9のbの出力は、カウンタの一巡末期、例えば
1枚の画面が262Hのとき計数値262のキャリアウ
ドに相当するパルスで形成され、7および9をリセット
させる。
第3図りは第1図3の入力垂直同期パルス波形、Eはフ
リップフロップ7の出力波形、Fはカウンター9の出力
aの波形を示したものである。
波形図りのうち記号Nは正常周期の垂直同期パルス、記
号Uはテレビカメラ切替時等の場合の異常周期のパルス
の場合である。
またフリップフロップ7の波形Eにおいて、その立下り
は9の出力すによってリセットされたものである。
垂直同期パルスが正常周期であれば波形りの立下りの直
前に波形Eはリセットされているのでカウンター9は、
垂直同期パルスを受けたときから計数を開始する。
異常周期Uの場合、すなわちカウンター9の計数の途中
では、フリップフロップ7がそのまま変化を起さないの
で、カウンター9は262Hまで計数を続行し、この計
数の一巡し終ったときフリップフロップ7をリセットさ
せる。
したがって、フリップフロップ7はつぎの垂直同期パル
スが与えられるまでリセット状態を維持し、ゲート8を
閉じている。
その結果、この間ではカウンタ9はその計数を休止する
この休止期間にはゲート10が閉じられメモリの読出し
は行なわれないが、つぎの垂直同期パルスが与えられる
までのこの時間は1フイ一ルド期間以下の短時間となる
から、画面上では問題とはならない。
また水平走査については、AFCの動作特性から切替え
時の位相のずれは一般に1μs以下で表示期間への影響
はないものである。
以上の説明で明らかなように、本考案では、文字放送の
受信において、メインメモリ特にシフトレジスタからの
読出し映像中に、受信同期信号がビデオカメラの切替え
等による乱れを受けた場合にも、メモリからの読出し作
動中の1フイールドはそのまま続行し、そこで一旦体止
して、つぎの正常周期の垂直同期信号から読み出しの再
動作を開始する。
そして、この一旦体止期間を1フイ一ルド期間以下とす
ることによって、画面上では文字放送受信画像の劣化を
防止する。
【図面の簡単な説明】
第1図は本考案の文字放送受信機の同期切替補償回路、
第2図は水平同期カウントの動作波形説明図、第3図は
垂直周期カウントの動作波形説明図である。 1・・・・・・AFC出力の水平同期パルス入力、2・
・・・・・文字放送のメモリからの読出し用(ドツト)
クロックパルス入力、3・・・・・・受信機からの垂直
同期パルス入力、4・・・・・・遅延回路、5・・・・
・・水平同期カウンター、6・・・・・・アンド回路、
7・・・・・・フリップフロップ、訃・・・・・第1ゲ
ート回路、10・・・・・・第2ゲート回路、9・・・
・・・垂直周期カウンター、11・・・・・・メインメ
モリ、4,5,6・・・・・・第1回路、7゜8.9,
10・・・・・・第2回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 複数個の情報源の選択されたひとつから所定の水平、垂
    直同期信号とともに送られてくる画像情報のうちの1画
    面分の情報が蓄積されるシフトレジスタを画面上の絵素
    と対応するリフレッシュメモリとして構成すべく、前記
    水平同期信号に同期したドツトクロックパルスによって
    前記シフトレジスタの内容を循還する第1回路と、前記
    垂直同期信号に応答して前記シフトレジスタの内容の読
    み出し開始タイミングをとる第2回路とを備えた陰極線
    管ディスプレイ装置において、 前記垂直同期信号が与えられることによってセットされ
    、リセット信号が与えられない限りこのセット状態を維
    持するフリップフロップと、このフリップフロップのセ
    ット状態に応答して前記水平同期信号の通過を許容する
    第1ゲート回路と、第1 このゲート回路より供給される前記水平同期信号を計数
    し、この計数値が前記1画面を構成する走査線数に達し
    たとき、自から前記計数値をクリアするとともに前記フ
    リップフロップに与えるリセット信号を発生するカウン
    タと、 このカウンタから出力されるすべての計数値に応答して
    ゲートを開き、前記シフトレジスタへ供給されるドツト
    クロックパルスの通過を許容する第2ゲート回路とを前
    記第2回路へ付加してなることを特徴とした同期切替補
    償回路。
JP1977061204U 1977-05-13 1977-05-13 同期切替補償回路 Expired JPS6010149Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1977061204U JPS6010149Y2 (ja) 1977-05-13 1977-05-13 同期切替補償回路

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JP1977061204U JPS6010149Y2 (ja) 1977-05-13 1977-05-13 同期切替補償回路

Publications (2)

Publication Number Publication Date
JPS53155327U JPS53155327U (ja) 1978-12-06
JPS6010149Y2 true JPS6010149Y2 (ja) 1985-04-08

Family

ID=28962336

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1977061204U Expired JPS6010149Y2 (ja) 1977-05-13 1977-05-13 同期切替補償回路

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JP (1) JPS6010149Y2 (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5165822A (ja) * 1974-12-05 1976-06-07 Matsushita Electric Ind Co Ltd Seishigazojushinsochi

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5165822A (ja) * 1974-12-05 1976-06-07 Matsushita Electric Ind Co Ltd Seishigazojushinsochi

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Publication number Publication date
JPS53155327U (ja) 1978-12-06

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