JPS599937B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS599937B2 JPS599937B2 JP2086480A JP2086480A JPS599937B2 JP S599937 B2 JPS599937 B2 JP S599937B2 JP 2086480 A JP2086480 A JP 2086480A JP 2086480 A JP2086480 A JP 2086480A JP S599937 B2 JPS599937 B2 JP S599937B2
- Authority
- JP
- Japan
- Prior art keywords
- area
- sequence
- specific
- instruction execution
- hardware
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は、主メモリをハードウェア領域とソフトウェア
領域とに分割し、ソフトウェア領域にはオペレーティン
グ・システムから見ることが出来るプログラムを格納し
、上記ハードウェア領域には特定の複合命令を処理する
ための命令実行手順や特定の事象が発生したときに行う
べき処理の命令実行手順などを格納して置き、特定の複
合命令又は特定の事象が検出された時、割込によつて上
記・゛−ドウエア領域の命令実行手順を実行できるよう
にした情報処理装置に関するものである。
領域とに分割し、ソフトウェア領域にはオペレーティン
グ・システムから見ることが出来るプログラムを格納し
、上記ハードウェア領域には特定の複合命令を処理する
ための命令実行手順や特定の事象が発生したときに行う
べき処理の命令実行手順などを格納して置き、特定の複
合命令又は特定の事象が検出された時、割込によつて上
記・゛−ドウエア領域の命令実行手順を実行できるよう
にした情報処理装置に関するものである。
従来の情報処理装置においては、命令は固定論理回路又
は制御記憶に格納されているマイクロプログラムによつ
て処理されていた。命令には、非常に使用頻度の低い命
令や、非常に複雑多岐にわたる処理によつて実行される
命令などがあるが、このような命令を上記の如き従来の
情報処理装置で実行しようとすると、固定論理回路が非
常に複雑になつたり、マイクロプログラムが増大して制
御記憶の容量が増大したりする。また、上記のような情
報処理装置においては、新しい命令を追加することが非
常に困難であつた。本発明は、上記の欠点を除去するも
のであつて、仕様追加を簡単にできること、及び固定論
理回路を複雑にすることなくもしくはマイクロプログラ
ムを増大させることなく非常に複雑多岐にわたる処理に
よつて実行される命令や使用頻度の小さい命令を実行で
きるようにした情報処理装置を提供することを目的とし
ている。
は制御記憶に格納されているマイクロプログラムによつ
て処理されていた。命令には、非常に使用頻度の低い命
令や、非常に複雑多岐にわたる処理によつて実行される
命令などがあるが、このような命令を上記の如き従来の
情報処理装置で実行しようとすると、固定論理回路が非
常に複雑になつたり、マイクロプログラムが増大して制
御記憶の容量が増大したりする。また、上記のような情
報処理装置においては、新しい命令を追加することが非
常に困難であつた。本発明は、上記の欠点を除去するも
のであつて、仕様追加を簡単にできること、及び固定論
理回路を複雑にすることなくもしくはマイクロプログラ
ムを増大させることなく非常に複雑多岐にわたる処理に
よつて実行される命令や使用頻度の小さい命令を実行で
きるようにした情報処理装置を提供することを目的とし
ている。
さらに特定の事象の生起時、既存のオペレーテイング・
システムに追加すべき、又は追加することが困難な特定
の事象に対する機能を代行することを目的とする。例え
ば、１個の命令が終了する毎に割込み、その統計情報を
得る。一定時間間隔で割込み、主記憶の１ビツト・エラ
ーを発見し訂正する。マシンチエツクで割込み、より詳
細な統計情報を得たり、ハードウエアの回復動作を行な
う、などである。そしてそのため、本発明の情報処理装
置は、主記憶と、割込み機構と、メモリ・アクセス制御
手段と、各種のレジスタと、レジスタ・アクセス手段と
を具備し、上記主記憶は、理論的にソフトウエア領域と
ハードウエア領域とに２分割され、上記ソフトウエア領
域には固定領域が設けられると共に通常のソフトウエア
が格納され、上記ハードウエア領域には固定領域が設け
られると共に特定命令又は特定事象に対する命令実行手
順の列が格納され、上記割込み機構は、特定のレジスタ
が特定の値を有するという条件の下において上記特定命
令が発行又は特定事象の発生が検出されたとき現プログ
ラム状態語を上記ハードウエア領域の固定領域に旧プロ
グラム状態語として格納すると共に上記ハードウエア領
域の固定領域に格納されている新プログラム状態語を現
プログラム状態語とし、これにより上記特定命令又は特
定事象に対応する上記ハードウエア領域内の命令実行手
順の列の実行を開始するように構成され、上記メモリ・
アクセス制御手段は、上記通常のソフトウエアからの上
記ハードウエア領域へのアクセスを禁止すると共に、上
記ハードウエア領域内の命令実行手順の列からの上記ソ
フトウエア領域へのアクセスを可能とし他の特定のレジ
スタが特定の値を有している条件の下において上記ハー
ドウエア領域内の命令実行手順の列が実行されている場
合には上記主記憶へのアクセスを実アドレスで行うと共
にこれを記憶保護の対象とせず、上記他の特定のレジス
タが特定の値を有していない条件の下において上記ハー
ドウエア領域内の命令実行手順の列が実行されている場
合にはその命令実行手順の列へ制御を渡す割込みが起る
直前の現プログラム状態語のモードに従つて上記主記憶
をアクセスするための制御を行うように構成され、上記
レジスタ・アクセス手段は、上記ハードウエア領域内の
命令実行手順の列の実行時にはその命令実行手順の列に
対し通常のソフトウエアの使用可能なレジスタばかりで
なく、通常のソフトウエアの使用不可能な情報処理装置
内部の特殊なレジスタの使用を可能とするよう構成され
、更に上記・・−トウエア領域内の命令実行手順の列の
実行中はハード・マシン・チエツク割込み及びプログラ
ム割込み以外の割込みが禁止されることを特徴とするも
のである。以下、本発明を図面を参照しつつ説明する。
第１図ないし第４図は本発明の要部の１実施例を示すも
のであつて、第１図は主記憶の分割を説明する図、第２
図は割込時のアドレス生成手段のブロツク図、第３図イ
，口はレジスタへのアクセスを説明する図、第４図はメ
モリ・アクセス制御手段のブロツク図である。
システムに追加すべき、又は追加することが困難な特定
の事象に対する機能を代行することを目的とする。例え
ば、１個の命令が終了する毎に割込み、その統計情報を
得る。一定時間間隔で割込み、主記憶の１ビツト・エラ
ーを発見し訂正する。マシンチエツクで割込み、より詳
細な統計情報を得たり、ハードウエアの回復動作を行な
う、などである。そしてそのため、本発明の情報処理装
置は、主記憶と、割込み機構と、メモリ・アクセス制御
手段と、各種のレジスタと、レジスタ・アクセス手段と
を具備し、上記主記憶は、理論的にソフトウエア領域と
ハードウエア領域とに２分割され、上記ソフトウエア領
域には固定領域が設けられると共に通常のソフトウエア
が格納され、上記ハードウエア領域には固定領域が設け
られると共に特定命令又は特定事象に対する命令実行手
順の列が格納され、上記割込み機構は、特定のレジスタ
が特定の値を有するという条件の下において上記特定命
令が発行又は特定事象の発生が検出されたとき現プログ
ラム状態語を上記ハードウエア領域の固定領域に旧プロ
グラム状態語として格納すると共に上記ハードウエア領
域の固定領域に格納されている新プログラム状態語を現
プログラム状態語とし、これにより上記特定命令又は特
定事象に対応する上記ハードウエア領域内の命令実行手
順の列の実行を開始するように構成され、上記メモリ・
アクセス制御手段は、上記通常のソフトウエアからの上
記ハードウエア領域へのアクセスを禁止すると共に、上
記ハードウエア領域内の命令実行手順の列からの上記ソ
フトウエア領域へのアクセスを可能とし他の特定のレジ
スタが特定の値を有している条件の下において上記ハー
ドウエア領域内の命令実行手順の列が実行されている場
合には上記主記憶へのアクセスを実アドレスで行うと共
にこれを記憶保護の対象とせず、上記他の特定のレジス
タが特定の値を有していない条件の下において上記ハー
ドウエア領域内の命令実行手順の列が実行されている場
合にはその命令実行手順の列へ制御を渡す割込みが起る
直前の現プログラム状態語のモードに従つて上記主記憶
をアクセスするための制御を行うように構成され、上記
レジスタ・アクセス手段は、上記ハードウエア領域内の
命令実行手順の列の実行時にはその命令実行手順の列に
対し通常のソフトウエアの使用可能なレジスタばかりで
なく、通常のソフトウエアの使用不可能な情報処理装置
内部の特殊なレジスタの使用を可能とするよう構成され
、更に上記・・−トウエア領域内の命令実行手順の列の
実行中はハード・マシン・チエツク割込み及びプログラ
ム割込み以外の割込みが禁止されることを特徴とするも
のである。以下、本発明を図面を参照しつつ説明する。
第１図ないし第４図は本発明の要部の１実施例を示すも
のであつて、第１図は主記憶の分割を説明する図、第２
図は割込時のアドレス生成手段のブロツク図、第３図イ
，口はレジスタへのアクセスを説明する図、第４図はメ
モリ・アクセス制御手段のブロツク図である。
第１図に示すように、主記憶はハードウエア領域ＨＡと
ソフトウエア領域ＳＡに分割されている。
ソフトウエア領域ＳＡに分割されている。
ハードウエア領域ＨＡには固定領域ＨＡＰが設けられ、
同様にソフトウエア領域ＳＡにも固定領域ＳＡＰが設け
られている。固定領域ＨＡＰおよびＳＡＰはプレフイク
ス領域である。ハードウエア領域には、ソフトウエア領
域に格納されている特定の複合命令を処理するための命
令実行手順の列や特定の事象が生起した時に行うべき処
理のための命令実行手順の列などが格納されている。固
定領域ＨＡＰには新ＰＳＷと旧ＳＰＷが格納される。固
定領域ＳＡＰも同様である。境界アドレスは、ハードウ
エア領域ＨＡとソフトウエア領域ＳＡとを区分するアド
レスである。第２図は割込み時（例、プログラム割込み
時）のアドレスを生成する手段を示すものである。
同様にソフトウエア領域ＳＡにも固定領域ＳＡＰが設け
られている。固定領域ＨＡＰおよびＳＡＰはプレフイク
ス領域である。ハードウエア領域には、ソフトウエア領
域に格納されている特定の複合命令を処理するための命
令実行手順の列や特定の事象が生起した時に行うべき処
理のための命令実行手順の列などが格納されている。固
定領域ＨＡＰには新ＰＳＷと旧ＳＰＷが格納される。固
定領域ＳＡＰも同様である。境界アドレスは、ハードウ
エア領域ＨＡとソフトウエア領域ＳＡとを区分するアド
レスである。第２図は割込み時（例、プログラム割込み
時）のアドレスを生成する手段を示すものである。
第２図において、１ないし３はゲート、４はベース・レ
ジスタ、５はインデツクス・レジスタ、６は３入力加算
器、７はフリツプ・フロツプをそれぞれ示している。ソ
フトウエア領域ＳＡのプログラムを実行しているときに
特定の複合命令が検出されると、オペレーシヨナル・ス
テータス・レジスタの対応するビツトがオンであること
を条件としてゲート２又は３が「ｌ」を出力し、フリツ
プ・フロツプ７がセツトされ、ハードウエア・モード信
号が「１」となる。プログラム割込が生ずると、先ず定
数１２８１がインデツクス・レジスタ５に入力される。
また、ハードウエア・モード信号が［１」となるので、
境界アドレスの内容がベース−レジスタ４にセツトされ
る。そして、ベース・レジスタ４およびインデツクス・
レジスタ５の内容は３入力加算器６で加算され、その加
算結果がＳユニツト（記憶制御ユニツト）に送られる。
３入力加算器６から出力される加算結果は、固定領域Ｈ
ＡＰの中におけるプログラム割込みに対する旧ＰＳＷの
アドレスを示しており、Ｓユニツトの制御によつて現Ｐ
ＳＷが旧ＰＳＷにセツトされる。
ジスタ、５はインデツクス・レジスタ、６は３入力加算
器、７はフリツプ・フロツプをそれぞれ示している。ソ
フトウエア領域ＳＡのプログラムを実行しているときに
特定の複合命令が検出されると、オペレーシヨナル・ス
テータス・レジスタの対応するビツトがオンであること
を条件としてゲート２又は３が「ｌ」を出力し、フリツ
プ・フロツプ７がセツトされ、ハードウエア・モード信
号が「１」となる。プログラム割込が生ずると、先ず定
数１２８１がインデツクス・レジスタ５に入力される。
また、ハードウエア・モード信号が［１」となるので、
境界アドレスの内容がベース−レジスタ４にセツトされ
る。そして、ベース・レジスタ４およびインデツクス・
レジスタ５の内容は３入力加算器６で加算され、その加
算結果がＳユニツト（記憶制御ユニツト）に送られる。
３入力加算器６から出力される加算結果は、固定領域Ｈ
ＡＰの中におけるプログラム割込みに対する旧ＰＳＷの
アドレスを示しており、Ｓユニツトの制御によつて現Ｐ
ＳＷが旧ＰＳＷにセツトされる。
ついで、定数６６８１がインデツクス・レジスタ５に入
力され、同様にしてベース・レジスタ４の内容とインデ
ツクス・レジスタ５の内容が３入力加算器６によつて加
算される。この加算結果は、固定領域ＨＡＰの新ＰＳＷ
のアドレスを示しており、これによつて現ＰＳＷに新Ｐ
ＳＷがセツトされる。置換前の現ＰＳＷと置換後の現Ｐ
ＳＷとは命令アドレスを異にするが、記憶保護キーやモ
ード・ビツト等のその他の部分は略ぼ同じである。対応
する命令実行手順の列の実行が終了して割込み処理が終
了すると、ＬＯＡＤＰＳＷ命令によつて固定領域ＨＡＰ
の旧ＰＳＷが現ＰＳＷにセツトされるが、このＬＯＡＤ
ＰＳＷ命令が実行される時にリターン信号が「１」とな
り、フリツプ・フロツプ７がりセツトされ、これによつ
てハードウエア・モード信号が「Ｏ」となる。このよう
にして、ソフトウエア領域ＳＡの特定の複合命令に対応
するハードウエア領域ＨＡの命令実行手順の列が実行さ
れる。以上は特定の複合命令が検出されると、割込みに
よつてハードウエア領域ＨＡの対応する命令実行手順の
列が実行される例を説明するものであるが、特定の事象
が検出された場合においてもハード領域ＨＡの対応する
命令実行手順の列が実行される。第３図イ，口はレジス
タへのアクセスを説明するものである。
力され、同様にしてベース・レジスタ４の内容とインデ
ツクス・レジスタ５の内容が３入力加算器６によつて加
算される。この加算結果は、固定領域ＨＡＰの新ＰＳＷ
のアドレスを示しており、これによつて現ＰＳＷに新Ｐ
ＳＷがセツトされる。置換前の現ＰＳＷと置換後の現Ｐ
ＳＷとは命令アドレスを異にするが、記憶保護キーやモ
ード・ビツト等のその他の部分は略ぼ同じである。対応
する命令実行手順の列の実行が終了して割込み処理が終
了すると、ＬＯＡＤＰＳＷ命令によつて固定領域ＨＡＰ
の旧ＰＳＷが現ＰＳＷにセツトされるが、このＬＯＡＤ
ＰＳＷ命令が実行される時にリターン信号が「１」とな
り、フリツプ・フロツプ７がりセツトされ、これによつ
てハードウエア・モード信号が「Ｏ」となる。このよう
にして、ソフトウエア領域ＳＡの特定の複合命令に対応
するハードウエア領域ＨＡの命令実行手順の列が実行さ
れる。以上は特定の複合命令が検出されると、割込みに
よつてハードウエア領域ＨＡの対応する命令実行手順の
列が実行される例を説明するものであるが、特定の事象
が検出された場合においてもハード領域ＨＡの対応する
命令実行手順の列が実行される。第３図イ，口はレジス
タへのアクセスを説明するものである。
第３図イにおいて８はレジスタ・スタツクを示している
。レジスタを選択するレジスタ・アドレスは、５ビツト
構成である。第１番目のビツトは、ハードウエア・モー
ドとなつた時もしくは浮動小数点レジスタを選択する時
に論理「１」とされる。第３図口に示すように、第１番
目のビツトが「０」であると、１６個の汎用レジスタの
中のいずれか１つを選択することが可能となる。第１番
目のビツトが「１」で且つ第２番目のビツトが「Ｏ」で
あると、８個の浮動小数点レジスタの中のいずれか１個
を選択することが可能となる。また、第１番目のビツト
が「１」で且つ第２番目のビツトが「１」であると、８
個の内部レジスタの中のいずれか１つを選択することが
可能となる。第３図イ，口から判るように、ソフトウエ
ア領域ＳＡの命令は、浮動小数点レジスタおよび内部レ
ジスタをアクセスすることが出来ず、また、原則として
ハードウエア領域ＨＡの命令実行手順の列は汎用レジス
タをアクセスすることが出来ない。しかし特別の場合に
は、第１番目のビツトをオフすることによつて、ハード
ウエア・モード時であつても汎用レジスタをアクセスす
ることが出来る。第４図はメモリ・アクセス制御手段の
プロツク図である。
。レジスタを選択するレジスタ・アドレスは、５ビツト
構成である。第１番目のビツトは、ハードウエア・モー
ドとなつた時もしくは浮動小数点レジスタを選択する時
に論理「１」とされる。第３図口に示すように、第１番
目のビツトが「０」であると、１６個の汎用レジスタの
中のいずれか１つを選択することが可能となる。第１番
目のビツトが「１」で且つ第２番目のビツトが「Ｏ」で
あると、８個の浮動小数点レジスタの中のいずれか１個
を選択することが可能となる。また、第１番目のビツト
が「１」で且つ第２番目のビツトが「１」であると、８
個の内部レジスタの中のいずれか１つを選択することが
可能となる。第３図イ，口から判るように、ソフトウエ
ア領域ＳＡの命令は、浮動小数点レジスタおよび内部レ
ジスタをアクセスすることが出来ず、また、原則として
ハードウエア領域ＨＡの命令実行手順の列は汎用レジス
タをアクセスすることが出来ない。しかし特別の場合に
は、第１番目のビツトをオフすることによつて、ハード
ウエア・モード時であつても汎用レジスタをアクセスす
ることが出来る。第４図はメモリ・アクセス制御手段の
プロツク図である。
第４図において、９はアドレス・レジスタ、１０は境界
アドレス・レジスタ、１１は比較器、１２はフリツブ・
フロツプ、１３はＮＯＴゲート、１４ないし１６はＡＮ
Ｄゲートをそれぞれ示している。ハードウエァ・モード
でない場合には、アドレス・レジスタ９の内容が境界ア
ドレス・レジスタ１０の内容を越えると、アドレス例外
条件の発生がオペレーテイング・システムへ通知される
。このことはソフトウエア領域ＳＡの命令が２゛−トウ
エア領域ＨＡをアクセスすることが禁止されることを、
意味している。ハードウエア・モードの場合には、アク
セス・アドレスが主記憶の最大記憶容量を越えた時にア
ドレス例外条件の発生がオペレーテイング・システルへ
通知される。このことは、ハードウエア領域ＨＡの命令
実行手順の列が主記憶の全領域をアクセスすることが禁
止されないことを意味している。ベース・レジスタ（図
示せず）は３２ビツト構成であり、そのビツト８ないし
３１がメモリ・アドレスを示して（・る。ベース・レジ
スタのビツトＯが論理「１」であると、そのアドレス情
報は実アドレス情報であることを示しており、ビツト［
０］が論理「０」であると、アドレス情報が実アドレス
情報であるか或は論理アドレスであるかは、現ＰＳＷに
従うことを意味している。ハードウエア・モードである
場合にベース・レジスタのビツトＯが論理「１］である
と、フリツプ・フロツプ１２がセツトされてＡＮＤゲー
ト１６が論理「１」を出力する。ＡＮＤゲート１６の出
力が論理「１」となると、主記憶のアクセスは実アドレ
スで実行され、且つ記憶保護は禁止される。また、ハー
ドウエア・モードである場合はベース・レジスタのビツ
トＯが論理「０」であると、現ＰＳＷの内容に従つて主
記憶のアクセスが行われる。さきにも述べたように、現
ＰＳＷの記憶保護キーやモード・ビツトは旧ＰＳＷのモ
ードと同じである。命令実行手順の列が・・−トウエア
領域ＨＡをアクセスする場合には実アドレスが使用され
且つ記憶保護は禁止される。また、命令実行手順の列が
ソフトウエア領域ＳＡをアクセスする場合には、現ＰＳ
Ｗの内容に従つてアクセスが実行される。ハードウエア
領域ＨＡ内の一連の命令実行手順の列はソフトウエア領
域の１個の特定の複合命令に対応するものである。
アドレス・レジスタ、１１は比較器、１２はフリツブ・
フロツプ、１３はＮＯＴゲート、１４ないし１６はＡＮ
Ｄゲートをそれぞれ示している。ハードウエァ・モード
でない場合には、アドレス・レジスタ９の内容が境界ア
ドレス・レジスタ１０の内容を越えると、アドレス例外
条件の発生がオペレーテイング・システムへ通知される
。このことはソフトウエア領域ＳＡの命令が２゛−トウ
エア領域ＨＡをアクセスすることが禁止されることを、
意味している。ハードウエア・モードの場合には、アク
セス・アドレスが主記憶の最大記憶容量を越えた時にア
ドレス例外条件の発生がオペレーテイング・システルへ
通知される。このことは、ハードウエア領域ＨＡの命令
実行手順の列が主記憶の全領域をアクセスすることが禁
止されないことを意味している。ベース・レジスタ（図
示せず）は３２ビツト構成であり、そのビツト８ないし
３１がメモリ・アドレスを示して（・る。ベース・レジ
スタのビツトＯが論理「１」であると、そのアドレス情
報は実アドレス情報であることを示しており、ビツト［
０］が論理「０」であると、アドレス情報が実アドレス
情報であるか或は論理アドレスであるかは、現ＰＳＷに
従うことを意味している。ハードウエア・モードである
場合にベース・レジスタのビツトＯが論理「１］である
と、フリツプ・フロツプ１２がセツトされてＡＮＤゲー
ト１６が論理「１」を出力する。ＡＮＤゲート１６の出
力が論理「１」となると、主記憶のアクセスは実アドレ
スで実行され、且つ記憶保護は禁止される。また、ハー
ドウエア・モードである場合はベース・レジスタのビツ
トＯが論理「０」であると、現ＰＳＷの内容に従つて主
記憶のアクセスが行われる。さきにも述べたように、現
ＰＳＷの記憶保護キーやモード・ビツトは旧ＰＳＷのモ
ードと同じである。命令実行手順の列が・・−トウエア
領域ＨＡをアクセスする場合には実アドレスが使用され
且つ記憶保護は禁止される。また、命令実行手順の列が
ソフトウエア領域ＳＡをアクセスする場合には、現ＰＳ
Ｗの内容に従つてアクセスが実行される。ハードウエア
領域ＨＡ内の一連の命令実行手順の列はソフトウエア領
域の１個の特定の複合命令に対応するものである。
この一連の命令実行手順の列を１個の複合命令と同一の
取扱いをするために、この＝連の命令実行手順の実行中
は、ハード・マシン・チエツクおよびプログラム割込み
以外の割込みを禁止する。特定の事象に対応する命令実
行手順の列を実行している場合においても同様にハード
・マシン・チエツクおよびプログラム割込み以外の割込
みは禁止される。以上の説明から明らかなように、本発
明によれば、新しい命令の追加が簡単にできること及び
固定論理回路を複雑にすることなく若しくはマイクロプ
ログラムを増大させることなく非常に複雑多岐にわたる
処理によつて実行される命令や使用頻度の小さい命令を
実行することが出来る。
取扱いをするために、この＝連の命令実行手順の実行中
は、ハード・マシン・チエツクおよびプログラム割込み
以外の割込みを禁止する。特定の事象に対応する命令実
行手順の列を実行している場合においても同様にハード
・マシン・チエツクおよびプログラム割込み以外の割込
みは禁止される。以上の説明から明らかなように、本発
明によれば、新しい命令の追加が簡単にできること及び
固定論理回路を複雑にすることなく若しくはマイクロプ
ログラムを増大させることなく非常に複雑多岐にわたる
処理によつて実行される命令や使用頻度の小さい命令を
実行することが出来る。
【図面の簡単な説明】
第１図ないし第４図は本発明の要部の１実施例を示すも
のであつて、第１図は主記憶の分割を説明する図、第２
図は割込時のアドレス生成手段のプロツク図、第３図イ
，口はレジスタへのアクセスを説明する図、第４図はメ
モリ・アクセス制御手段のプロツク図である。 １ないし３・・・・・・ゲート、４・・・・・・ベース
・レジスタ、５・・・・・・インデツクス・レジスタ、
６・・・・・・３入力加算器、７・・・・・・フリツプ
・フロツプ、８・・・・・・レジスタ・スタツク、９・
・・・・・アドレス・レジスタ、１０・・・・・・境界
アドレス・レジスタ、１１・・・・・・比較器、１２・
・・・・・フリツプ・フロツプ、１３・・・・・・ＮＯ
Ｔゲート、１４ないし１６・・・・・・ＡＮＤゲート。
のであつて、第１図は主記憶の分割を説明する図、第２
図は割込時のアドレス生成手段のプロツク図、第３図イ
，口はレジスタへのアクセスを説明する図、第４図はメ
モリ・アクセス制御手段のプロツク図である。 １ないし３・・・・・・ゲート、４・・・・・・ベース
・レジスタ、５・・・・・・インデツクス・レジスタ、
６・・・・・・３入力加算器、７・・・・・・フリツプ
・フロツプ、８・・・・・・レジスタ・スタツク、９・
・・・・・アドレス・レジスタ、１０・・・・・・境界
アドレス・レジスタ、１１・・・・・・比較器、１２・
・・・・・フリツプ・フロツプ、１３・・・・・・ＮＯ
Ｔゲート、１４ないし１６・・・・・・ＡＮＤゲート。
Claims (1)
- １ 主記憶と、割込み機構と、メモリ・アクセス制御手
段と、各種のレジスタと、レジスタ・アクセス手段とを
具備し、上記主記憶は、理論的にソフトウェア領域とハ
ードウェア領域とに２分割され、上記ソフトウェア領域
には固定領域が設けられると共に通常のソフトウェアが
格納され、上記ハードウェア領域には固定領域が設けら
れると共に特定命令又は特定事象に対する命令実行手順
の列が格納され、上記割込み機構は、特定のレジスタが
特定の値を有するという条件の下において上記特定命令
が発行又は特定事象の発生が検出されたとき現プログラ
ム状態語を上記ハードウェア領域の固定領域に旧プログ
ラム状態語として格納すると共に上記ハードウェア領域
の固定領域に格納されている新プログラム状態語を現プ
ログラム状態語とし、これにより上記特定命令又は特定
事象に対応する上記ハードウエア領域内の命令実行手順
の列の実行を開始するように構成され、上記メモリ・ア
クセス制御手段は、上記通常のソフトウェアからの上記
ハードウェア領域へのアクセスを禁止すると共に、上記
ハードウェア領域内の命令実行手順の列からの上記ソフ
トウェア領域へのアクセスを可能とし、他の特定のレジ
スタが特定の値を有している条件の下において上記ハー
ドウェア領域内の命令実行手順の列が実行されている場
合には上記主記憶へのアクセスを実アドレスで行うと共
にこれを記憶保護の対象とせず、上記他の特定のレジス
タが特定の値を有していない条件の下において上記ハー
ドウェア領域内の命令実行手順の列が実行されている場
合にはその命令実行手順の列へ制御を渡す割込みが起る
直前の現プログラム状態語のモードに従つて上記主記憶
をアクセスするための制御を行うように構成され、上記
レジスタ・アクセス手段は、上記ハードウェア領域内の
命令実行手順の列の実行時にはその命令実行手段の列に
対し通常のソフトウェアの使用可能なレジスタばかりで
なく、通常のソフトウェアの使用不可能な情報処理装置
内部の特殊なレジスタの使用を可能とするよう構成され
、更に上記ハードウェア領域内の命令実行手順の列の実
行中はハード・マシン・チェック割込み及びプログラム
割込み以外の割込みが禁止されることを特徴とする情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2086480A JPS599937B2 (ja) | 1980-02-20 | 1980-02-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2086480A JPS599937B2 (ja) | 1980-02-20 | 1980-02-20 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56124952A JPS56124952A (en) | 1981-09-30 |
| JPS599937B2 true JPS599937B2 (ja) | 1984-03-06 |
Family
ID=12039001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2086480A Expired JPS599937B2 (ja) | 1980-02-20 | 1980-02-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599937B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5971550A (ja) * | 1982-09-30 | 1984-04-23 | Fujitsu Ltd | 命令処理方式 |
| JPS59200345A (ja) * | 1983-04-26 | 1984-11-13 | Nec Corp | マイクロプログラム制御方式 |
| JPS6083142A (ja) * | 1983-10-14 | 1985-05-11 | Nec Corp | マイクロプログラム制御装置 |
| JPS60107156A (ja) * | 1983-11-16 | 1985-06-12 | Hitachi Ltd | デ−タ処理システム |
| DE3685117D1 (de) * | 1986-12-30 | 1992-06-04 | Ibm | Einrichtung und verfahren zur erweiterung des befehlssatzes und der funktionen eines rechners. |
| JP3057688B2 (ja) * | 1989-06-28 | 2000-07-04 | 日本電気株式会社 | データ処理装置 |
| US5274834A (en) * | 1991-08-30 | 1993-12-28 | Intel Corporation | Transparent system interrupts with integrated extended memory addressing |
| GB2259166B (en) * | 1991-08-30 | 1995-05-03 | Intel Corp | Transparent system interrupts with automated input/output trap restart |
| JPH05108488A (ja) * | 1991-10-16 | 1993-04-30 | Fujitsu Ltd | フアームウエアプログラム格納領域保護制御方法およびフアームウエアプログラム格納領域保護制御装置 |
-
1980
- 1980-02-20 JP JP2086480A patent/JPS599937B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56124952A (en) | 1981-09-30 |
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