JPS5998558A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 abstract description 5
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- 238000010586 diagram Methods 0.000 description 3
- 230000020169 heat generation Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
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- 238000009827 uniform distribution Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ブレークダウンによる素子破壊を防止する
ための改良を施したＭＯＳトランジスタに関する。
ための改良を施したＭＯＳトランジスタに関する。
近年、電力用ＭＯＳトランジスタの出現によって、第１
図に示１′如く、電力負荷２のスイッチング素子として
ＭＯＳトランジスタ１が利用されるようになり、例えば
車両においても、各種車載電力負荷のスイッチングに適
用することが提案されている。
図に示１′如く、電力負荷２のスイッチング素子として
ＭＯＳトランジスタ１が利用されるようになり、例えば
車両においても、各種車載電力負荷のスイッチングに適
用することが提案されている。
従来のＭＯＳ ｔ−ランジスタとしでは、例えば第２図
に示すような構造のものが良（知られている。
に示すような構造のものが良（知られている。
同図に示すＭＯＳ ｔ−ランジスタは、いわゆる縦型の
ＭＯ８ｔ−ランジスタである。この素子は、基本的に、
ドレイン電極３が接合される下面側のＮ＋型型化比抵抗
領域４よび上面側のＮ型高比抵抗領域５からなる半導体
基板６と、この基板６の上面側から上記高比抵抗領域５
内に所定間隔をおいて複数形成されたＰｉ基板６と反対
ｗｍ形のＰ型つ工小領域７と、このＰ型ウェル領域７内
に形成されたＮ十型ソース領域８と、このＮ十型ソース
ｆＩＡ域８と実質的なドレイン領域となる基板６の上記
高比抵抗領ｔｉｉＪ５の双方にまたがった状態で基板６
およびつＩル領ｌ１１２７の表面に絶縁膜であるゲーＩ
−酸化膜９を介して形成されたゲート電極１０を有する
。また、ゲート電極１０の引き出し部分を除く上面部分
がＰＳＧ膜１２で被覆されていて、また、ソース電極１
１はＰ型ウェル領域７中に形成されたＰ十型コンタクト
領域１３とも接合しでいる。
ＭＯ８ｔ−ランジスタである。この素子は、基本的に、
ドレイン電極３が接合される下面側のＮ＋型型化比抵抗
領域４よび上面側のＮ型高比抵抗領域５からなる半導体
基板６と、この基板６の上面側から上記高比抵抗領域５
内に所定間隔をおいて複数形成されたＰｉ基板６と反対
ｗｍ形のＰ型つ工小領域７と、このＰ型ウェル領域７内
に形成されたＮ十型ソース領域８と、このＮ十型ソース
ｆＩＡ域８と実質的なドレイン領域となる基板６の上記
高比抵抗領ｔｉｉＪ５の双方にまたがった状態で基板６
およびつＩル領ｌ１１２７の表面に絶縁膜であるゲーＩ
−酸化膜９を介して形成されたゲート電極１０を有する
。また、ゲート電極１０の引き出し部分を除く上面部分
がＰＳＧ膜１２で被覆されていて、また、ソース電極１
１はＰ型ウェル領域７中に形成されたＰ十型コンタクト
領域１３とも接合しでいる。
この秤のＭ ＯＳ ｌ−ランジスタでは、比較的高圧・
大電流のスイッチングを行なう必要性から素子の耐圧に
ついて充分な配慮が必要であるとともに、特に、電力負
荷２がモータやソレノイド等の誘導性の負荷である場合
には、負荷電流を遮断した際に高電圧のり一−ジが発生
するため、このサージで素子が破壊されないように充分
なり−ジ耐性を持たす必要がある。
大電流のスイッチングを行なう必要性から素子の耐圧に
ついて充分な配慮が必要であるとともに、特に、電力負
荷２がモータやソレノイド等の誘導性の負荷である場合
には、負荷電流を遮断した際に高電圧のり一−ジが発生
するため、このサージで素子が破壊されないように充分
なり−ジ耐性を持たす必要がある。
周知のように、Ｍ ＯＳ トランジスタではその構造上
ソースＳとドレイン０間に寄生ツェナダイオードが存在
する。第１図のツェナダイオード３がこれを示している
。この寄生ツェナダイオード３は、第２図において、Ｐ
型ウェル領域７どＮ型ドレイン領域５とのＰＮ接合によ
って構成されるものである。
ソースＳとドレイン０間に寄生ツェナダイオードが存在
する。第１図のツェナダイオード３がこれを示している
。この寄生ツェナダイオード３は、第２図において、Ｐ
型ウェル領域７どＮ型ドレイン領域５とのＰＮ接合によ
って構成されるものである。
そして、ドレイン・ソース間に電圧（上記ＰＮ接合に対
する逆方向電圧）が印加されると、ドレイン領域５とウ
−［小領域７の接合面からそれぞれに空乏層が発生ずる
。第２図ではこの空乏層の領域を点線１４で示している
。この空乏層１４は、ドレイン・ソース間の電圧を大き
くするにつれて広がって行く。
する逆方向電圧）が印加されると、ドレイン領域５とウ
−［小領域７の接合面からそれぞれに空乏層が発生ずる
。第２図ではこの空乏層の領域を点線１４で示している
。この空乏層１４は、ドレイン・ソース間の電圧を大き
くするにつれて広がって行く。
ここで重要なのは、第２図に示した従来のＭＯＳ トラ
ンジスタにあっては、Ｎ型の高比抵抗ドレイン類１ｉ１
１ｉ ５の部分に広がって行く空乏層１４がＮ＋型の低
比抵抗ドレイン領域４に達する以前に、Ｎ型高比抵抗ド
レイン領域５とウェル領域７の接合部にアバランシェ降
伏が生じることと、この状態で生じるアバランシェ降伏
の電流が局部的に集中１）易いという点である。そのた
め、サージ電圧等によってアバランシェ降伏が起こると
、ドレイン・ソース間に流れる降伏電流が比較的少なく
ても、その電流が素子内で局部的に集中しているため、
電流による発熱が集中して素子が破壊されることとなる
。
ンジスタにあっては、Ｎ型の高比抵抗ドレイン類１ｉ１
１ｉ ５の部分に広がって行く空乏層１４がＮ＋型の低
比抵抗ドレイン領域４に達する以前に、Ｎ型高比抵抗ド
レイン領域５とウェル領域７の接合部にアバランシェ降
伏が生じることと、この状態で生じるアバランシェ降伏
の電流が局部的に集中１）易いという点である。そのた
め、サージ電圧等によってアバランシェ降伏が起こると
、ドレイン・ソース間に流れる降伏電流が比較的少なく
ても、その電流が素子内で局部的に集中しているため、
電流による発熱が集中して素子が破壊されることとなる
。
この坦象について詳述すると、第２図の点線で示すよう
に空乏層１４の広がりがある程度まで小さい状態にては
、Ｎ型高比抵抗ドレイン領域５における空乏層１４には
、隣合う２つのウェル領域７．７に対応する谷間ａが生
じており、空乏層１４にかかる電界が矢印すで示すよう
に、空乏Ｈ１４の谷間ａとウェル領域７のコーナ一部を
結ぶ部分に最も集中し易い。このように空乏層１４にか
かる電界に局部集中が生じていると、アバランシェ降伏
を起こしたときの電流はその部分に集中して流れ、電流
集中による発熱で素子を破壊してしまう原因になる。
に空乏層１４の広がりがある程度まで小さい状態にては
、Ｎ型高比抵抗ドレイン領域５における空乏層１４には
、隣合う２つのウェル領域７．７に対応する谷間ａが生
じており、空乏層１４にかかる電界が矢印すで示すよう
に、空乏Ｈ１４の谷間ａとウェル領域７のコーナ一部を
結ぶ部分に最も集中し易い。このように空乏層１４にか
かる電界に局部集中が生じていると、アバランシェ降伏
を起こしたときの電流はその部分に集中して流れ、電流
集中による発熱で素子を破壊してしまう原因になる。
更にｙＡ＝＋、、て説明すると、ＰＮ接合に逆方向電圧
ＶＲを印加したときの接合面からの空乏層の広がり幅Ｗ
は、 ５− で表わされることが知られている。ここでεは半導体の
比誘電率、ε０は真空の誘電率、ｑは電子の電荷、Ｎｉ
はＰ側あるいはＮ側の不純物濃度である。
ＶＲを印加したときの接合面からの空乏層の広がり幅Ｗ
は、 ５− で表わされることが知られている。ここでεは半導体の
比誘電率、ε０は真空の誘電率、ｑは電子の電荷、Ｎｉ
はＰ側あるいはＮ側の不純物濃度である。
第２図のＭＯＳ ｔ−ランジスタにおいて、」−）小の
アバランシェ降伏を生ずるときの電圧をＢＶ、ウェル領
域７の直下の高比抵抗ドレイン領域５の不純物濃度をＮ
ｏとすると、アバランシェ降伏を起こすときのＰＮ接接
合から高比抵抗ドレイン領域５側への空乏層の広がり幅
Ｗａはほぼ次の式で表わされる（次式から明らかなよう
に、Ｗｓはドレイン領域５の不純物濃度、すなわち比抵
抗によって支配される）。
アバランシェ降伏を生ずるときの電圧をＢＶ、ウェル領
域７の直下の高比抵抗ドレイン領域５の不純物濃度をＮ
ｏとすると、アバランシェ降伏を起こすときのＰＮ接接
合から高比抵抗ドレイン領域５側への空乏層の広がり幅
Ｗａはほぼ次の式で表わされる（次式から明らかなよう
に、Ｗｓはドレイン領域５の不純物濃度、すなわち比抵
抗によって支配される）。
ここで第２図の従来のＭＯＳトランジスタにおいては、
つＩ小領域７の底部と低比抵抗ドレイン領域４どの間に
挾まれる部分の＾比抵抗ドレイン＝６− 領域５の厚さｄが、耐圧を大きくするという観点から、
ｄ≧ＷａどなるＪ、うに比較的大きく設定されていた５
、そのために、空乏層１４が低比抵抗ドレイン領域４に
達する以前にアバランシェ降伏が生Ｕ１前述し／ｊ問題
を生じ℃いたのである。
つＩ小領域７の底部と低比抵抗ドレイン領域４どの間に
挾まれる部分の＾比抵抗ドレイン＝６− 領域５の厚さｄが、耐圧を大きくするという観点から、
ｄ≧ＷａどなるＪ、うに比較的大きく設定されていた５
、そのために、空乏層１４が低比抵抗ドレイン領域４に
達する以前にアバランシェ降伏が生Ｕ１前述し／ｊ問題
を生じ℃いたのである。
この発明は１−述した従来の問題点に鑑みなされたもの
であり、その目的は、サージ等によりブレークダウンを
生じても、ブレークダウン電流が素子内において集中せ
ず、比較的広い部分を均一に流れ、素子の熱破壊が生じ
ｆｆｌいようにした、】なわらサージ耐量を大ぎくとれ
るようにした縦型のＭＯ８Ｉ−ランジスタを提供するこ
とにある。
であり、その目的は、サージ等によりブレークダウンを
生じても、ブレークダウン電流が素子内において集中せ
ず、比較的広い部分を均一に流れ、素子の熱破壊が生じ
ｆｆｌいようにした、】なわらサージ耐量を大ぎくとれ
るようにした縦型のＭＯ８Ｉ−ランジスタを提供するこ
とにある。
」−記の目的を達成するために、この発明は、ドレイン
電極が接合される下面側の低比抵抗領域およびト面側の
高比抵抗領域からなる第１導電型の半導体基板と、この
基板の一１面側から上記高比抵抗領域内に形成された該
基板と反対の第２導電型のつ■小領域ど、このウェル領
域内に形成された第１導電型のソース領域と、このソー
ス領域と実質的なドレイン領域となる上記高比抵抗領域
の双方にまたがった状態で上記基板おＪ：びウェル領域
の表面に絶縁膜を介して形成されたゲート電極とを有す
る縦型のＭＯＳ ｌ−ランジスタにおいて、上記ウェル
領域と上記低比抵抗ドレイン領域に挾まれる部分の上記
高比抵抗ドレイン領域の比抵抗と厚さが、上記ウェル領
域と上記低比抵抗ドレイン領域との間でリーチスルー降
伏が起こるように選ばれていることを特徴とする。
電極が接合される下面側の低比抵抗領域およびト面側の
高比抵抗領域からなる第１導電型の半導体基板と、この
基板の一１面側から上記高比抵抗領域内に形成された該
基板と反対の第２導電型のつ■小領域ど、このウェル領
域内に形成された第１導電型のソース領域と、このソー
ス領域と実質的なドレイン領域となる上記高比抵抗領域
の双方にまたがった状態で上記基板おＪ：びウェル領域
の表面に絶縁膜を介して形成されたゲート電極とを有す
る縦型のＭＯＳ ｌ−ランジスタにおいて、上記ウェル
領域と上記低比抵抗ドレイン領域に挾まれる部分の上記
高比抵抗ドレイン領域の比抵抗と厚さが、上記ウェル領
域と上記低比抵抗ドレイン領域との間でリーチスルー降
伏が起こるように選ばれていることを特徴とする。
以下、この発明の実施例を図面に基づいて詳細に説明す
る。
る。
第３図はこの発明を適用したＭＯＳ ｌ−ランジスタの
一例を示ず。このＭ ＯＳ Ｉ−ランジスタの基本的な
構造は第２図に示１ノだ従来のものと同じであるので、
各部に第２図と同一符号をイー１し、基本構成について
の重複説明はしない。
一例を示ず。このＭ ＯＳ Ｉ−ランジスタの基本的な
構造は第２図に示１ノだ従来のものと同じであるので、
各部に第２図と同一符号をイー１し、基本構成について
の重複説明はしない。
この発明に係るＭＯＳトランジスタの特徴とする点は、
Ｐ型ウェル領域７とＮ十型低比抵抗ドレイン領域４に挾
まれる部分のＮ型高比抵抗トレイン領域５の比抵抗を決
める不純物濃度Ｎｏと厚さｄが、上記Ｐ型つェル領ｂ４
７と上記Ｎ＋型低比抵抗ドレイン領１ｉｌｌｉ４との間
でリーチスルー降伏が起こるように、 となるように選ばれている点である。
Ｐ型ウェル領域７とＮ十型低比抵抗ドレイン領域４に挾
まれる部分のＮ型高比抵抗トレイン領域５の比抵抗を決
める不純物濃度Ｎｏと厚さｄが、上記Ｐ型つェル領ｂ４
７と上記Ｎ＋型低比抵抗ドレイン領１ｉｌｌｉ４との間
でリーチスルー降伏が起こるように、 となるように選ばれている点である。
この式３と式１および式２についての先の説明とをあわ
せると明らかになるように、この発明のＭＯＳ Ｉ−ラ
ンジスタにあ−）では、高比抵抗ドレイン領域５とウェ
ル領域７の接合部から広がった空乏層１４の界面が、厚
さｄなる高比抵抗ドレイン領域５内に存在している状態
で、このＰＮ接合のアバランシェ降伏が生じることｔよ
ない。つまり、アバランシェ降伏を生じることなく、ト
記ＰＮ接合面から広がった空乏層１４は高比抵抗ドレイ
ン領域５から低比抵抗ドレイン領域４に達する（リーチ
スルー）。
せると明らかになるように、この発明のＭＯＳ Ｉ−ラ
ンジスタにあ−）では、高比抵抗ドレイン領域５とウェ
ル領域７の接合部から広がった空乏層１４の界面が、厚
さｄなる高比抵抗ドレイン領域５内に存在している状態
で、このＰＮ接合のアバランシェ降伏が生じることｔよ
ない。つまり、アバランシェ降伏を生じることなく、ト
記ＰＮ接合面から広がった空乏層１４は高比抵抗ドレイ
ン領域５から低比抵抗ドレイン領域４に達する（リーチ
スルー）。
空乏図１４が低比抵抗ドレイン領域４まで達すると、そ
の後トレイン・ソース間の電圧を更に高くしても、ドレ
イン領域側の空乏層１４の広がりは、高比抵抗領域５と
低比抵抗領ｖＡ４の境界面以９− 上にははとｌυど進行しない。更にドレイン・ソース間
電圧を高くすると、この状態で低比抵抗ドレイン領域４
とウェル領域７との間で降伏が生ずる。
の後トレイン・ソース間の電圧を更に高くしても、ドレ
イン領域側の空乏層１４の広がりは、高比抵抗領域５と
低比抵抗領ｖＡ４の境界面以９− 上にははとｌυど進行しない。更にドレイン・ソース間
電圧を高くすると、この状態で低比抵抗ドレイン領域４
とウェル領域７との間で降伏が生ずる。
この降伏がリーチスルー降伏である。
ここで注目すべきことは、空乏層１４が低比抵抗ドレイ
ン領域４に達した状態では、空乏層１４の界面が高比抵
抗領域５と低比抵抗領ＩｔＡ４の境界面にほぼ一致して
平面をなし、第２図の従来のもののような空乏層１４の
谷間ａを生じることがない。そのため、空乏層１４にか
かる電界は、第３図の矢印Ｃで示すように、つ１ル領域
７の底部のほぼ全面にわたって均一に分布し、従来のよ
うな電界の局部的な集中が発生しない。
ン領域４に達した状態では、空乏層１４の界面が高比抵
抗領域５と低比抵抗領ＩｔＡ４の境界面にほぼ一致して
平面をなし、第２図の従来のもののような空乏層１４の
谷間ａを生じることがない。そのため、空乏層１４にか
かる電界は、第３図の矢印Ｃで示すように、つ１ル領域
７の底部のほぼ全面にわたって均一に分布し、従来のよ
うな電界の局部的な集中が発生しない。
この状態で降伏が生じるわＩプであるから、降伏電流も
低比抵抗ドレイン領１４４からつ１ル領ＩｔＡ７の底部
に向けて広い面積にわたりほぼ均一に分布して流れ、従
来のようなつＴ小領域７のコーナ一部に降伏電流が集中
する現象がなくなる。その結果、相当多量の降伏電流が
流れても、局部的な発熱がないため素子の熱破壊を生じ
ないですむよう１０− になる。
低比抵抗ドレイン領１４４からつ１ル領ＩｔＡ７の底部
に向けて広い面積にわたりほぼ均一に分布して流れ、従
来のようなつＴ小領域７のコーナ一部に降伏電流が集中
する現象がなくなる。その結果、相当多量の降伏電流が
流れても、局部的な発熱がないため素子の熱破壊を生じ
ないですむよう１０− になる。
具体的な数値をあげて一例を説明すると、上記Ｐ型ウェ
ル領域７の表面濃度をｌＸ１０’８／ｃ７゜その拡散深
さを５μｍ、隣合う２つのつ１ル領域７．７間のスペー
スＳを１０μｍとし、また高比抵抗ドレイン領域５の比
抵抗を２．５Ωｃｍどし、かつ高比抵抗ドレイン領１１
ｉ５の上記厚さｄを充分に大きく選んだ従来のＭＯＳ
ｌ−ランジスタにあっては、高比抵抗ドレイン領域５と
ウェル領域７との間でアバランシェ降伏を生じる電圧Ｂ
Ｖが１６０Ｖで、そのときのＰＮ接接合からトレイン領
域５側への空乏層の広がり幅Ｗａが約１０μｍとなるこ
とを実験的に確認（）ｌζ。
ル領域７の表面濃度をｌＸ１０’８／ｃ７゜その拡散深
さを５μｍ、隣合う２つのつ１ル領域７．７間のスペー
スＳを１０μｍとし、また高比抵抗ドレイン領域５の比
抵抗を２．５Ωｃｍどし、かつ高比抵抗ドレイン領１１
ｉ５の上記厚さｄを充分に大きく選んだ従来のＭＯＳ
ｌ−ランジスタにあっては、高比抵抗ドレイン領域５と
ウェル領域７との間でアバランシェ降伏を生じる電圧Ｂ
Ｖが１６０Ｖで、そのときのＰＮ接接合からトレイン領
域５側への空乏層の広がり幅Ｗａが約１０μｍとなるこ
とを実験的に確認（）ｌζ。
これに対し、高比抵抗ドレイン領域５の−１−記厚さｄ
を上記Ｗ８の約２分の１の５ｚ１ｍに設定し、その他の
要因を上記と同様としたこの発明に係るＭＯＳ Ｉ−ラ
ンジスタにあっては、トレイン・ソース間電圧を約４０
Ｖまで高めるど空乏層１４が低比抵抗ドレイン領域４に
到達し、その後の延びが１トまる。更に電圧を高めると
、第２図の従来例に見られＩこような空乏層１４の谷間
ａ部分も全て低比抵抗ドレイン領域４に達し、空乏層１
４は低比抵抗領域４と高比抵抗領域５の界面で平面状に
なる。そして、電圧が約８０Ｖまで上昇すると、低比抵
抗ドレイン領域４とウェル領域７との間でリーチスルー
降伏を起こす。このときの降伏電流の流れは、ウェル領
域７の底面のほぼ全域にわたって流れるため、従来に比
べて電流分布が大幅に改善され、充分なサージ耐量を得
ることができる。
を上記Ｗ８の約２分の１の５ｚ１ｍに設定し、その他の
要因を上記と同様としたこの発明に係るＭＯＳ Ｉ−ラ
ンジスタにあっては、トレイン・ソース間電圧を約４０
Ｖまで高めるど空乏層１４が低比抵抗ドレイン領域４に
到達し、その後の延びが１トまる。更に電圧を高めると
、第２図の従来例に見られＩこような空乏層１４の谷間
ａ部分も全て低比抵抗ドレイン領域４に達し、空乏層１
４は低比抵抗領域４と高比抵抗領域５の界面で平面状に
なる。そして、電圧が約８０Ｖまで上昇すると、低比抵
抗ドレイン領域４とウェル領域７との間でリーチスルー
降伏を起こす。このときの降伏電流の流れは、ウェル領
域７の底面のほぼ全域にわたって流れるため、従来に比
べて電流分布が大幅に改善され、充分なサージ耐量を得
ることができる。
なお、１−記の具体例では高比抵抗ドレイン領域５の比
抵抗を変えずに厚さｄのみを小さくして式３を満たすよ
うにしているが、特に耐圧を低下させたくない場合は、
厚さｄを変えずに比抵抗を上げる（不純物濃度Ｎｏを下
げる）ことにより式３を満足させ、リーチスルー降伏を
起こし易くＪ−ればよい。
抵抗を変えずに厚さｄのみを小さくして式３を満たすよ
うにしているが、特に耐圧を低下させたくない場合は、
厚さｄを変えずに比抵抗を上げる（不純物濃度Ｎｏを下
げる）ことにより式３を満足させ、リーチスルー降伏を
起こし易くＪ−ればよい。
また、従来例およびこの発明の実施例ともにＮチャンネ
ル型のものについて説明したが、この発明はＰチャンネ
ル型のＭＯＳ ｌ〜ランジスタにも同様に適用できるこ
とは勿論である。
ル型のものについて説明したが、この発明はＰチャンネ
ル型のＭＯＳ ｌ〜ランジスタにも同様に適用できるこ
とは勿論である。
また、この発明は図示した構造の縦型ＭＯ８ｌ〜ランジ
スタにのみ適用されるわ【ノではなく、他の構造、例え
ば同じ縦型のＶＭＯ８Ｉ−ランジスタにも上記と同様に
１ノて適用することができる。
スタにのみ適用されるわ【ノではなく、他の構造、例え
ば同じ縦型のＶＭＯ８Ｉ−ランジスタにも上記と同様に
１ノて適用することができる。
以１−詳細に説明したように、この発明に係るＭＯＳト
ランジスタにあっては、ドレイン・ソース間にサージ等
による高電圧がかかり、降伏を生じても、素子内におけ
る降伏電流は局部的に集中することなく広い範囲にわた
ってほぼ均一に流れ、降伏電流による素子の熱破壊が起
こり難くなり、充分なサージ耐量を実現することができ
る。従って、誘導性負荷をスイッチングする素子として
好適となり、素子保護のためのツェナダイオードを特に
外付けする必要がなくなる等の効采を奏する。
ランジスタにあっては、ドレイン・ソース間にサージ等
による高電圧がかかり、降伏を生じても、素子内におけ
る降伏電流は局部的に集中することなく広い範囲にわた
ってほぼ均一に流れ、降伏電流による素子の熱破壊が起
こり難くなり、充分なサージ耐量を実現することができ
る。従って、誘導性負荷をスイッチングする素子として
好適となり、素子保護のためのツェナダイオードを特に
外付けする必要がなくなる等の効采を奏する。
第１図はＭＯＳ ｔ−ランジスタを用いたスイッチング
回路図、第２図は従来の縦型のＭＯＳ ｔ−ランジスタ
の構造を示す素子断面図、第３図はこの発明に係る縦型
のＭＯＳトランジスタの一実施例の構造を示す素子断面
図である。 １３− ３・・・・・・ドレイン電極 ４・・・・・・低比抵抗ドレイン領域 ５・・・・・・高比抵抗ドレイン領域 ６・・・・・・半導体基板 ７・・・・・・ウェル領域 ８・・・・・・ソース領域 ９・・・・・・絶縁膜 １０・・・・・・ゲート電極 １１・・・・・・ソース電極 特許出願人 日産自勅車株式会社 １４−
回路図、第２図は従来の縦型のＭＯＳ ｔ−ランジスタ
の構造を示す素子断面図、第３図はこの発明に係る縦型
のＭＯＳトランジスタの一実施例の構造を示す素子断面
図である。 １３− ３・・・・・・ドレイン電極 ４・・・・・・低比抵抗ドレイン領域 ５・・・・・・高比抵抗ドレイン領域 ６・・・・・・半導体基板 ７・・・・・・ウェル領域 ８・・・・・・ソース領域 ９・・・・・・絶縁膜 １０・・・・・・ゲート電極 １１・・・・・・ソース電極 特許出願人 日産自勅車株式会社 １４−
Claims (1)
- （１）ドレイン電極が接合される下面側の低比抵抗領域
および、Ｆ面側の高比抵抗領域からなる第１導電型の半
導体基板と、この基板の上面側から上記高比抵抗領域内
に形成された該基板と反対の第２導電型のつＪ層領域と
、このウェル領域内に形成された第１導電型のソース領
域と、このソース領域と実質的なドレイン領域となる上
記高比抵抗領域の双方にまたがった状態で上記基板およ
びつｌ層領域の表面に絶縁膜を介して形成されたゲート
電極とを有する縦型のＭＯＳトランジスタにおいて： 上記つＩ層領域と上記低比抵抗ドレイン領域に挾まれる
部分の上記高比抵抗トレイン領域の比抵抗と厚さが、上
記つ■層領域と上記低比抵抗ドレイン領域との間でリー
チスルー降伏が起こるように選ばれていることを特徴と
するＭＯＳ ｌ−ランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208294A JPS5998558A (ja) | 1982-11-27 | 1982-11-27 | Ｍｏｓトランジスタ |
| DE8383111730T DE3370245D1 (de) | 1982-11-27 | 1983-11-23 | A mos transistor |
| EP83111730A EP0110320B1 (en) | 1982-11-27 | 1983-11-23 | A mos transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208294A JPS5998558A (ja) | 1982-11-27 | 1982-11-27 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5998558A true JPS5998558A (ja) | 1984-06-06 |
Family
ID=16553867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208294A Pending JPS5998558A (ja) | 1982-11-27 | 1982-11-27 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5998558A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661497A (ja) * | 1992-08-05 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5357157A (en) * | 1990-11-05 | 1994-10-18 | Nissan Motor Co., Ltd. | Power MOSFET circuit including short circuiting means for detecting the potential of the source terminal |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735376A (en) * | 1980-04-14 | 1982-02-25 | Suupaatetsukusu Inc | Mos power transistor inproved for high voltage performance |
| JPS5987871A (ja) * | 1982-11-12 | 1984-05-21 | Hitachi Ltd | 絶縁ゲ−ト電界効果半導体装置 |
-
1982
- 1982-11-27 JP JP57208294A patent/JPS5998558A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735376A (en) * | 1980-04-14 | 1982-02-25 | Suupaatetsukusu Inc | Mos power transistor inproved for high voltage performance |
| JPS5987871A (ja) * | 1982-11-12 | 1984-05-21 | Hitachi Ltd | 絶縁ゲ−ト電界効果半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357157A (en) * | 1990-11-05 | 1994-10-18 | Nissan Motor Co., Ltd. | Power MOSFET circuit including short circuiting means for detecting the potential of the source terminal |
| JPH0661497A (ja) * | 1992-08-05 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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