JPS5998558A - Mosトランジスタ - Google Patents
MosトランジスタInfo
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- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 12
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- 238000010586 diagram Methods 0.000 description 3
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
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- H01L29/772—Field effect transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ブレークダウンによる素子破壊を防止する
ための改良を施したMOSトランジスタに関する。
ための改良を施したMOSトランジスタに関する。
近年、電力用MOSトランジスタの出現によって、第1
図に示1′如く、電力負荷2のスイッチング素子として
MOSトランジスタ1が利用されるようになり、例えば
車両においても、各種車載電力負荷のスイッチングに適
用することが提案されている。
図に示1′如く、電力負荷2のスイッチング素子として
MOSトランジスタ1が利用されるようになり、例えば
車両においても、各種車載電力負荷のスイッチングに適
用することが提案されている。
従来のMOS t−ランジスタとしでは、例えば第2図
に示すような構造のものが良(知られている。
に示すような構造のものが良(知られている。
同図に示すMOS t−ランジスタは、いわゆる縦型の
MO8t−ランジスタである。この素子は、基本的に、
ドレイン電極3が接合される下面側のN+型型化比抵抗
領域4よび上面側のN型高比抵抗領域5からなる半導体
基板6と、この基板6の上面側から上記高比抵抗領域5
内に所定間隔をおいて複数形成されたPi基板6と反対
wm形のP型つ工小領域7と、このP型ウェル領域7内
に形成されたN十型ソース領域8と、このN十型ソース
fIA域8と実質的なドレイン領域となる基板6の上記
高比抵抗領tiiJ5の双方にまたがった状態で基板6
およびつIル領l1127の表面に絶縁膜であるゲーI
−酸化膜9を介して形成されたゲート電極10を有する
。また、ゲート電極10の引き出し部分を除く上面部分
がPSG膜12で被覆されていて、また、ソース電極1
1はP型ウェル領域7中に形成されたP十型コンタクト
領域13とも接合しでいる。
MO8t−ランジスタである。この素子は、基本的に、
ドレイン電極3が接合される下面側のN+型型化比抵抗
領域4よび上面側のN型高比抵抗領域5からなる半導体
基板6と、この基板6の上面側から上記高比抵抗領域5
内に所定間隔をおいて複数形成されたPi基板6と反対
wm形のP型つ工小領域7と、このP型ウェル領域7内
に形成されたN十型ソース領域8と、このN十型ソース
fIA域8と実質的なドレイン領域となる基板6の上記
高比抵抗領tiiJ5の双方にまたがった状態で基板6
およびつIル領l1127の表面に絶縁膜であるゲーI
−酸化膜9を介して形成されたゲート電極10を有する
。また、ゲート電極10の引き出し部分を除く上面部分
がPSG膜12で被覆されていて、また、ソース電極1
1はP型ウェル領域7中に形成されたP十型コンタクト
領域13とも接合しでいる。
この秤のM OS l−ランジスタでは、比較的高圧・
大電流のスイッチングを行なう必要性から素子の耐圧に
ついて充分な配慮が必要であるとともに、特に、電力負
荷2がモータやソレノイド等の誘導性の負荷である場合
には、負荷電流を遮断した際に高電圧のり一−ジが発生
するため、このサージで素子が破壊されないように充分
なり−ジ耐性を持たす必要がある。
大電流のスイッチングを行なう必要性から素子の耐圧に
ついて充分な配慮が必要であるとともに、特に、電力負
荷2がモータやソレノイド等の誘導性の負荷である場合
には、負荷電流を遮断した際に高電圧のり一−ジが発生
するため、このサージで素子が破壊されないように充分
なり−ジ耐性を持たす必要がある。
周知のように、M OS トランジスタではその構造上
ソースSとドレイン0間に寄生ツェナダイオードが存在
する。第1図のツェナダイオード3がこれを示している
。この寄生ツェナダイオード3は、第2図において、P
型ウェル領域7どN型ドレイン領域5とのPN接合によ
って構成されるものである。
ソースSとドレイン0間に寄生ツェナダイオードが存在
する。第1図のツェナダイオード3がこれを示している
。この寄生ツェナダイオード3は、第2図において、P
型ウェル領域7どN型ドレイン領域5とのPN接合によ
って構成されるものである。
そして、ドレイン・ソース間に電圧(上記PN接合に対
する逆方向電圧)が印加されると、ドレイン領域5とウ
−[小領域7の接合面からそれぞれに空乏層が発生ずる
。第2図ではこの空乏層の領域を点線14で示している
。この空乏層14は、ドレイン・ソース間の電圧を大き
くするにつれて広がって行く。
する逆方向電圧)が印加されると、ドレイン領域5とウ
−[小領域7の接合面からそれぞれに空乏層が発生ずる
。第2図ではこの空乏層の領域を点線14で示している
。この空乏層14は、ドレイン・ソース間の電圧を大き
くするにつれて広がって行く。
ここで重要なのは、第2図に示した従来のMOS トラ
ンジスタにあっては、N型の高比抵抗ドレイン類1i1
1i 5の部分に広がって行く空乏層14がN+型の低
比抵抗ドレイン領域4に達する以前に、N型高比抵抗ド
レイン領域5とウェル領域7の接合部にアバランシェ降
伏が生じることと、この状態で生じるアバランシェ降伏
の電流が局部的に集中1)易いという点である。そのた
め、サージ電圧等によってアバランシェ降伏が起こると
、ドレイン・ソース間に流れる降伏電流が比較的少なく
ても、その電流が素子内で局部的に集中しているため、
電流による発熱が集中して素子が破壊されることとなる
。
ンジスタにあっては、N型の高比抵抗ドレイン類1i1
1i 5の部分に広がって行く空乏層14がN+型の低
比抵抗ドレイン領域4に達する以前に、N型高比抵抗ド
レイン領域5とウェル領域7の接合部にアバランシェ降
伏が生じることと、この状態で生じるアバランシェ降伏
の電流が局部的に集中1)易いという点である。そのた
め、サージ電圧等によってアバランシェ降伏が起こると
、ドレイン・ソース間に流れる降伏電流が比較的少なく
ても、その電流が素子内で局部的に集中しているため、
電流による発熱が集中して素子が破壊されることとなる
。
この坦象について詳述すると、第2図の点線で示すよう
に空乏層14の広がりがある程度まで小さい状態にては
、N型高比抵抗ドレイン領域5における空乏層14には
、隣合う2つのウェル領域7.7に対応する谷間aが生
じており、空乏層14にかかる電界が矢印すで示すよう
に、空乏H14の谷間aとウェル領域7のコーナ一部を
結ぶ部分に最も集中し易い。このように空乏層14にか
かる電界に局部集中が生じていると、アバランシェ降伏
を起こしたときの電流はその部分に集中して流れ、電流
集中による発熱で素子を破壊してしまう原因になる。
に空乏層14の広がりがある程度まで小さい状態にては
、N型高比抵抗ドレイン領域5における空乏層14には
、隣合う2つのウェル領域7.7に対応する谷間aが生
じており、空乏層14にかかる電界が矢印すで示すよう
に、空乏H14の谷間aとウェル領域7のコーナ一部を
結ぶ部分に最も集中し易い。このように空乏層14にか
かる電界に局部集中が生じていると、アバランシェ降伏
を起こしたときの電流はその部分に集中して流れ、電流
集中による発熱で素子を破壊してしまう原因になる。
更にyA=+、、て説明すると、PN接合に逆方向電圧
VRを印加したときの接合面からの空乏層の広がり幅W
は、 5− で表わされることが知られている。ここでεは半導体の
比誘電率、ε0は真空の誘電率、qは電子の電荷、Ni
はP側あるいはN側の不純物濃度である。
VRを印加したときの接合面からの空乏層の広がり幅W
は、 5− で表わされることが知られている。ここでεは半導体の
比誘電率、ε0は真空の誘電率、qは電子の電荷、Ni
はP側あるいはN側の不純物濃度である。
第2図のMOS t−ランジスタにおいて、」−)小の
アバランシェ降伏を生ずるときの電圧をBV、ウェル領
域7の直下の高比抵抗ドレイン領域5の不純物濃度をN
oとすると、アバランシェ降伏を起こすときのPN接接
合から高比抵抗ドレイン領域5側への空乏層の広がり幅
Waはほぼ次の式で表わされる(次式から明らかなよう
に、Wsはドレイン領域5の不純物濃度、すなわち比抵
抗によって支配される)。
アバランシェ降伏を生ずるときの電圧をBV、ウェル領
域7の直下の高比抵抗ドレイン領域5の不純物濃度をN
oとすると、アバランシェ降伏を起こすときのPN接接
合から高比抵抗ドレイン領域5側への空乏層の広がり幅
Waはほぼ次の式で表わされる(次式から明らかなよう
に、Wsはドレイン領域5の不純物濃度、すなわち比抵
抗によって支配される)。
ここで第2図の従来のMOSトランジスタにおいては、
つI小領域7の底部と低比抵抗ドレイン領域4どの間に
挾まれる部分の^比抵抗ドレイン=6− 領域5の厚さdが、耐圧を大きくするという観点から、
d≧WaどなるJ、うに比較的大きく設定されていた5
、そのために、空乏層14が低比抵抗ドレイン領域4に
達する以前にアバランシェ降伏が生U1前述し/j問題
を生じ℃いたのである。
つI小領域7の底部と低比抵抗ドレイン領域4どの間に
挾まれる部分の^比抵抗ドレイン=6− 領域5の厚さdが、耐圧を大きくするという観点から、
d≧WaどなるJ、うに比較的大きく設定されていた5
、そのために、空乏層14が低比抵抗ドレイン領域4に
達する以前にアバランシェ降伏が生U1前述し/j問題
を生じ℃いたのである。
この発明は1−述した従来の問題点に鑑みなされたもの
であり、その目的は、サージ等によりブレークダウンを
生じても、ブレークダウン電流が素子内において集中せ
ず、比較的広い部分を均一に流れ、素子の熱破壊が生じ
fflいようにした、】なわらサージ耐量を大ぎくとれ
るようにした縦型のMO8I−ランジスタを提供するこ
とにある。
であり、その目的は、サージ等によりブレークダウンを
生じても、ブレークダウン電流が素子内において集中せ
ず、比較的広い部分を均一に流れ、素子の熱破壊が生じ
fflいようにした、】なわらサージ耐量を大ぎくとれ
るようにした縦型のMO8I−ランジスタを提供するこ
とにある。
」−記の目的を達成するために、この発明は、ドレイン
電極が接合される下面側の低比抵抗領域およびト面側の
高比抵抗領域からなる第1導電型の半導体基板と、この
基板の一1面側から上記高比抵抗領域内に形成された該
基板と反対の第2導電型のつ■小領域ど、このウェル領
域内に形成された第1導電型のソース領域と、このソー
ス領域と実質的なドレイン領域となる上記高比抵抗領域
の双方にまたがった状態で上記基板おJ:びウェル領域
の表面に絶縁膜を介して形成されたゲート電極とを有す
る縦型のMOS l−ランジスタにおいて、上記ウェル
領域と上記低比抵抗ドレイン領域に挾まれる部分の上記
高比抵抗ドレイン領域の比抵抗と厚さが、上記ウェル領
域と上記低比抵抗ドレイン領域との間でリーチスルー降
伏が起こるように選ばれていることを特徴とする。
電極が接合される下面側の低比抵抗領域およびト面側の
高比抵抗領域からなる第1導電型の半導体基板と、この
基板の一1面側から上記高比抵抗領域内に形成された該
基板と反対の第2導電型のつ■小領域ど、このウェル領
域内に形成された第1導電型のソース領域と、このソー
ス領域と実質的なドレイン領域となる上記高比抵抗領域
の双方にまたがった状態で上記基板おJ:びウェル領域
の表面に絶縁膜を介して形成されたゲート電極とを有す
る縦型のMOS l−ランジスタにおいて、上記ウェル
領域と上記低比抵抗ドレイン領域に挾まれる部分の上記
高比抵抗ドレイン領域の比抵抗と厚さが、上記ウェル領
域と上記低比抵抗ドレイン領域との間でリーチスルー降
伏が起こるように選ばれていることを特徴とする。
以下、この発明の実施例を図面に基づいて詳細に説明す
る。
る。
第3図はこの発明を適用したMOS l−ランジスタの
一例を示ず。このM OS I−ランジスタの基本的な
構造は第2図に示1ノだ従来のものと同じであるので、
各部に第2図と同一符号をイー1し、基本構成について
の重複説明はしない。
一例を示ず。このM OS I−ランジスタの基本的な
構造は第2図に示1ノだ従来のものと同じであるので、
各部に第2図と同一符号をイー1し、基本構成について
の重複説明はしない。
この発明に係るMOSトランジスタの特徴とする点は、
P型ウェル領域7とN十型低比抵抗ドレイン領域4に挾
まれる部分のN型高比抵抗トレイン領域5の比抵抗を決
める不純物濃度Noと厚さdが、上記P型つェル領b4
7と上記N+型低比抵抗ドレイン領1illi4との間
でリーチスルー降伏が起こるように、 となるように選ばれている点である。
P型ウェル領域7とN十型低比抵抗ドレイン領域4に挾
まれる部分のN型高比抵抗トレイン領域5の比抵抗を決
める不純物濃度Noと厚さdが、上記P型つェル領b4
7と上記N+型低比抵抗ドレイン領1illi4との間
でリーチスルー降伏が起こるように、 となるように選ばれている点である。
この式3と式1および式2についての先の説明とをあわ
せると明らかになるように、この発明のMOS I−ラ
ンジスタにあ−)では、高比抵抗ドレイン領域5とウェ
ル領域7の接合部から広がった空乏層14の界面が、厚
さdなる高比抵抗ドレイン領域5内に存在している状態
で、このPN接合のアバランシェ降伏が生じることtよ
ない。つまり、アバランシェ降伏を生じることなく、ト
記PN接合面から広がった空乏層14は高比抵抗ドレイ
ン領域5から低比抵抗ドレイン領域4に達する(リーチ
スルー)。
せると明らかになるように、この発明のMOS I−ラ
ンジスタにあ−)では、高比抵抗ドレイン領域5とウェ
ル領域7の接合部から広がった空乏層14の界面が、厚
さdなる高比抵抗ドレイン領域5内に存在している状態
で、このPN接合のアバランシェ降伏が生じることtよ
ない。つまり、アバランシェ降伏を生じることなく、ト
記PN接合面から広がった空乏層14は高比抵抗ドレイ
ン領域5から低比抵抗ドレイン領域4に達する(リーチ
スルー)。
空乏図14が低比抵抗ドレイン領域4まで達すると、そ
の後トレイン・ソース間の電圧を更に高くしても、ドレ
イン領域側の空乏層14の広がりは、高比抵抗領域5と
低比抵抗領vA4の境界面以9− 上にははとlυど進行しない。更にドレイン・ソース間
電圧を高くすると、この状態で低比抵抗ドレイン領域4
とウェル領域7との間で降伏が生ずる。
の後トレイン・ソース間の電圧を更に高くしても、ドレ
イン領域側の空乏層14の広がりは、高比抵抗領域5と
低比抵抗領vA4の境界面以9− 上にははとlυど進行しない。更にドレイン・ソース間
電圧を高くすると、この状態で低比抵抗ドレイン領域4
とウェル領域7との間で降伏が生ずる。
この降伏がリーチスルー降伏である。
ここで注目すべきことは、空乏層14が低比抵抗ドレイ
ン領域4に達した状態では、空乏層14の界面が高比抵
抗領域5と低比抵抗領ItA4の境界面にほぼ一致して
平面をなし、第2図の従来のもののような空乏層14の
谷間aを生じることがない。そのため、空乏層14にか
かる電界は、第3図の矢印Cで示すように、つ1ル領域
7の底部のほぼ全面にわたって均一に分布し、従来のよ
うな電界の局部的な集中が発生しない。
ン領域4に達した状態では、空乏層14の界面が高比抵
抗領域5と低比抵抗領ItA4の境界面にほぼ一致して
平面をなし、第2図の従来のもののような空乏層14の
谷間aを生じることがない。そのため、空乏層14にか
かる電界は、第3図の矢印Cで示すように、つ1ル領域
7の底部のほぼ全面にわたって均一に分布し、従来のよ
うな電界の局部的な集中が発生しない。
この状態で降伏が生じるわIプであるから、降伏電流も
低比抵抗ドレイン領144からつ1ル領ItA7の底部
に向けて広い面積にわたりほぼ均一に分布して流れ、従
来のようなつT小領域7のコーナ一部に降伏電流が集中
する現象がなくなる。その結果、相当多量の降伏電流が
流れても、局部的な発熱がないため素子の熱破壊を生じ
ないですむよう10− になる。
低比抵抗ドレイン領144からつ1ル領ItA7の底部
に向けて広い面積にわたりほぼ均一に分布して流れ、従
来のようなつT小領域7のコーナ一部に降伏電流が集中
する現象がなくなる。その結果、相当多量の降伏電流が
流れても、局部的な発熱がないため素子の熱破壊を生じ
ないですむよう10− になる。
具体的な数値をあげて一例を説明すると、上記P型ウェ
ル領域7の表面濃度をlX10’8/c7゜その拡散深
さを5μm、隣合う2つのつ1ル領域7.7間のスペー
スSを10μmとし、また高比抵抗ドレイン領域5の比
抵抗を2.5Ωcmどし、かつ高比抵抗ドレイン領11
i5の上記厚さdを充分に大きく選んだ従来のMOS
l−ランジスタにあっては、高比抵抗ドレイン領域5と
ウェル領域7との間でアバランシェ降伏を生じる電圧B
Vが160Vで、そのときのPN接接合からトレイン領
域5側への空乏層の広がり幅Waが約10μmとなるこ
とを実験的に確認()lζ。
ル領域7の表面濃度をlX10’8/c7゜その拡散深
さを5μm、隣合う2つのつ1ル領域7.7間のスペー
スSを10μmとし、また高比抵抗ドレイン領域5の比
抵抗を2.5Ωcmどし、かつ高比抵抗ドレイン領11
i5の上記厚さdを充分に大きく選んだ従来のMOS
l−ランジスタにあっては、高比抵抗ドレイン領域5と
ウェル領域7との間でアバランシェ降伏を生じる電圧B
Vが160Vで、そのときのPN接接合からトレイン領
域5側への空乏層の広がり幅Waが約10μmとなるこ
とを実験的に確認()lζ。
これに対し、高比抵抗ドレイン領域5の−1−記厚さd
を上記W8の約2分の1の5z1mに設定し、その他の
要因を上記と同様としたこの発明に係るMOS I−ラ
ンジスタにあっては、トレイン・ソース間電圧を約40
Vまで高めるど空乏層14が低比抵抗ドレイン領域4に
到達し、その後の延びが1トまる。更に電圧を高めると
、第2図の従来例に見られIこような空乏層14の谷間
a部分も全て低比抵抗ドレイン領域4に達し、空乏層1
4は低比抵抗領域4と高比抵抗領域5の界面で平面状に
なる。そして、電圧が約80Vまで上昇すると、低比抵
抗ドレイン領域4とウェル領域7との間でリーチスルー
降伏を起こす。このときの降伏電流の流れは、ウェル領
域7の底面のほぼ全域にわたって流れるため、従来に比
べて電流分布が大幅に改善され、充分なサージ耐量を得
ることができる。
を上記W8の約2分の1の5z1mに設定し、その他の
要因を上記と同様としたこの発明に係るMOS I−ラ
ンジスタにあっては、トレイン・ソース間電圧を約40
Vまで高めるど空乏層14が低比抵抗ドレイン領域4に
到達し、その後の延びが1トまる。更に電圧を高めると
、第2図の従来例に見られIこような空乏層14の谷間
a部分も全て低比抵抗ドレイン領域4に達し、空乏層1
4は低比抵抗領域4と高比抵抗領域5の界面で平面状に
なる。そして、電圧が約80Vまで上昇すると、低比抵
抗ドレイン領域4とウェル領域7との間でリーチスルー
降伏を起こす。このときの降伏電流の流れは、ウェル領
域7の底面のほぼ全域にわたって流れるため、従来に比
べて電流分布が大幅に改善され、充分なサージ耐量を得
ることができる。
なお、1−記の具体例では高比抵抗ドレイン領域5の比
抵抗を変えずに厚さdのみを小さくして式3を満たすよ
うにしているが、特に耐圧を低下させたくない場合は、
厚さdを変えずに比抵抗を上げる(不純物濃度Noを下
げる)ことにより式3を満足させ、リーチスルー降伏を
起こし易くJ−ればよい。
抵抗を変えずに厚さdのみを小さくして式3を満たすよ
うにしているが、特に耐圧を低下させたくない場合は、
厚さdを変えずに比抵抗を上げる(不純物濃度Noを下
げる)ことにより式3を満足させ、リーチスルー降伏を
起こし易くJ−ればよい。
また、従来例およびこの発明の実施例ともにNチャンネ
ル型のものについて説明したが、この発明はPチャンネ
ル型のMOS l〜ランジスタにも同様に適用できるこ
とは勿論である。
ル型のものについて説明したが、この発明はPチャンネ
ル型のMOS l〜ランジスタにも同様に適用できるこ
とは勿論である。
また、この発明は図示した構造の縦型MO8l〜ランジ
スタにのみ適用されるわ【ノではなく、他の構造、例え
ば同じ縦型のVMO8I−ランジスタにも上記と同様に
1ノて適用することができる。
スタにのみ適用されるわ【ノではなく、他の構造、例え
ば同じ縦型のVMO8I−ランジスタにも上記と同様に
1ノて適用することができる。
以1−詳細に説明したように、この発明に係るMOSト
ランジスタにあっては、ドレイン・ソース間にサージ等
による高電圧がかかり、降伏を生じても、素子内におけ
る降伏電流は局部的に集中することなく広い範囲にわた
ってほぼ均一に流れ、降伏電流による素子の熱破壊が起
こり難くなり、充分なサージ耐量を実現することができ
る。従って、誘導性負荷をスイッチングする素子として
好適となり、素子保護のためのツェナダイオードを特に
外付けする必要がなくなる等の効采を奏する。
ランジスタにあっては、ドレイン・ソース間にサージ等
による高電圧がかかり、降伏を生じても、素子内におけ
る降伏電流は局部的に集中することなく広い範囲にわた
ってほぼ均一に流れ、降伏電流による素子の熱破壊が起
こり難くなり、充分なサージ耐量を実現することができ
る。従って、誘導性負荷をスイッチングする素子として
好適となり、素子保護のためのツェナダイオードを特に
外付けする必要がなくなる等の効采を奏する。
第1図はMOS t−ランジスタを用いたスイッチング
回路図、第2図は従来の縦型のMOS t−ランジスタ
の構造を示す素子断面図、第3図はこの発明に係る縦型
のMOSトランジスタの一実施例の構造を示す素子断面
図である。 13− 3・・・・・・ドレイン電極 4・・・・・・低比抵抗ドレイン領域 5・・・・・・高比抵抗ドレイン領域 6・・・・・・半導体基板 7・・・・・・ウェル領域 8・・・・・・ソース領域 9・・・・・・絶縁膜 10・・・・・・ゲート電極 11・・・・・・ソース電極 特許出願人 日産自勅車株式会社 14−
回路図、第2図は従来の縦型のMOS t−ランジスタ
の構造を示す素子断面図、第3図はこの発明に係る縦型
のMOSトランジスタの一実施例の構造を示す素子断面
図である。 13− 3・・・・・・ドレイン電極 4・・・・・・低比抵抗ドレイン領域 5・・・・・・高比抵抗ドレイン領域 6・・・・・・半導体基板 7・・・・・・ウェル領域 8・・・・・・ソース領域 9・・・・・・絶縁膜 10・・・・・・ゲート電極 11・・・・・・ソース電極 特許出願人 日産自勅車株式会社 14−
Claims (1)
- (1)ドレイン電極が接合される下面側の低比抵抗領域
および、F面側の高比抵抗領域からなる第1導電型の半
導体基板と、この基板の上面側から上記高比抵抗領域内
に形成された該基板と反対の第2導電型のつJ層領域と
、このウェル領域内に形成された第1導電型のソース領
域と、このソース領域と実質的なドレイン領域となる上
記高比抵抗領域の双方にまたがった状態で上記基板およ
びつl層領域の表面に絶縁膜を介して形成されたゲート
電極とを有する縦型のMOSトランジスタにおいて: 上記つI層領域と上記低比抵抗ドレイン領域に挾まれる
部分の上記高比抵抗トレイン領域の比抵抗と厚さが、上
記つ■層領域と上記低比抵抗ドレイン領域との間でリー
チスルー降伏が起こるように選ばれていることを特徴と
するMOS l−ランジスタ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57208294A JPS5998558A (ja) | 1982-11-27 | 1982-11-27 | Mosトランジスタ |
DE8383111730T DE3370245D1 (de) | 1982-11-27 | 1983-11-23 | A mos transistor |
EP83111730A EP0110320B1 (en) | 1982-11-27 | 1983-11-23 | A mos transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57208294A JPS5998558A (ja) | 1982-11-27 | 1982-11-27 | Mosトランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5998558A true JPS5998558A (ja) | 1984-06-06 |
Family
ID=16553867
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57208294A Pending JPS5998558A (ja) | 1982-11-27 | 1982-11-27 | Mosトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5998558A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0661497A (ja) * | 1992-08-05 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US5357157A (en) * | 1990-11-05 | 1994-10-18 | Nissan Motor Co., Ltd. | Power MOSFET circuit including short circuiting means for detecting the potential of the source terminal |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5735376A (en) * | 1980-04-14 | 1982-02-25 | Suupaatetsukusu Inc | Mos power transistor inproved for high voltage performance |
JPS5987871A (ja) * | 1982-11-12 | 1984-05-21 | Hitachi Ltd | 絶縁ゲ−ト電界効果半導体装置 |
-
1982
- 1982-11-27 JP JP57208294A patent/JPS5998558A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5735376A (en) * | 1980-04-14 | 1982-02-25 | Suupaatetsukusu Inc | Mos power transistor inproved for high voltage performance |
JPS5987871A (ja) * | 1982-11-12 | 1984-05-21 | Hitachi Ltd | 絶縁ゲ−ト電界効果半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5357157A (en) * | 1990-11-05 | 1994-10-18 | Nissan Motor Co., Ltd. | Power MOSFET circuit including short circuiting means for detecting the potential of the source terminal |
JPH0661497A (ja) * | 1992-08-05 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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