JPS599611A - Correlator - Google Patents

Abstract

PURPOSE:To reduce the number of bits of the shift register of a correlator by thinning out the shift clock of the shift register and outputting only a specific part of a time-series signal as successive bits. CONSTITUTION:A control signal (m) goes up to a high level during a read period and a clock passed through AND gates 34 and 36 is inputted to clock converting circuits 30 and 31 and thinned out; and a clock with a doubled period, etc., is used as a shift clock to read time-series data DA and DB in A and B shift registers 70A and 70B of the correlator 7'. Then, when the signal (m) falls to a low level, the circulation of the registers 70A and 70B is controlled by a clock passed through AND gates 35 and 37 to generate a correlation signal (dx) through an exclusive OR circuit 74, etc. When the signal (dx) attains to a specific value close to a maximum value, the circuits 30 and 31 output successive clocks to form only a part including the center part of a time-series signal as successive bits, and the number of bits of the shift registers is reduced to shorten a processing time, improving the response characteristics.

Description

【発明の詳細な説明】 本発明は、光学カメラ、テレビジョンカメラなどの自動
合焦装置における相関器に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a correlator in an automatic focusing device such as an optical camera or a television camera.

光≧＼カメラ、テレビジョンカメラなどの撮像装置にお
いては、撮像時に被写体までの距離に応じて常に正確に
撮像用レンズの焦点調整を行なわなければならない。Light≧＼In imaging devices such as cameras and television cameras, the focus of the imaging lens must always be accurately adjusted in accordance with the distance to the subject during imaging.

そこで、撮像操作な容易にし、かつ常に正しい焦点状態
で撮像な行なうため、被写体までの距離に応じて自動的
に焦点調整が行なわれるようにした自動焦点調整装置、
いわゆる自動合焦装置示広く使用されろようになってき
た。Therefore, in order to simplify the imaging operation and always take images in the correct focus state, an automatic focus adjustment device is provided that automatically adjusts the focus according to the distance to the subject.
So-called automatic focusing devices have become widely used.

ところで、このような自動合焦装置としては、従来から
種々の方式のものが提案されているが、そのうちの一つ
に、同一被写体により２つの像を得、これら２つの像の
間の距離が撮像レンズの合焦状態に応じて変化するよう
にし、これら２つの像の間の距離が所定値に収斂するよ
うに撮像レンズの位＃な変化させて合焦な行なうように
した方式のものが知られており、その−例な第１図に示
す。By the way, various types of automatic focusing devices have been proposed in the past, one of which is to obtain two images of the same subject and calculate the distance between these two images. There is a system in which the focus is changed according to the focusing state of the imaging lens, and the distance between these two images is converged to a predetermined value by changing the imaging lens position. An example of this is shown in FIG.

図において、１は撮像レンズ、ＩＡ、ＩＢはレンズ１の
端部、２はレンズ１による撮像面、３Ａ。In the figure, 1 is an imaging lens, IA and IB are the ends of the lens 1, 2 is an imaging surface by the lens 1, and 3A.

３Ｂは反射鏡、４は一次元固体イメージセンサ、４、Ａ
、４Ｂはイメージセンサ４のＡ部分とＢ部分、５は２値
化回路、６は分配回路、７は相関器、８は制御信号発生
回路、９はピーク検出器、１０はレンズ駆動信号発生回
路、１１はレンズ位置駆動装置である。3B is a reflecting mirror, 4 is a one-dimensional solid-state image sensor, 4, A
, 4B is the A part and B part of the image sensor 4, 5 is a binarization circuit, 6 is a distribution circuit, 7 is a correlator, 8 is a control signal generation circuit, 9 is a peak detector, 10 is a lens drive signal generation circuit , 11 is a lens position driving device.

図示してない被写体の像はレンズｌにより未露光フィル
ム、テレビジョン撮像装置の光電変換面などからなる撮
像面２に結像されるようになっているが、このとき、レ
ンズ１の一方の端部ＩＡｋ通過した光ＬＡは反射鏡３Ａ
によってイメージセンサ４のＡ部分４Ａに投映され、他
方の端部ＩＢを通過した光Ｌ　１３は反射鏡３Ｂによっ
てＢ部分４Ｂに投映されるようになっている。An image of a subject (not shown) is formed by a lens l onto an imaging surface 2 consisting of an unexposed film, a photoelectric conversion surface of a television imaging device, etc. At this time, one end of the lens 1 The light LA that passed through part IAk is reflected by mirror 3A.
The light L13 is projected onto the A portion 4A of the image sensor 4 by the mirror 3B, and the light L13 that has passed through the other end IB is projected onto the B portion 4B by the reflecting mirror 3B.

−次元固体イメージセンサ（以下、単にセンサという）
４は直線状に等間隔で配列された多数のフォトダイオー
ドなどの光電変換素子からなり、−次元光パターンな電
気信号として直列に読み出す働きなするもので、その光
電変変換素子な２分割してＡ部分４ＡとＢ部分４Ｂとな
設けたものであり、レンズ１に対して撮像面２と等価な
位置に設けである。-Dimensional solid-state image sensor (hereinafter simply referred to as sensor)
4 consists of a large number of photoelectric conversion elements such as photodiodes arranged in a straight line at equal intervals, and serves to read out serially as an electrical signal in a -dimensional optical pattern.The photoelectric conversion element is divided into two. An A portion 4A and a B portion 4B are provided, and are provided at a position equivalent to the imaging surface 2 with respect to the lens 1.

そして、このとき、反射鏡３Ａと３Ｂの傾きを適当に設
定し、レンズ１が合焦位置にあるときに端部ＩＡな通過
した光ＬＡによりＡ部分４Ａに結像された被写体像（こ
れＩＡ像という）と、端部ＩＢを通過した光ＬＢにより
Ｂ部分４Ｂに結像された被写体像（これをＢ像という）
との間の距離ｄが所定値ｄ。になるようにしておく。At this time, the inclinations of the reflecting mirrors 3A and 3B are set appropriately, and when the lens 1 is in the focusing position, the object image formed on the A portion 4A by the light LA passing through the end IA (this IA image) and a subject image formed on the B portion 4B by the light LB passing through the end IB (this is called the B image)
The distance d between them is a predetermined value d. Make sure that it becomes .

そうすると、レンズ１が実線で示した合焦位置より被写
体の方に近い破線で示すような位置にあったときには、
光Ｔ、Ａ、ＬＢの光路も破線で示すようになってセンサ
４におけるＡ像とＢ像の間の距離ｄは所定値ｄｏより小
さい値ｄ、となり、反対に鎖線で示すようにレンズ１が
合焦位置から撮像面２に近い位置にあったときは、光Ｌ
Ａ、　　ＬＢの光路も鎖線で示すようになり、このとき
にはＡ像とＢ像との間の距離ｄは所定値ｄ０より大きい
値ｄ、となる。Then, when lens 1 is at the position shown by the broken line, which is closer to the subject than the focusing position shown by the solid line,
The optical paths of the lights T, A, and LB are also shown by broken lines, and the distance d between the A image and the B image in the sensor 4 becomes a value d smaller than the predetermined value do. When the position is close to the imaging surface 2 from the in-focus position, the light L
The optical paths of A and LB are also shown by chain lines, and in this case, the distance d between the A image and the B image becomes a value d larger than the predetermined value d0.

従って、センサ４から読出した信号を適当な回路で処理
し、Ａ像とＢ像との間の距離ｄを表わす信号な得、これ
が所定値ｄ０に収斂する方向にレンズ１の位置を制御す
れば自動的に合焦制御が行なわれ、被写体までの距離が
変化しても常に正しい合焦状態が得られろことになる。Therefore, if the signal read from the sensor 4 is processed by an appropriate circuit, a signal representing the distance d between the A image and the B image is obtained, and the position of the lens 1 is controlled in a direction in which this signal converges to a predetermined value d0. Focus control is performed automatically, and even if the distance to the subject changes, the correct focus state can always be obtained.

次に、センサ４から読出した信号の処理について説明す
る。Next, processing of signals read from the sensor 4 will be explained.

制御信号発生回路８からの読出クロックＬＣによってセ
ンサ４が駆動されると、Ａ部分４Ａ及びＢ部分４Ｂの光
電変換素子に投映されているＡ像とＢ像の光学像は時系
列的に読出されて映像信号となる。When the sensor 4 is driven by the read clock LC from the control signal generation circuit 8, the optical images of the A image and the B image projected on the photoelectric conversion elements of the A portion 4A and the B portion 4B are read out in time series. becomes a video signal.

こうして映像信号に変換された信号は２値化回路５で２
値化された上で分配回路６によりＡ像による２値化映像
信号ＤＡとＢ像による２値化映像信号ＤＢＫ分離されて
相関器７に入力される。The signal converted into a video signal in this way is converted into a video signal by a binarization circuit 5.
After being digitized, the distribution circuit 6 separates the A-image binary video signal DA and the B-image binary video signal DBK, which are input to the correlator 7 .

この相関器７は例えば第２図に示すような構成のもので
、Ａシフトレジスタ７０Ａ、Ｂシフトレジスタ７０Ｂ、
２進カウンタ７１、アドレスカウンタ７２、ＥＸ−ＮＯ
Ｒゲート（排他的否定論理和ゲート）７３、Ａ　Ｎ　］
）ゲート７４．７５Ａ。This correlator 7 has a configuration as shown in FIG. 2, for example, with an A shift register 70A, a B shift register 70B,
Binary counter 71, address counter 72, EX-NO
R gate (exclusive NOR gate) 73, A N ]
) Gate 74.75A.

７５Ｂ、　　　７６Ａ、　　　７６Ｂ、　　　ＯＲゲ　
−　）７７Ａ、７７Ｂ、インバータ７８Ａ、７８Ｂ、遅
延素子７９からなる。75B, 76A, 76B, OR game
- ) 77A, 77B, inverters 78A, 78B, and delay element 79.

そして、制御信号発生回路８からの信号ｍが処理Ｎ０１
１になっているときには、ＡＮＤゲート７５Ａ、７５Ｂ
が能動化され、ＡＮＤゲート７６Ａ。Then, the signal m from the control signal generation circuit 8 is processed N01.
When it is 1, AND gates 75A, 75B
is activated, AND gate 76A.

７．６Ｂは閉じられたままとなるので、Ａシフトレジス
タ７０Ａの出力は能動化されているＡ　Ｎ　ｌ）ゲー）
　７５ＡによりＯＲゲート７７Ａケ介して自己の入力に
帰還され、同様にＢシフトレジスタ７０Ｂの出力も能動
化されているＡ　Ｎ　Ｉ）ゲー）７５ＢによりＯＲゲー
）７７Ｂ＝に介して自己の入力に帰還される柵循環モー
ドとなり、信号ｍが論理″１“になったときには、ＡＮ
Ｄゲート７５Ａ、７５Ｂは閉じ、ＡＮＤゲー）７６Ａ、
７６Ｂが能動化されるため、このときには能動化されて
いるＡＮＤゲート７６Ａと７６ＢによりそれぞれＯＲゲ
ート７７Ａ、７７Ｂを介してＡシフトレジスタ７０Ａに
は２値化映像信号ＤＡが入力可能にされ、Ｂシフトレジ
スタ７０Ｂには２値化映像信号ＤＢが入ガ可能にされる
“読込モート１となる。7.6B remains closed, so the output of A shift register 70A is activated.
It is fed back to its own input by 75A via OR gate 77A, and the output of B shift register 70B is also activated. is in the fence circulation mode, and when the signal m becomes logic "1", the AN
D gates 75A and 75B are closed, AND gate) 76A,
76B is activated, the AND gates 76A and 76B, which are activated at this time, allow the binary video signal DA to be input to the A shift register 70A via the OR gates 77A and 77B, respectively, and the B shift register 70A is enabled. The register 70B becomes a "read mode 1" in which the binary video signal DB can be input.

一方、この信号ｍはセンサ４から映像信号が読出される
ときだけ論理″１１１になる。On the other hand, this signal m becomes logic "111" only when a video signal is read out from the sensor 4.

そこで、いま、被写体の明るさなどで決まる所定の周期
ごとのセンサ４からの映像信号の読出しが開始し、信号
ｍが論理ｌｌ１１になると、２値化映像信号（以下、単
にデータとい５）ＤＡがＡシフトレジスタ７０Ａに入力
され、ついでデータＤＢがＢシフトレジスタ７０Ｂに入
力される。なお、この″読込モートでは、ＡＮＤゲート
７５Ａ。Therefore, the reading of the video signal from the sensor 4 at a predetermined period determined by the brightness of the subject is started, and when the signal m becomes logic 111, the binary video signal (hereinafter simply referred to as data 5) DA is input to the A shift register 70A, and then data DB is input to the B shift register 70B. In addition, in this read mode, AND gate 75A.

７５）３が閉じられているため、各シフトレジスタ７０
Ａ、７０Ｂに既に入力されていたデータはオーバーフロ
ーされて消失する。75) Since 3 is closed, each shift register 70
The data already input to A and 70B will overflow and be lost.

次に、センサ４がらの映像信号の読出しな完了し、新し
いデータＤＡ、ＤＢがそれぞれのシフトレジスタ７０Ａ
、７０８に入力されてしまうと、信号ｍは論理″ａｌｌ
に戻り、“循環モード１に切換えられる。そして、この
”循環モード１１の中で所定の回数Ｎ回にわたる比較サ
イクルが繰返えされることになる。Next, the reading of the video signal from the sensor 4 is completed, and new data DA and DB are transferred to each shift register 70A.
, 708, the signal m becomes a logic "all
The process returns to ``circulation mode 1'' and is switched to ``circulation mode 1.'' In this ``circulation mode 11,'' the comparison cycle is repeated a predetermined number of times N.

この比較サイクルが開始すると、制御信号発生回路８か
ら２つのクロックＣＬＫＡ、ＣＬＫＢが発生され、これ
によりＡシフトレジスタ７０ＡとＢシフトレジスタ７０
Ｂはシフト動作な行ない、入力されていたデータＴ）Ａ
とＤＢな各クロックごとに１ビツトづつ出力し、これら
をＥＸ−ＮＯＲゲート７３に入力する。なお、このとき
にはＡＮＤゲー）７５Ａ、７５Ｂが能動化されている“
循環モードにあるから、それぞれのデータＩ）Ａ。When this comparison cycle starts, two clocks CLKA and CLKB are generated from the control signal generation circuit 8, which causes the A shift register 70A and the B shift register 70A to
B performs a shift operation, and the input data T)A
and DB, one bit is output for each clock, and these are input to the EX-NOR gate 73. At this time, AND game) 75A and 75B are activated.
Since it is in circulation mode, each data I)A.

ＤＢはシフトされるごとに入力に帰還され、消失するこ
とはない。DB is fed back to the input every time it is shifted and never disappears.

さて、ＥＸ−ＮＯＲゲート７３は、その２つの入力がい
ずれも論理″１１１となったとき及びいずれも論理１１
０１となったときだけその出力が論理ｌ１１″になるよ
うに動作する。従って、このゲート７３の出力はＡシフ
トレジスタ７０Ａから１ビツトづつ出力されるデータＤ
Ａと、Ｂシフトレジスタ７０Ｂから１ビツトづつ出力さ
れるデータＤＢの各ビットがいずれも論理″１”又は論
理−Ｐとなっていたとき、つまり２つのデータＴ）　Ａ
とＤＩ３の論理が一致したビットごとに論理ｌ１１″に
なる。そして、このＩ！３　Ｘ　−Ｎ　ＯＲゲート７３
の出力は制御信号発生回路８からのストローブパルスＳ
ＴＲと共にＡ、　Ｎ　Ｄゲート７４に入力され、その出
力はシフトレジスタ７０Ａ、７０ＢからのデータＤＡ、
Ｉ）Ｈの各ビットごとの取出しに同期して２進カウンタ
７１のカウント入力に供給される。Now, the EX-NOR gate 73 operates when both of its two inputs become logic ``111'' and when both inputs become logic ``111''.
01, the output becomes logic l11''. Therefore, the output of this gate 73 is the data D output one bit at a time from the A shift register 70A.
When each bit of the data DB output one bit at a time from the A and B shift registers 70B is either logic "1" or logic -P, that is, two data T) A
For each bit where the logic of DI3 and DI3 match, the logic becomes l11''.
The output of is the strobe pulse S from the control signal generation circuit 8.
A, ND gate 74 is input together with TR, and its output is data DA, DA from shift registers 70A, 70B.
It is supplied to the count input of the binary counter 71 in synchronization with the extraction of each bit of I)H.

２進カウンタ７１は制御信号発生回路８から遅延素子７
９な介して供給されるパルスｎによってリセットされる
が、このパルスｎはＮ回ニワタッて繰り返される比較サ
イクルの各サイクル開始ごとに、それに僅かに先立って
発生される。従って、この２進カウンタ７１の出力デー
タＹは比較サイクルが完了するごとに、そのサイクル内
でＡシフトレジスタ７０ＡとＢシフトレジスタ７０Ｂか
ら読出されたデータＤＡとＤＢの各ビット間での一致し
た回数な表わすことになる。The binary counter 71 is connected from the control signal generation circuit 8 to the delay element 7.
9, which is generated slightly prior to the start of each cycle of the comparison cycle, which is repeated N times. Therefore, each time a comparison cycle is completed, the output data Y of the binary counter 71 is determined by the number of times that each bit of data DA and DB that are read from the A shift register 70A and the B shift register 70B match in that cycle. It will be expressed as follows.

アドレスカウンタ７２は制御信号発生回路８から供給さ
れるパルスｍｔによってリセットされ、パルスｎによっ
てカウントアツプされる出力データＸな発生する。そし
て、上記パルスｍ　ｔは制御信号ｍの立下りエツジに同
期して発生させられるようになっているから、結局、こ
のアドレスカウンタ７２の出力データＸは、”循環モー
ド１に入ってＮ回にわたり繰り返される比較サイクルの
、各サイクルの始めからの回数を表わすことになる。The address counter 72 is reset by the pulse mt supplied from the control signal generating circuit 8, and generates output data X which is counted up by the pulse n. Since the pulse mt is generated in synchronization with the falling edge of the control signal m, the output data It will represent the number of repeated comparison cycles since the beginning of each cycle.

さて、こうしてＮ回にわたり繰り返される比較サイクル
が開始して最初の第１回目の比較サイクルが完了すると
、次の第２回目の比較サイクルに入る前に、制御信号発
生回路８から１個のシフトパルスがＢシフトレジスタ７
０Ｂに供給され、これによりＢシフトレジスタ７０Ｂの
データｌ）　Ｂは１ビツトだけシフトされ、そのあとで
第２回目の比較サイクルに入り、Ａシフトレジスタ７０
ＡのデータＤＡに対して１ビツトだけシフトしているＢ
シフトレジスタ７０ＢのデータＤＢとの間での比較が行
なわれ、そのときの各ビット間での一致回数が２進カウ
ンタ７１の出力にデータＹとして現われる。Now, when the comparison cycle that is repeated N times starts and the first comparison cycle is completed, one shift pulse is generated from the control signal generation circuit 8 before entering the next second comparison cycle. is B shift register 7
0B, thereby shifting the data l)B in the B shift register 70B by 1 bit, after which a second comparison cycle is entered and the data in the A shift register 70B is shifted by 1 bit.
B shifted by 1 bit with respect to A's data DA
A comparison is made with the data DB of the shift register 70B, and the number of matches between each bit at that time appears as data Y at the output of the binary counter 71.

こうして、順次、各比較サイクルごとにＡシフトレジス
タ７０ＡのデータＤＡに対して１ビツト次々とシフトさ
れたＢシフトレジスタ７０ＢのデータＤＢとの比較が繰
り返され、Ｎ回目にはＮビットずれたデータＤＡとＤＢ
との間でのビットの一致数がデータＹとして得られるこ
とになる。なお、このときの各比較サイクルごとに供給
されるシフトクロックＣＬＫＡとＣＬＫＢの個数は正確
に各シフトレジスタ７０Ａ、７０Ｂのビット数と合わせ
であるのはいうまでもない。また、このとき、１回の叢
循環モード１の中で繰り返される比較サイクルの回数Ｎ
は例えば各シフトレジスタ７０Ａ、７０Ｂのビット数と
同じにしておけばよ℃１゜ この結果、センサ４から映像信号が読出し可能圧なるご
とに一読込モード１１とそれに続く”循環モードが繰り
返され、”循環モード１内でのＮ回の比較サイクルの各
サイクルの始めからの回数な表わすデータＸと、各サイ
クルにおけるデータＤＡとＤＢの各ビット間の一致した
回数を表わすデータＹが得られることになり、これらの
データＸ、Ｙはピーク検出器９に入力され、１つの循環
モード内でで−タＹが最大となったときのデータＸの取
出しが行なわれる。In this way, in each comparison cycle, the data DA in the A shift register 70A is compared with the data DB in the B shift register 70B, which has been shifted one bit one after another, and at the Nth time, the data DA shifted by N bits is compared to the data DA in the A shift register 70A. and D.B.
The number of bits that match between the two is obtained as data Y. It goes without saying that the number of shift clocks CLKA and CLKB supplied for each comparison cycle at this time is exactly the same as the number of bits of each shift register 70A, 70B. Also, at this time, the number of comparison cycles repeated in one plexus circulation mode 1 N
For example, if the number of bits is the same as that of each shift register 70A, 70B, 1°C.As a result, each time the image signal can be read from the sensor 4, the reading mode 11 and the subsequent ``circulation mode'' are repeated. ``Data X representing the number of times from the beginning of each cycle of N comparison cycles in circulation mode 1, and data Y representing the number of times each bit of data DA and DB matched in each cycle are obtained. These data X and Y are input to the peak detector 9, and data X is extracted when the -ta Y becomes maximum within one circulation mode.

このピーク検出器９は例えば第３図に示すよう［２つの
データバッファ９０．９１と、データ比較器９２、それ
にＡＮＤゲート９３、遅延素子９４．９５などで構成さ
れている。As shown in FIG. 3, the peak detector 9 is composed of two data buffers 90, 91, a data comparator 92, an AND gate 93, a delay element 94, 95, etc.

データバッファ９０．９１は遅延素子９５な介して供給
されるパルスｍｔによりｎ循環モード鍔に入った直後に
リセットされ、その後、Ａ　Ｎ　ｌ）ゲート９３が能動
化されているときに遅延素子９４を介してパルスｎが供
給されたとき、入力りのデータＸ、Ｙを取り込んで出力
Ｑに保持する働きをする。The data buffers 90,91 are reset immediately after entering the n-cycle mode by the pulse mt supplied through the delay element 95, and thereafter the data buffers 90, 91 are reset by the pulse mt supplied through the delay element 95, and thereafter the delay element 94 is reset when the A N l) gate 93 is activated. When a pulse n is supplied through the input terminal, the input data X and Y are taken in and held at the output Q.

データ比較器９２は入力人に供給されているデータと入
力Ｂに供給されているデータの比較を行ない、入力Ａの
データが入力Ｂのデータより大きい間は出力Ａ）Ｂを論
理１ｌＩ１１に保ってＡＮＤゲート９３を能動化し、入
力Ａのデータが入力Ｂのデータより小さいか等しくなっ
たら出力Ａ）Ｂが論理１０　＠になってＡＮＤゲート９
３な閉じる働きなする。The data comparator 92 compares the data being supplied to input B with the data being supplied to input B, and keeps output A)B at logic 1lI11 while the data at input A is greater than the data at input B. Activate AND gate 93 and when the data at input A is less than or equal to the data at input B, output A)B becomes logic 10 @ and AND gate 9
3. It has a closing function.

そこで、′循環モード１に入って最初の第１回目の比較
サイクルが行なわれ、成る値のデータＹと、１を表わす
データＸが得られるとき、データバッファ９０．９１は
パルスｍｔによってクリアされているから、データバッ
ファ９０．９１のＱ出力はいずれも０であり、この結果
、データ比較器９２の出力Ａ）Ｂは論理１１″になる。Therefore, when the first comparison cycle is performed after entering circulation mode 1, and data Y having the value equal to 1 and data X representing 1 are obtained, the data buffers 90 and 91 are cleared by the pulse mt. Therefore, the Q outputs of the data buffers 90 and 91 are both 0, and as a result, the outputs A) and B of the data comparator 92 become logic 11''.

これＫよりＡＮＤゲート９３は能動化され、遅延素子９
４な介して供給されるパルスｎによりデータバッファ９
０の出力ＱにはそのときのデータＹが取出され、データ
バッファ９１の出力Ｑには１な表わすデータＸが取出さ
れ保持される。From this K, the AND gate 93 is activated, and the delay element 9
The pulse n supplied through the data buffer 9
The data Y at that time is taken out to the output Q of 0, and the data X representing 1 is taken out and held in the output Q of the data buffer 91.

次に、第２回目の比較サイクルが行なわれ、そのときに
得られたデータＹの値が保持されている第１回目のとき
のデータＹより大きければ、データ比較器９２の出力Ａ
＞Ｂは依然として論理′１１１１に保たれるから、デー
タバッファ９０の出力Ｑには第２回目のデータＹが取出
され保持され、データバッファ９１の出力Ｑは２ヶ表わ
すデータＸとなる。従って、データ比較器９２０入力Ｂ
に供給されるデータＹは入力Ａに供給されるデータＹの
１回前の比較サイクルにおけるものとなる。Next, a second comparison cycle is performed, and if the value of the data Y obtained at that time is larger than the retained data Y at the first time, the output A of the data comparator 92 is
>B is still held at logic '1111, so the second data Y is taken out and held at the output Q of the data buffer 90, and the output Q of the data buffer 91 becomes the data X representing two. Therefore, data comparator 920 input B
The data Y supplied to input A is the data Y supplied to input A in the previous comparison cycle.

こうして、順次Ｎ回にわたる比較サイクルが繰り返され
て行く間、これらの比較サイクルにおけるデータＹがそ
の１回前の比較サイクルにおけるデータＹより大きくな
っている間は次々とデータバッファ９０の出力Ｑに現わ
れているデータＹの書き替えが行なわれ、データバッフ
ァ９１の出力ＱのデータＸは順次、１から２．　３．　
４・・・・・・と増加してゆく。In this way, while the comparison cycles are repeated N times in sequence, data Y in these comparison cycles is larger than data Y in the previous comparison cycle, and the data Y appears in the output Q of the data buffer 90 one after another. The data Y in the data buffer 91 is rewritten, and the data X in the output Q of the data buffer 91 is sequentially changed from 1 to 2 . 3.
It increases as 4...

しかして、成る比較サイクルにおいて得られたデータＹ
がその１回前のデータＹ、より小さくなったとする。Therefore, the data Y obtained in the comparison cycle consisting of
Suppose that the data Y is smaller than the previous data Y.

そうすると、このときにはデータ比較器９２の出力Ａ）
Ｂが論理１ｌＯ１ｌＫなり、パルスｎが遅延素子９４を
介して供給されたときＫＡＮＤゲート９３が閉じてしま
っているため、データバッファ９０．９１のクロック人
力ＣＬＫにはパルスが供給されず、データの書き替えは
行なわれなくなってそれらの出力Ｑはいずれも以後の比
較サイクルにおいてデータＹがその保持されているデー
タＹより大きくならない限りこの比較サイクルの１回前
のデータＹ、　Ｘを保持している。そして再びデータバ
ッファ９０の出力ＱＫ保持されているデータＹを越える
データＹが比較器９２０入力Ａに供給されると、前述と
同様データバッファ９０の出力Ｑ、データバッファ９１
の出力Ｑはその時のデータＹ、データＸに書き替わり、
以後データバッファ９０の出力Ｑに保持されているデー
タＹを越えるデータＹが比較器９２０入力ＡＫ供給され
る都度、データＹ、データＸの書き替え、保持が行なわ
れ、”循環モード刺を終了する。Then, in this case, the output A) of the data comparator 92
When B becomes logic 1lO1lK and the KAND gate 93 is closed when the pulse n is supplied via the delay element 94, no pulse is supplied to the clock CLK of the data buffer 90, 91, and data is not written. The change is no longer performed, and the outputs Q each hold the data Y, X from the previous comparison cycle unless the data Y becomes larger than the held data Y in a subsequent comparison cycle. Then, when data Y exceeding the data Y held by the output QK of the data buffer 90 is supplied to the input A of the comparator 920 again, the output Q of the data buffer 90 and the data buffer 91 are
The output Q is rewritten to the data Y and data X at that time,
Thereafter, every time data Y exceeding data Y held in the output Q of the data buffer 90 is supplied to the input AK of the comparator 920, data Y and data X are rewritten and held, and the "circulation mode operation" is terminated. .

ところで、データＤＡとｌ）　Ｂは、いずれも同一被写
体の像をセンサ４の部分４Ａと４Ｂにより読出して得た
ものであるから、もともと相互に強い相関を示している
。そこで、Ａシフトレジスタ７０ＡとＢシフトレジスタ
７０　Ｂに入力したあとで順次１ビツトづつシフトしな
がら各ビットごとの一致をみていれば、このシフト量が
成る値となったときに各ビット間での一致数が必ず最大
になる筈である。Incidentally, data DA and data 1) B are both obtained by reading out images of the same subject using portions 4A and 4B of sensor 4, and thus originally exhibit a strong correlation with each other. Therefore, after inputting to the A shift register 70A and the B shift register 70B, if you sequentially shift one bit at a time and check for a match for each bit, when this shift amount reaches the value, the difference between each bit will be The number of matches should always be the maximum.

従って、Ｎ回にわたる比較サイクルの間で何回かデータ
Ｙが順次各サイクルごとに増加し、成るサイクルで減小
に転じるが、最終的にデータバッファ９０の出力Ｑに保
持されているデータＹは、最後にデータ比較器９２の出
力Ａ）Ｂが論理＋１１１１からＩＯ１′に変ったとき、
すなわちこの１回前のサイクルのデータＹであり、この
時の比較サイクルにおいてデータＤＡとＤＢの各ビット
ごとの一致数が最大になったことな表わし、それ以後、
Ｎ回の比較サイクル終了まで、このデータを保持する。Therefore, during the N comparison cycles, the data Y increases sequentially in each cycle, and starts decreasing in the next cycle, but in the end, the data Y held in the output Q of the data buffer 90 is , Finally, when the output A)B of the data comparator 92 changes from logic +1111 to IO1',
In other words, it is the data Y of the previous cycle, and it indicates that the number of matches for each bit of data DA and DB was the maximum in the comparison cycle at this time, and after that,
This data is held until the end of N comparison cycles.

一方、データバッファ９１の出力Ｑに最終的に保持され
ているデータＸは、上記データＹが最大値な示したとき
の比較サイクルの回数、つまりへシフトレジスタ７０Ａ
のデータＤＡに対するＢシフトレジスタ７０Ｂのデータ
ＤＢのビットシフト数であるから、結局、”循環モード
が終了したときにデータバッファ９１の出力Ｑに保持さ
れているデータｄｘはセンサ４上におけるＡ像とＢ像の
間の距離ｄ［対応したものとなることＫなる。On the other hand, the data X finally held in the output Q of the data buffer 91 corresponds to the number of comparison cycles when the data Y indicates the maximum value, that is, to the shift register 70A.
is the bit shift number of the data DB of the B shift register 70B with respect to the data DA of The distance d between the B images is K.

なお、この第３図におけるデータバッファ９０、或いは
９１としては、第４図に示すように、データＹ、又はＸ
のビット数に対応した数のＤフリップフロップ■）１〜
Ｄゎで構成したものを用いればよい。In addition, as shown in FIG. 4, the data buffer 90 or 91 in FIG.
The number of D flip-flops corresponding to the number of bits of ■) 1 to
It is sufficient to use one composed of Dゎ.

そこで、このデータｄｘを６循環モードが完了するごと
にレンズ駆動信号発生回路１０に取り込み、合焦状態で
のＡ鐵とＢ像の間の距離ｄ０に対応したシフト量す表わ
すデータＤｏと比較してやれば、撮像レンズ１の合焦位
置からのずれ量と方向を求めることができる。Therefore, this data dx is taken into the lens drive signal generation circuit 10 every time the six circulation modes are completed, and compared with the data Do representing the shift amount corresponding to the distance d0 between the A iron and the B image in the focused state. For example, the amount and direction of deviation of the imaging lens 1 from the in-focus position can be determined.

第５図はレンズ駆動信号発生回路１０の一例で、コンパ
レータ２０、アップダウンカウンタ２１、マトリクス回
路２２、パルス発振器２３、Ａ　Ｎ　Ｉ）ゲート２４〜
２６、ＯＲゲート２７、インバータ２８．２９などから
構成されている。FIG. 5 shows an example of the lens drive signal generation circuit 10, which includes a comparator 20, an up/down counter 21, a matrix circuit 22, a pulse oscillator 23, an A N I) gate 24 to
26, an OR gate 27, and inverters 28 and 29.

コンパレータ２０はデータＤ。がプリセットされており
、これとデータｄｘとを比較して３つの出力１．ｓ、ｅ
のいずれかに論理”１”ｋ発生する。即う、 ｄ　Ｘ＞Ｄｏ　−＋１　＝　１ ｄ　ｘ（Ｄｏ−＋ｓ　＝　１ ｄ　ｘ＝Ｄｏ−＋ｅ＝１ の動作な行なう。Comparator 20 is data D. is preset, and by comparing this with data dx, three outputs 1. s,e
Logic "1" k is generated in either of the following. That is, the following operation is performed: dX>Do-+1=1 dx(Do-+s=1 dx=Do-+e=1).

アップダウンカウンタ（以下、単にカウンタという）２
１は入力Ｐにパルスｍｔが供給されたときに入力Ｓに供
給されているデータがプリセットされ、その後、ＡＮＤ
ゲート２４を・介してパルス発振器２３から供給される
パルスＣＰによりカウント動作を行なってカウントデー
タＱ、〜Ｑゎをマトリクス回路２２に供給する働きをし
、このとき、入力Ｕ　／　ｌ）が論理ｌｌＩ″に保たれ
ていたらアップカウントを行ない、“０１１となってい
たらダウンカウントを行なう。Up-down counter (hereinafter simply referred to as counter) 2
1, when the pulse mt is supplied to the input P, the data supplied to the input S is preset, and then the AND
The pulse CP supplied from the pulse oscillator 23 via the gate 24 performs a counting operation and serves to supply count data Q, ~Q to the matrix circuit 22, and at this time, the input U/l) becomes the logic If it is maintained at "011", it is counted up, and if it is "011", it is counted down.

マトリクス回路２２は一種のデコーダで、カウンタ２１
のカウントデータＱ、〜ＱＩｌがデータＤ。The matrix circuit 22 is a kind of decoder, and the counter 21
The count data Q, ~QIl is data D.

に等しくなったときだけ出力Ｑが論理１１ＱＩ＋に落ち
、それ以外のときには出力Ｑが論理１１”に保たれるよ
うに動作する。なお、パルス発振器２３は比較的低い周
波数ｆのパルスＣＰを発生する働きをする。The output Q falls to the logic 11QI+ only when it becomes equal to , and otherwise operates so that the output Q is kept at the logic 11''.The pulse oscillator 23 generates a pulse CP with a relatively low frequency f. do the work.

さて、コンパレータ２ｏはデータｄｘに応じて出力’ｌ
　　ｓｌ　　ｅのいずれかを論理１１”に保っているが
、成る”循環モード１が完了したときのデータｄｘがデ
ータＩ）。より小さがったとすると、出力ＳがＩＩＭに
なっている。そこで、この−循環モード１になったとき
パルスｍｔがカウンタ２１に供給されるので、カウンタ
２１にはそのときのデータｄｘがプリセットされる。そ
うすると、このときにはマトリクス回！８２２のＱ出力
は当然論理１１ｍになるから、ＡＮＤゲート２４は能動
化され、一方、コンパレータ２ｏの出力ＳがＷｋ理１１
１１１なのでカウンタ２１のＵ／Ｄ入カも１１”になり
、このカウンタ２１はデータｄχをプリセットデータと
してパルス発振器２３がらのパルスＣＰによるアップカ
ウント動作な開始する。Now, comparator 2o outputs 'l' according to data dx.
sle is kept at logic 11'', but becomes ``data dx when circulation mode 1 is completed is data I)''. If it becomes smaller, the output S becomes IIM. Therefore, when the -circulation mode 1 is entered, the pulse mt is supplied to the counter 21, so that the counter 21 is preset with the data dx at that time. Then, at this time, it's time for the matrix! Since the Q output of 822 naturally becomes the logic 11m, the AND gate 24 is activated, while the output S of the comparator 2o becomes the Wk logic 11m.
111, the U/D input of the counter 21 also becomes 11'', and the counter 21 starts an up-count operation by the pulse CP from the pulse oscillator 23 using the data dχ as preset data.

一方、これと並行して、マ）　＋７クス回路２２の出力
Ｑが論理１１１′になったことによりインバータ２９を
介してＯＦｔゲート２７の一方の入力は論理＋ｌＯｎに
なり、コンパレータ２ｏのｅｌｆ３カ１理ＩＯ１′であ
ることによりＯＲゲート２７の出力も論理＋ＩＯ″とな
る。そしてこの結果、ＡＮＤゲ−）２５．２６＋！いず
れも能動化されるが、コンパレータ２０のＳ出力だけが
論理＋１１１１となっていることによりＡＮＤゲート２
６の出力だけが論理１１″になりレンズ引込信号が出方
される。On the other hand, in parallel with this, since the output Q of the mask circuit 22 becomes logic 111', one input of the OFt gate 27 becomes logic +lOn via the inverter 29, and the elf3 circuit of the comparator 2o becomes logic 111'. Since the output of the OR gate 27 is logic IO1', the output of the OR gate 27 also becomes logic +IO''.As a result, both AND gates)25, 26+! are activated, but only the S output of the comparator 20 becomes logic +1111. AND gate 2 by
Only the output of 6 becomes logic 11'' and a lens retraction signal is output.

やがて、カウンタ２１のカウントデータＱ、〜Ｑｌｌが
データＤ。に等しくなったタイミングでマトリクス回路
２２のＱ出力が論理″ｏ′１になると、ＡＮＴ）ゲート
２４が閉じられてカウンタ２１のカウント動作は停止し
、インバータ２９を介してＯＲゲート２７に論理ＩＩ″
が供給されるため、このＯＲゲート２７の出力は′１１
１になって停止信号が出力され、さらにインバータ２８
によりＡＮＩ）ゲー）２５．２６はいずれも閉じられる
ので、Ａ　Ｎ　ｌ）ゲート２６の出力もｌ１Ｏ１１にな
りレンズ引込信号はなくなり、ＯＲゲート２７から停止
信号が出力される。Eventually, the count data Q, ~Qll of the counter 21 becomes data D. When the Q output of the matrix circuit 22 becomes the logic "o'1" at the timing when it becomes equal to the logic "O'1", the ANT) gate 24 is closed and the counting operation of the counter 21 is stopped, and the logic "II" is sent to the OR gate 27 via the inverter 29.
is supplied, the output of this OR gate 27 is '11
1, a stop signal is output, and the inverter 28
Since both ANI) gates 25 and 26 are closed, the output of the A N l) gate 26 becomes l1O11, the lens retraction signal disappears, and the OR gate 27 outputs a stop signal.

次に、成る“循環モードに入ってパルスｍｔがカウンタ
２１の入力Ｐに供給されたとき、データｄｘがデータ■
）ｏ　より大きくなったとすると、このときにはコンパ
レータ２０の出カッだけが論理“Ｉｌｌになるから、カ
ウンタ２１はダウンカウント動作となり、データｄｘｌ
プリセットデータとし、パルス発振器２３からのパルス
ＣＰなカウント入力Ｃとするダウンカウントな行なう。Next, when entering the circulation mode and supplying the pulse mt to the input P of the counter 21, the data dx becomes the data
)o, at this time only the output of the comparator 20 becomes logic "Ill", so the counter 21 performs a down-count operation and the data dxl
The pulse CP from the pulse oscillator 23 is used as preset data and the count input C is used to perform down counting.

そして、このダウンカウントな開始したときのカウンタ
２１のカウントデータＱ１〜Ｑｌｌはプリセットされた
データｄＸとなっているから、データｄｘがデータＤ０
より大きいという条件のためマトリクス回路２２の出力
Ｑは論理１１１ｍとなり、これによりＡＮＤゲート２５
の出力が論理３１′１になってレンズ繰出し信号が出力
される。そして、ブー　リセットされたデータｄｘのダ
ウンカウントによるカウンタ２１のカウントデータＱ、
〜Ｑ１がデータＤ。に等しくなってマトリクス回路２２
の出力Ｑが論理ｌｌ０１１に落ちたとき、０）ｔゲート
２７の出力が論理１１１１になって停止信号が出力され
、これによりＡＮＤゲート２５によるレンズ繰出し信号
は消滅する。Then, since the count data Q1 to Qll of the counter 21 when this down-counting starts is the preset data dX, the data dx is the data D0.
Due to the condition that the output Q of the matrix circuit 22 is larger than the logic 111m, the AND gate 25
The output becomes logic 31'1 and a lens extension signal is output. Then, count data Q of the counter 21 by down-counting the reset data dx,
~Q1 is data D. becomes equal to and the matrix circuit 22
When the output Q of 0) falls to the logic 1111, the output of the 0)t gate 27 becomes the logic 1111 and a stop signal is output, whereby the lens extension signal from the AND gate 25 disappears.

また、成る１循環モード＋１になったときのデータｄｘ
がデータＤｏに等しかったときには、コンパレータ２０
の出力ｅだけが論理＋１１′になるから、このときには
ＯＲゲート２７を介して直ちに停止信号が出力される。Also, the data dx when it becomes 1 circulation mode + 1
is equal to the data Do, the comparator 20
Since only the output e becomes logic +11', a stop signal is immediately outputted via the OR gate 27 at this time.

なお、このときには、カウンタ２１にデータｄｘがプリ
セットされると直ちにマトリクス回路２２の出力Ｑが論
理１０１に落ちるため、ＡＮＤゲート２４は能動化され
ず、従ってカウンタ２１は動作しない。Note that at this time, as soon as the data dx is preset in the counter 21, the output Q of the matrix circuit 22 falls to logic 101, so the AND gate 24 is not activated, and therefore the counter 21 does not operate.

そこで、これらＡＮＤゲート２５，２６、ＯＲゲート２
７の出力をレンズ位置駆動装置１１に供給し、ＡＮＤゲ
ート２６によるレンズ引込信号が発生している間だけレ
ンズ１を現在の位置から引込み方向に所定の速度■で駆
動し、ＡＮＤゲート２５によるレンズ繰出し信号”が発
生している間はレンズ１な現在位置から繰出し方向に所
定の速度Ｖで駆動してやれば自動的に合焦動作が行なわ
れ金ことになる。Therefore, these AND gates 25, 26, OR gate 2
The output of 7 is supplied to the lens position driving device 11, and the lens 1 is driven from the current position in the retraction direction at a predetermined speed ■ only while the lens retraction signal is generated by the AND gate 26. While the "feed-out signal" is being generated, if the lens 1 is driven from its current position in the feed-out direction at a predetermined speed V, the focusing operation will be performed automatically.

ところで、この合焦装置においては、”読込モードと“
循環モードが１回行なわるごとに発生されるレンズ引込
信号又はレンズ繰出し信号の長さは、そのときのデータ
ｄｘとデータＤ。どの差に応じたものとなっている。つ
まり、これらの信号はセンサ４からの映像信号の読取り
ごとに間欠的に発生されるが、その１回当りの発生時間
、即ちレンズ１の駆動時間Ｔは となり、この時間Ｔの間はレンズ１を一定の速度■で移
動させている。なお、ここでｆはパルス発振器２３によ
るパルスＣＰの周波数である。By the way, in this focusing device, there are two modes: "reading mode" and "
The length of the lens retraction signal or lens extension signal generated each time the circulation mode is performed is determined by the data dx and data D at that time. It depends on what the difference is. In other words, these signals are generated intermittently every time the image signal is read from the sensor 4, but the generation time per time, that is, the drive time T of the lens 1 is, and during this time T, the lens 1 is moving at a constant speed ■. Note that here, f is the frequency of the pulse CP generated by the pulse oscillator 23.

そこで、例えばレンズ１が合焦位置にあるときのデータ
Ｉ）。が「３２」であったとすれば、コンパレータ２０
とマトリクス回路２２は「３２」がプリセットされてい
る。Therefore, for example, data I) when the lens 1 is in the focus position. is "32", comparator 20
The matrix circuit 22 is preset to "32".

そして、いま、レンズ１が合焦位置から遠い位置にあり
、これにより得られたデータｄｘが「１」となったとす
れば、カウンタ２１は「１」にプリセットされ、データ
ｄｘとデータｌ）。の差である「３１」だけパルス発振
器２３からのパルスによりアップカウントされるまでレ
ンズ引込信号が発生されることになり、このときにレン
ズ１が駆動されている時間＋［１は となり、このときの様子は第６図に示すようになる。Now, if the lens 1 is at a position far from the in-focus position and the data dx obtained thereby is "1", the counter 21 is preset to "1" and the data dx and data l) are preset to "1". The lens retraction signal will be generated until it is counted up by the pulse from the pulse oscillator 23 by "31", which is the difference between The situation is shown in Figure 6.

また、レンズ１が合焦位置より近い位置にあり、このと
きのデータｄｘが「６２」となっていたとすると、カウ
ンタ２１は「６２」にプリセットされ、データＤ０との
差の「３０」だけカウントダウンされるまでレンズ繰出
し信号が出力されることになり、このときにレンズ１が
駆動される時間Ｔ、は となり、第７図に示すような動作となる。Furthermore, if the lens 1 is at a position closer to the focus position and the data dx at this time is "62", the counter 21 is preset to "62" and counts down by "30" which is the difference from the data D0. At this time, the lens 1 is driven for a time T, and the operation is as shown in FIG. 7.

なお、以上はセンサ４からの映像信号の読出し間隔がほ
ぼ一定で、かつ比較的大きい場合について説明したが、
例えば被写体の明度がかなり大でしかも変化したりして
いた場合などで、センサ４からの映像信号の読出し周期
が短かく、かつ変化していて、カウンタ２１がカウント
動作を開始し、そのカウントデータＱ１〜Ｑ、がマトリ
クス回路２２の設定データＤ０に到達する以前に次の１
読込モード１から”循環モードに入って、次のデータｄ
Ｘがカウンタ２１にプリセットされるようになってしま
う場合も生じる。そこで、この場合＼ について説明すると、仮に、成る―循環モード調でデー
タｄｘが「６２」であり、これによりカウンタ２１には
「６２」がプリセットされ、データＤ０である「３２」
に向けてダウンカウントが行なわれ、その間、前述と同
様な動作でレンズ１な駆動していたとする。そして、カ
ウンタ２１のカウントデータＱ１〜Ｑｎが「４５」にな
ったとき、つまり１７回のダウンカウントが行なわれた
時点で次の５循環モードに入り、このときのデータｄｘ
が「４５」となったとすれば、ここでカウンタ２１には
データ「４５」がプリセットされ、ここから再びデータ
Ｄ。、つまり「３２」に向けてダウンカウントが再開さ
れることになる。そこで、この場合にはレンズ１は停止
することなく合焦位置へ駆動されることになり、何も問
題を生じることはない。このときの様子は第８図のよう
になる。Note that the above description is based on the case where the readout interval of the video signal from the sensor 4 is almost constant and relatively large.
For example, when the brightness of the subject is quite large and changing, the reading cycle of the video signal from the sensor 4 is short and changing, the counter 21 starts counting, and the count data is Before Q1 to Q reach the setting data D0 of the matrix circuit 22, the next one
From read mode 1, enter “circulation mode” and read the next data d.
There may also be cases where X ends up being preset in the counter 21. So, to explain this case, suppose that data dx is "62" in the circular mode tone, "62" is preset in the counter 21, and "32" is the data D0.
It is assumed that a down count is performed toward , and during that time, the lens 1 is driven in the same manner as described above. Then, when the count data Q1 to Qn of the counter 21 reaches "45", that is, when down-counting has been performed 17 times, the next 5-cycle mode is entered, and the data dx at this time is
If the value becomes "45", the counter 21 is now preset with data "45", and data D is started again from there. In other words, the countdown will be restarted toward "32". Therefore, in this case, the lens 1 is driven to the in-focus position without stopping, and no problem occurs. The situation at this time is as shown in FIG.

従って、この第１図ないし第８図によって示した自動合
焦装置によれば、成る検出時点におけるレンズ１の合焦
位置までの１回当りの駆動量を、パルス発振器２３から
のパルスによるカウンタ２１のカウント動作により、デ
ータｄｘとデータＤｏとの差に対応した駆動時間Ｔとし
て求め、これにより必要な１回当りのレンズ駆動量な時
間Ｔによって制御するようにしているため、このパルス
発振器２３によるパルスＣＰの周波数ｆｋ適尚な値に設
定することにより合焦動作にハンチングなど？生じるこ
となく安定に、しかも充分な応答速度のもとで動作させ
ることができる。Therefore, according to the automatic focusing device shown in FIGS. 1 to 8, the amount of driving of the lens 1 per time to the in-focus position at the detection time point is determined by the counter 21 using pulses from the pulse oscillator 23. By the counting operation, the drive time T corresponding to the difference between the data dx and the data Do is determined, and control is performed using the time T corresponding to the required lens drive amount per time. Does setting the pulse CP frequency fk to an appropriate value cause hunting in the focusing operation? It is possible to operate stably without any problems and with sufficient response speed.

ところで、この従来の自動合焦装置においては、撮像レ
ンズの合焦位置からのずれの方向と量の検出のために相
関器７が用いられ、そこに備えられているシフトレジス
タ７０Ａと７０Ｂのビット数はセンサ４のＡ部分４Ａと
Ｂ部分４Ｂのそれぞれのビット数に等しい数としなけれ
ば意味がない。By the way, in this conventional automatic focusing device, a correlator 7 is used to detect the direction and amount of deviation of the imaging lens from the in-focus position, and the bits of the shift registers 70A and 70B provided therein are The number has no meaning unless it is equal to the number of bits in each of the A part 4A and B part 4B of the sensor 4.

一方、上記した”循環モードに入ってデータｄｘｌ取出
すためにはＮ回の比較サイクルの繰り返しが必要である
。On the other hand, in order to enter the above-mentioned "circulation mode" and extract data dxl, it is necessary to repeat the comparison cycle N times.

しかして、この比較サイクルの繰り返し回数Ｎはシフト
レジスタ７０Ａ、７０Ｂのビット数によって決まるもの
である。Therefore, the number N of repetitions of this comparison cycle is determined by the number of bits in the shift registers 70A and 70B.

また、センサ４のそれぞれの部分４Ａ、４Ｂに必要なビ
ット数は、自動合焦が可能な合焦応答範囲と合焦精度と
な決める要素であるため、あまり少くできない。Further, the number of bits required for each portion 4A, 4B of the sensor 4 cannot be reduced very much because it is determined by the focusing response range in which automatic focusing is possible and focusing accuracy.

この為、上記した従来の自動合焦装置においては、それ
ぞれのシフトレジスタ７０Ａ、７０Ｂに必要なビット数
がかなり多くなり、比較サイクルの繰り返し回数Ｎな小
くすることができないため、１回の比較サイクルに必要
な時間をτ、とじた場合、（τ１×Ｎ）で表わされる１
回の”循環モードを完了して１つのデータｄｘを得るの
に必要な時間を充分に短かくできず、このため、合焦応
答速度をあまり速くすることができないという欠点があ
った。For this reason, in the conventional automatic focusing device described above, the number of bits required for each of the shift registers 70A and 70B is considerably large, and the number of repetitions of the comparison cycle N cannot be reduced. If the time required for the cycle is τ, then 1 is expressed as (τ1×N)
The disadvantage is that the time required to complete the ``circulation mode'' and obtain one piece of data dx cannot be sufficiently shortened, and therefore the focusing response speed cannot be made very fast.

本発明の目的は、上記した従来技術の欠点な除き、セン
サのビット数を減らすことなくシフトレジスタに必要な
ビット数だ汁な少くすることができ、これにより合焦動
作に必要なデータの取り出し時間な充分に短縮し、合焦
応答速度特性に優れた自動合焦装置の構成に有効な相関
器な提供するにある。An object of the present invention is to eliminate the above-mentioned drawbacks of the prior art, to reduce the number of bits required for the shift register without reducing the number of bits of the sensor, and thereby to extract data necessary for focusing operation. It is an object of the present invention to provide a correlator that is effective in configuring an automatic focusing device that can sufficiently shorten the time and have excellent focusing response speed characteristics.

この目的な達成するため、本発明は、信号間での相関が
最大になったときのシフト量が所定の範囲外にある間は
、信号の各ビットを順次規則的に間引いてシフトレジス
タに入力し、上記シフト量が所定範囲内に入ったときに
は信号の時系列方向の中央部を含む所定の部分だけを連
続したビットのままで抽出し、それなシフトレジスタに
入力するようにした点な特徴とする。In order to achieve this objective, the present invention sequentially and regularly thins out each bit of a signal and inputs it to a shift register while the amount of shift when the correlation between signals is maximum is outside a predetermined range. However, when the shift amount falls within a predetermined range, only a predetermined portion including the central portion of the signal in the time series direction is extracted as continuous bits and input to the corresponding shift register. shall be.

以下、本発明による相関器の実施例な図面について説明
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Below, drawings illustrating embodiments of a correlator according to the present invention will be described.

第９図は本発明の一実施例で、３０．３１はクロックパ
ルス変換器、３２．３３はＯＲゲート、３４〜３７はＡ
ＮＩ）ゲート、３８．３９はインバータであり、その他
は従来例における相関器７（箱２図）と同じである。従
って、この実施例による相関器は７′で表わし、２点鎖
線で囲った部分が本発明で付加された部分である。FIG. 9 shows an embodiment of the present invention, in which 30.31 is a clock pulse converter, 32.33 is an OR gate, and 34 to 37 are A
NI) gate, 38 and 39 are inverters, and the others are the same as the correlator 7 (Box 2) in the conventional example. Therefore, the correlator according to this embodiment is denoted by 7', and the part surrounded by the two-dot chain line is the part added according to the present invention.

クロックパルス変換器３０．３１は例えば第１０図に示
すようにシフト位置比較器４０．切換回路４１、クロッ
クパルス列間引き変換器４２、クロックパルス列抽出変
換器４３．ＯＲゲート４４で構成されたもので、ピーク
検出器９（第３図）からのデータｄｘがデータＤ。な中
心とした所定範囲の外にあるときには第１１図の（ｂ）
に示すように、ＡＮＤゲート３４又は３６ケ介して供給
されるＣＬＫＡ又はＣＬＫＢｋ１ビットづつ間引いたパ
ルスＣＰＩＩＯＲゲート３２又は３３に出力し、データ
ｄｘがデータ■）。な中心とした所定範囲内となったと
きには第１１図の（Ｃ１に示すように、ＡＮＤゲート３
４又は３６を介して供給されるクロックＣＬＫＡ又はＣ
Ｌ　Ｋ　Ｂの時系列方向の中央部の一部だけな連続して
ｎ／２ビツトだけ抽出したパルスＣＰ２をＯＲゲート３
２又は３３に出力する働きなする。The clock pulse converter 30.31 may be a shift position comparator 40.31 as shown in FIG. 10, for example. A switching circuit 41, a clock pulse train thinning converter 42, a clock pulse train extracting converter 43. It is composed of an OR gate 44, and the data dx from the peak detector 9 (FIG. 3) is data D. (b) in Figure 11 when the area is outside the predetermined range centered on
As shown in FIG. 3, the pulses CLKA or CLKBk supplied through the AND gate 34 or 36 are thinned out by 1 bit and output to the CPIIOR gate 32 or 33, and the data dx is the data (2). When it is within a predetermined range centered on
Clock CLKA or C supplied via 4 or 36
The pulse CP2, which is a part of the central part of LKB in the time series direction and only n/2 bits are extracted continuously, is applied to the OR gate 3.
It functions to output to 2 or 33.

ＯＲゲー）３２．３３はクロックパルス変換器３０．３
１の出力及び制御信号発生回路８からのクロックＣＬＫ
Ａ、ＣＬＫＢを各シフトレジスタ７０Ａ、７０Ｂのシフ
トパルス入力に供給する働きをする。OR game) 32.33 is clock pulse converter 30.3
1 output and the clock CLK from the control signal generation circuit 8
It functions to supply A and CLKB to the shift pulse inputs of each shift register 70A and 70B.

ＡＮＤゲート３４〜３７とインバータ３８．３９は”読
込モード９に切換えるための信号ｍによりクロックＣＬ
ＫＡ、ＣＬＫＢＩクロックパルス変換器３０，３１又は
ＯＲゲー）３２．３３へ切換える働きなし、１読込モー
ド１のときにはクロックＣＬＫＡ、ＣＬＫＢｆａ０：ク
ロックパルス変換器３０又は３１な介してシフトレジス
タ７０Ａ。AND gates 34 to 37 and inverters 38 and 39 are connected to clock CL by signal m for switching to read mode 9.
KA, CLKBI clock pulse converter 30, 31 or OR game) 32.33. When in 1 read mode 1, clock CLKA, CLKBfa0: shift register 70A via clock pulse converter 30 or 31.

７０Ｂに供給し、”循環モードになったときにはクロッ
クＣＬＫＡ、ＣＬＫＢをそのままシフトビジスタフ０Ａ
、７０Ｂに供給するように動８作する。70B, and when the cycle mode is entered, the clocks CLKA and CLKB are shifted as they are to the busi-visitor 0A.
, 70B.

そして、この実施例においては、各シフトレジスタ７Ｏ
Ａ、７０Ｂのビット数はセンサ４のＡ部分４Ａ及びＢ部
分４Ｂのそれぞれのビット数ｎの１／２のものとなって
おり、これに応じて制御信号発生回路８から出力される
クロックＣＬＫＡ、ＣＬＫＢの１回当りのパルス数は信
号ｍが論理−２になっているとき、つまり″読込モード
１となっているときにはセンサ４のＡ部分４Ａ及びＢ部
分４Ｂのそれぞれのビット数ｎに等しい個数となるが、
信号ｍが論理１ｌＯ１１となっている一循環モート１の
ときにはｎ／２個となるように構成されてＸ、する。In this embodiment, each shift register 7O
The number of bits of A and 70B is 1/2 of the number of bits n of each of the A portion 4A and B portion 4B of the sensor 4, and accordingly, the clock CLKA output from the control signal generation circuit 8, The number of pulses of CLKB per pulse is equal to the number of bits n of each of the A part 4A and B part 4B of the sensor 4 when the signal m is logic -2, that is, when the reading mode 1 is set. However,
When the signal m is a logic 1lO11 in a one-circulation moat 1, the number is n/2.

次に、この実施例の動作について説明する。Next, the operation of this embodiment will be explained.

いま、信号ｍが論理１１　Ｉ＋になって“読込モート１
になったとき、レンズ１が合焦位置から比較的大きくず
れており、これによりその直前力・ら与えられているデ
ータｄｘは例えば「１６」と〜１うデータＤ。から大き
く外れている「１」又＆マ「３１」という数値となって
いたとする。そうすると、これによりクロックパルス変
換器３０．３１はいずれもパルスＣＰＩを出力する状態
に切換えられる。Now, signal m becomes logic 11 I+ and “read mode 1”
When , the lens 1 has deviated from the in-focus position by a relatively large distance, and the data dx given by the front force is, for example, "16", which is ~1 data D. Suppose that the value is "1" or "31", which is significantly different from the above. Then, both of the clock pulse converters 30 and 31 are switched to a state in which they output pulse CPI.

従って、このときには、第１１図（ａ）に示すクロック
ＣＬＫＡ又はＣＬＫＢに同期してセンサ４のＡ部分４Ａ
とＢ部分４Ｂから１ピツトづつ読出されたデータＤＡ、
ＤＢは第１１図（ｂ）に示すノ（ルスＣＰＩにより順次
１ピツトづつシフトレジスタ？ＯＡ、７０Ｂに読込まれ
ることになり、″読込モード１が完了したときにはｎビ
ットのデータＤＡ、ＤＢのそれぞれが１ピツトおきに間
引きされたｎ／２ビツトのデータとしてそれぞれのシフ
トレジスタ７０Ａ、７０Ｂに書込まれることになる。そ
こで、これに続（“循環モード１に入ったトキには、こ
れらｎ　／　２ビツトのシフトレジスタ７０Ａと７０Ｂ
に書込まれたｎビットのデータＤＡ、ＤＢから１ビツト
づつ間引かれたデータとの間での相関すｆｉｌｌべる比
較サイクルはＮ／２回で終了し、次のデータｄｘが取り
出されてくる。Therefore, at this time, the A portion 4A of the sensor 4 is synchronized with the clock CLKA or CLKB shown in FIG. 11(a).
and data DA read out one pit at a time from part B 4B,
DB is sequentially read one pit at a time into the shift registers OA and 70B by the CPI shown in FIG. will be written to the respective shift registers 70A and 70B as data of n/2 bits thinned out every other pit. 2-bit shift registers 70A and 70B
The correlation between the n-bit data DA and the data thinned out one bit at a time from DB is completed in N/2 times, and the next data dx is extracted. come.

こうして伺回か”読込モードと“循環モート１が繰り返
されると、その間に次々と得られるデータｄｘによりレ
ンズ１は次々と合焦位置に向って駆動されるため、やが
て成る”読込モードとなったときに得られているデータ
ｄｘが、例えば「８」又は「２４」という数値になり、
「１６」という数値に定められているデータＤ。に対し
て所定の範囲内に近づいたとする。そうすると、これに
よりクロックパルス変換器３０．３１はそれぞれパルス
ＣＰ２に出力する状態に切換えられ、各シフトレジスタ
７０Ａ、７０Ｂに対するシフトパルスは第１１図（Ｃ）
に示すよう、になり、同図（ａ）に示すクロックＣＬＫ
Ａ、ＣＬＫＢに同期して入力されるデータＤＡ、ＤＢの
中央部分のｎ／２ビツトだけが連続してそれぞれのシフ
トレジスタ７０Ａ、７０Ｂに読込まれ、これらのデータ
の間での相関な求めるための比較サイクルがＮ／２回行
なわれて次のデータｄｘが取り出されることになる。In this way, when "reading mode" and "circulation mode 1 are repeated, lens 1 is driven toward the in-focus position one after another by the data dx obtained one after another during that time, so it becomes "reading mode". Sometimes the data dx that is obtained becomes a numerical value such as "8" or "24",
Data D is set to the numerical value "16". Suppose that the value approaches within a predetermined range. Then, the clock pulse converters 30 and 31 are switched to a state where they output pulses CP2, and the shift pulses for each shift register 70A and 70B are as shown in FIG. 11(C).
The clock CLK shown in FIG.
Only n/2 bits at the center of the data DA and DB input in synchronization with A and CLKB are continuously read into the respective shift registers 70A and 70B, and in order to find the correlation between these data. The comparison cycle will be performed N/2 times and the next data dx will be retrieved.

従って、この実施例によれば、ｎビットのデータＤＡ、
ＤＢに対して各シフトレジスタ７０Ａ。Therefore, according to this embodiment, n-bit data DA,
Each shift register 70A for DB.

７０Ｂのビット数はｎ　／　２となるから、′循環モー
ドごとに必要な時間は従来例より半減され、データｄｘ
の取り出し間隔が充分に短縮できることになり、しかも
、センサ４のＡ部分４ＡとＢ部分４Ｂのビット数は従来
例と同じで、そわからのデータＤＡ、ＤＢについては、
レンズ１の合焦位置からのすわが比較的大きい間はこわ
らデータＤＡ、ＤＢの全域にわたるピットが１ビツトお
きではあるがシフトレジスタ７０Ａ、７０Ｂに全て読込
まわているため、レンズ１の合進位置からのすね量がか
なり大きくなっても充分に合焦動作に入ることができる
と共に、レンズｌが合焦位置に近づいてきたときには、
データＩ）Ａ、ＤＢの連続したビット間での相関が調べ
らねることになるため、充分な精度のデータｄｘを得る
ことができ、高精度の合焦動作が得られることになる。Since the number of bits of 70B is n/2, the time required for each circulation mode is halved compared to the conventional example, and data dx
In addition, the number of bits in the A part 4A and B part 4B of the sensor 4 is the same as in the conventional example, and the data DA and DB from the sensor 4 are as follows.
While the distance from the focus position of the lens 1 is relatively large, the pits covering the entire range of the stiff data DA and DB are read every other bit into the shift registers 70A and 70B, so that the focusing of the lens 1 is difficult. Even if the amount of deviation from the position becomes quite large, the focusing operation can be started sufficiently, and when the lens l approaches the focusing position,
Since the correlation between consecutive bits of data I)A and DB cannot be checked, it is possible to obtain data dx with sufficient accuracy, and a highly accurate focusing operation can be obtained.

つまり、この実施例によりば、レンズｌの合焦位置から
のすわが比較的大きくて、データｄｘに対する精度はあ
まり必要がないが、とにかくレンズ１のずわの状態だけ
の検出が必要な状態にあるときは、データＤＡ、ＤＢを
全域にわたって規則的に粗くサンプリングして相関な調
べ、レンズ１の合焦位置からのすわが充分に小さくなっ
てデータｄｘの検出に高い精度が必要になってきたとき
には、データＤＡ、ＤＢの必要な部分だけｔ元のままの
ビット密度で抽出して相関な調べるようにしたものであ
り、こねによりセンサのビット数な完全に活かした広い
合焦動作応答範囲と高い検出精度な保ちながらシフトレ
ジスタ７０Ａ、７０Ｂのビット数ケ少くすることができ
、こねによるデータｄｘの取り出し間隔の短縮が可能に
なるのである。In other words, according to this embodiment, the distance from the focal position of the lens 1 is relatively large, and there is no need for much precision with respect to the data dx, but in any case, it is necessary to detect only the state of the distance of the lens 1. At one point, we sampled the data DA and DB regularly and coarsely over the entire area to examine the correlation, and the deviation from the focal position of lens 1 became sufficiently small that high accuracy was required to detect the data dx. Sometimes, only the necessary parts of the data DA and DB are extracted at the original bit density to examine the correlation, and by kneading, it is possible to fully utilize the number of bits of the sensor and achieve a wide focusing response range. The number of bits in the shift registers 70A and 70B can be reduced while maintaining high detection accuracy, and the interval at which data dx is taken out by kneading can be shortened.

次に、シフト位置比較器４０の一実施例を第１２図に示
す。図において４０１，４０２はマグニチュードコンパ
レータ、４０３はＯＲゲートである。Next, an embodiment of the shift position comparator 40 is shown in FIG. In the figure, 401 and 402 are magnitude comparators, and 403 is an OR gate.

そして、マグニチュードコンパレータ４０１のＢ入力に
はデータＲＬｌプリセットし、マグニチュードコンパレ
ータ４０２のＤ入力にはデータＲ８をプリセットしてお
く。The B input of the magnitude comparator 401 is preset with data RL1, and the D input of the magnitude comparator 402 is preset with data R8.

マグニチュードコンパレータ４０１ではデータｄｘとＲ
Ｌの比較が行なわわ、ｄｘ＞ｌｔＬとなったときＡ）Ｂ
出力の論理が１１１１になり、マグニチュードコンパレ
ータ４０２ではデータｄｘとＲ８の比較が行なわわ、ｄ
ｘ（Ｒ８となったときＣ〈Ｄ出力が論理１１１１に立上
がる。In the magnitude comparator 401, data dx and R
Comparison of L is performed, and when dx>ltL, A) B
The output logic becomes 1111, and the magnitude comparator 402 compares data dx and R8.
When x(R8), the C<D output rises to logic 1111.

この結果、ＯＲゲート４０３の出力ｓｐはデータｄｘが
データＲＬより大きく、データＲ８より小さくなってい
るときだけ論理１１１″になる。As a result, the output sp of the OR gate 403 becomes logic 111'' only when the data dx is larger than the data RL and smaller than the data R8.

そこで、いま、比較サイクルの繰り返し回数Ｎが「３２
」で、合焦状態な表わすデータＤ。が「１６」であった
とし、こねに対応してデータＲＬを「８」、データＲ８
を「２４」にプリセットしておけば、データｄｘが「８
」から「２４」の間にあるときだけ信号ＳＰが１″にな
って切換回路４１は■に切換えらね、シフトレジスタ７
０Ａ。Therefore, now the number of repetitions N of the comparison cycle is "32".
”, data D representing the in-focus state. is "16", data RL is "8" and data R8 corresponds to Kone.
If you preset it to "24", the data dx will be "8".
” to “24”, the signal SP becomes 1″ and the switching circuit 41 does not switch to ■, and the shift register 7
0A.

７０Ｂに対するシフトクロックは第１１図（Ｃ）のパル
スＣＰ２になるが、そわ以外のとき、つまりデータｄｘ
が「８」より小さいときと「２４」より大キいときには
第１１図（ｂ）のパルスＣＰ１がシフトレジスタ７０Ａ
、７０Ｂに供給されるように動作１させることができる
。The shift clock for 70B is pulse CP2 in FIG.
When is smaller than "8" or larger than "24", the pulse CP1 in FIG. 11(b) is sent to the shift register 70A.
, 70B.

第１３図は切換回路４１の一実施例で、２個のＡＮＤゲ
ー）４１１，４１２、そわにインバータ４１３で構成し
たもので、信号ＳＰが論理１０１１のときにはＡＮＤゲ
ート４１２が能動化さね、クロックＣＰｋ出力■に供給
してパルスｃｐｉｖ発生し、信号ＳＰが論理″１″にな
ったときにはＡＮ　Ｉ）ゲート４１１が能動化さね、ク
ロックＣＰを出力■に供給してパルスＣＰ２な発生させ
るように動作する。FIG. 13 shows an embodiment of the switching circuit 41, which is composed of two AND gates 411, 412 and an inverter 413. When the signal SP is logic 1011, the AND gate 412 is activated, and the clock CPk is supplied to the output ■ to generate a pulse cpiv, and when the signal SP becomes logic "1", the AN I) gate 411 is not activated, and the clock CP is supplied to the output ■ to generate a pulse CP2. Operate.

マタ、第１４図はクロックパルス列間引き変換器４２の
一実施例で、Ｔフリップフロップ４２１とＡＮＤゲート
４２２からなる１／２分周回路からなり、入力■からの
クロックＣＰなｌ／２分周して第１１図（ｂｌに示した
パルスＣＰ１ｉ作り出す働きをする。Figure 14 shows an embodiment of the clock pulse train thinning converter 42, which consists of a 1/2 frequency dividing circuit consisting of a T flip-flop 421 and an AND gate 422, and divides the clock CP from the input 2 by 1/2. It functions to generate the pulse CP1i shown in FIG. 11 (bl).

そして、第１５図はクロックパルス列抽出変換器４３の
一実施例で、ｎ／２ビツトカウンタ４３１と、ｎ　／　
４ビツトカウンタ４３２、そわにＡＮＤゲート４３３，
４３４で構成されている。FIG. 15 shows an embodiment of the clock pulse train extraction converter 43, which includes an n/2 bit counter 431 and an n/2 bit counter 431.
4-bit counter 432, AND gate 433,
It consists of 434.

カウンタ４３１，４３２はいずわも比較サイクルの開始
時に発生するパルスｎによってリセットさね、このうち
カウンタ４３１はそのＣＰ入力に供給されるパルスの個
数がｎ　／　２個になるまではＤ出力を論理＋ｌＩＩ′
に保ち、カウント数がｎ　／　２個に達したら以後リセ
ットされるまでＤ出力が論理１０ｍに落ちるように動作
し、カウンタ４３２はそのＣＰ入力に供給されるパルス
の個数がｎ　／　４個に達するまではＤ出力の論理は１
０１に保たわ、ｎ　／　４個に達したらＤ出力がＩｌｌ
″に立上ってそｈｖリセットされるまで保つように動作
する。The counters 431 and 432 are reset by the pulse n generated at the beginning of the comparison cycle, of which the counter 431 keeps its D output logic until the number of pulses supplied to its CP input reaches n/2. +lII'
When the count reaches n/2, the D output drops to logic 10m until it is reset, and the counter 432 operates so that the number of pulses supplied to its CP input reaches n/4. Until then, the logic of D output is 1
I kept it at 01, and when it reached n/4, the D output went to Ill.
'' and maintains it until it is reset.

従って、入力■にｎ個のパルスを供給してやわげ、その
時系列方向の中央部分だけがｎ　／　２個だけ連続して
抽出さね、第１１図（Ｃ）に示すようなパルスＣＰ２を
作り出すことができる。Therefore, by supplying n pulses to the input ■, softening it, and extracting n/2 consecutive pulses only in the central part in the time series direction, pulses CP2 as shown in FIG. 11(C) can be created. I can do it.

なお、以上は全て本発明の一実施例にすぎず、従って、
センサ４の各部分４Ａ、４Ｂのビット数とシフトレジス
タ７０Ａ、７０Ｂのビット数、戚いはデータＤ０の数値
などは例示にすぎないものであり、さらにパルスＣＰ１
の間引きの間隔やパルスＣＰ２のビット数なども例示で
あり、いずわも本発明をなんら限定するものではない。It should be noted that all of the above is just one embodiment of the present invention, and therefore,
The number of bits in each part 4A and 4B of the sensor 4, the number of bits in the shift registers 70A and 70B, and the numerical value of data D0 are merely examples.
The thinning interval, the number of bits of the pulse CP2, etc. are also examples, and do not limit the present invention in any way.

以上説明したように、本発明によりば、相関器に必要な
シフトレジスタのビット数を合焦制御用−次元イメージ
センサのビット数よりかなり少いものとしても、そねに
より合焦動作可能範囲が狭くなったり合焦精度が低下し
たりする虞わは全く生じないようにできるから、従来技
術の欠点を除き、シフトレジスタのビット数な少くして
合焦制御信号の取り出しに必要な時間な短縮させ、こわ
により応答特性の優ねた自動合焦装置な得るのに有効な
相関器を提供することができる。As explained above, according to the present invention, even if the number of bits of the shift register required for the correlator is considerably smaller than the number of bits of the dimensional image sensor for focus control, the range of possible focusing operation is Since there is no risk of the narrowing or deterioration of focusing accuracy, the disadvantages of the conventional technology can be eliminated, and the number of bits in the shift register can be reduced to shorten the time required to extract the focusing control signal. Therefore, it is possible to provide an effective correlator for obtaining an automatic focusing device with excellent response characteristics due to stiffness.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は自動合焦装置の従来例な示すブロック図、第２
図はその構成の一部である相関器の一例を示すブロック
図、第３図は同じくピーク検出器の一例な示すブロック
図、第４図はピーク検出器に使用するバッファの一例？
示す回路図、第５図はレンズ駆動信号発生回路の一例な
示すブロック図、第６図、第７図、第８図は合焦動作説
明用のタイミングチャート、第９図は本発明による相関
器の一実施例を示すブロック図、第１０図はその一部を
構成するクロックパルス変換器の一例な示すブロック図
、第１１図は動作説明用の波形図、第１２図はシフト位
置比較器の一実施例な示すブロック図、第１３図は切換
回路の一実施例な示すブロック回、第１４図はクロック
パルス列間引き変換器の一実施例を示すブロック図、第
１５図はクロックパルス列抽出変換器の一実施例を示す
ブロック図である。 １・・・・・・撮像レンズ、ＩＡ、ＩＢ・・・・・・レ
ンズの端部、２・・・・・・撮像面、３Ａ、３Ｂ・・・
・・・反射鏡、４・・・・・・−次元イメージセンサ、
７・・・・・・相関器、８・・・・・・制御信号発生回
路、９・・・・・・ピーク検出器、１０・・・・・・レ
ンズ駆動信号発生回路、３０，３１・・・・・・クロッ
クパルス変換器、４０・・・・・・シフト位置比較器、
４１・・・・・・切換回路、４２・・・・・・クロック
パルス列間引き変換器、４３・・・・・・クロックパル
ス列抽出変換器。 第４図 第５図 ν、３９図 第１Ｏ図Figure 1 is a block diagram showing a conventional example of an automatic focusing device;
The figure is a block diagram showing an example of a correlator that is part of the configuration, FIG. 3 is a block diagram showing an example of a peak detector, and FIG. 4 is an example of a buffer used in the peak detector.
5 is a block diagram showing an example of a lens drive signal generation circuit, FIGS. 6, 7, and 8 are timing charts for explaining focusing operation, and FIG. 9 is a correlator according to the present invention. FIG. 10 is a block diagram showing an example of the clock pulse converter that constitutes a part thereof, FIG. 11 is a waveform diagram for explaining the operation, and FIG. 12 is a block diagram of the shift position comparator. FIG. 13 is a block diagram showing an example of a switching circuit, FIG. 14 is a block diagram showing an example of a clock pulse train thinning converter, and FIG. 15 is a clock pulse train extraction converter. FIG. 2 is a block diagram showing one embodiment of the present invention. 1... Imaging lens, IA, IB... Lens end, 2... Imaging surface, 3A, 3B...
...reflector, 4...-dimensional image sensor,
7... Correlator, 8... Control signal generation circuit, 9... Peak detector, 10... Lens drive signal generation circuit, 30, 31. ... Clock pulse converter, 40 ... Shift position comparator,
41...Switching circuit, 42...Clock pulse train thinning converter, 43...Clock pulse train extraction converter. Figure 4 Figure 5 ν, Figure 39 Figure 1O

Claims (1)

【特許請求の範囲】[Claims] 時系列パターンからなり、同一ビット数を有する第１と
第２の信号をそれぞれ入力とする第１と第２のシフトレ
ジスタを備え、これら第１と第２の信号を相互に時系列
方向にシフトさせながらそれら相互間の相関を表わすデ
ータとそのときのシフト量とを検出するようにした相関
器にお℃・て、上記第１と第２の信号をそれぞれ所定の
ビットごとに規則的に間引いて抽出するための第１の手
段と、上記第１と第２の信号の時系列方向の中心ビット
を含む所定範囲の部分だ汁なそれぞれ連続的に抽出する
ための第２の手段と、上記相関を表わすデータが最大値
を示したときのシフト量と所定値との差の絶対値が所定
範囲内にあるか否かな検出する手段とに設け、上記絶対
値が所定範囲内にあるときには上記第２の手段により上
記第１と第２の信号を上記第１と第２のシフトレジスタ
にそれぞれ入力し、上記絶対値が所定範囲内にないとき
Ｋは上記第１の手段により上記第１と第２の信号を上記
第１と第２のシフトレジスタにそれぞれ入力するように
構成したことを特徴とする相関器。The first and second shift registers each receive first and second signals consisting of a time series pattern and having the same number of bits, and shift these first and second signals mutually in the time series direction. The first and second signals are regularly thinned out for each predetermined bit using a correlator that detects the data representing the correlation between them and the shift amount at that time. a first means for extracting a portion of each of the first and second signals in a predetermined range including a central bit in a time series direction; means for detecting whether the absolute value of the difference between the shift amount and a predetermined value when the data representing the correlation shows the maximum value is within a predetermined range, and when the absolute value is within the predetermined range, the A second means inputs the first and second signals to the first and second shift registers, respectively, and when the absolute value is not within a predetermined range, K is inputted to the first and second shift registers by the first means. A correlator characterized in that the second signal is configured to be input to each of the first and second shift registers.