JPS59953A - Mos type semiconductor integrated circuit - Google Patents
Mos type semiconductor integrated circuitInfo
- Publication number
- JPS59953A JPS59953A JP57110406A JP11040682A JPS59953A JP S59953 A JPS59953 A JP S59953A JP 57110406 A JP57110406 A JP 57110406A JP 11040682 A JP11040682 A JP 11040682A JP S59953 A JPS59953 A JP S59953A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- pair
- source region
- drain regions
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000012212 insulator Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 22
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 15
- 229910052782 aluminium Inorganic materials 0.000 description 15
- 239000012535 impurity Substances 0.000 description 5
- 125000001980 alanyl group Chemical group 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は並列接続された一対のＭＯＢ トランジスタ
によって各素子を構成するようにしたＭＯ８形半導体集
積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an MO8 type semiconductor integrated circuit in which each element is constituted by a pair of MOB transistors connected in parallel.
第１図はＭＯＢ ）ランジスシによって構成され。 Figure 1 is composed of MOB) Ranjisushi.
て゛いる差動増幅回路を示す。図において２個のＰチャ
ネルＭＯＢ ）ランジスタ１．２は差動対ｌを構成し、
また２個のＮチャネルＭＯ８）ランジスタ４，５は電流
ギラー回路ｉを構成している。This figure shows a differential amplifier circuit. In the figure, two P-channel MOB transistors 1.2 constitute a differential pair l,
Further, two N-channel MO8) transistors 4 and 5 constitute a current Giller circuit i.
そしてＭＯＢ ）ランジスタ１と４との接続点に設けら
れた出力端子１からは、ＭＯＢ ）ランジスタ１のｆ−
）電極に与えられている基準電圧ＶＲＥＦとＭＯＢ ト
ランジスタ２のダート電極に与えられる入力電圧ｖＩＮ
との差に応じた電圧７００丁が出力される。Then, from the output terminal 1 provided at the connection point between MOB) transistors 1 and 4, the f-
) Reference voltage VREF applied to the electrode and input voltage vIN applied to the dirt electrode of MOB transistor 2
700 voltages are output according to the difference between the two.
ところで上記第１図に示すような差動増幅回路を集積化
する場合、各ＭＯ８）ランジスタの特性を一致させる目
的で、各ＭＯ８トランジスタ１ｖ２ｗ４＊５それぞれは
各一対のＭＯＢ トランジスタを並列接続して構成され
る。By the way, when integrating a differential amplifier circuit as shown in Figure 1 above, in order to match the characteristics of each MO8 transistor, each MO8 transistor 1v2w4*5 is constructed by connecting a pair of MOB transistors in parallel. be done.
第５図は第１図回路のＰチャネルＭＯ８）ランジスタ１
，２で構成された差動対重部分を実際に集積化した場合
の、従来の素子構造を示す／４′ターン平面図である。Figure 5 shows the P-channel MO8) transistor 1 of the circuit in Figure 1.
, 2 are actually integrated.
図においてＮ形の半導体基板１０上には拡散法によって
Ｐ形の一対のソース領域１１に、１１Ｂが形成されてい
る。上記一方のソース領域１１Ａの対向する２つの各辺
からそれぞれ所定の距離を保ち、このソース領域１１Ａ
をはさむように、Ｐ形の一対のドレイン領域１２に、１
２Ｂが形成されている。さらにこれと同様に、上記他方
のソース領域１１Ｂの対向する２つの各辺それぞれから
所定の距離を保ち、このソース領域１１Ｂをはさむよう
にＰ形の一対のドレイン領域１３に、１３Ｂが形成され
ている。なお、これらのソース領域１１人。In the figure, a pair of P-type source regions 11 11B are formed on an N-type semiconductor substrate 10 by a diffusion method. Maintaining a predetermined distance from each of the two opposing sides of one source region 11A, this source region 11A
1 in a pair of P-type drain regions 12 so as to sandwich the
2B is formed. Furthermore, in the same way, 13B is formed in a pair of P-type drain regions 13 so as to sandwich the source region 11B at a predetermined distance from each of the two opposing sides of the other source region 11B. There is. In addition, 11 people from these source areas.
ＪＩＢおよびドレイン領域ｚ２Ａ＊ｘ２Ｂ＋Ｊ、９Ａ、
ＪＪＢは、通常、−回の拡散工程で同時に形成される。JIB and drain region z2A*x2B+J, 9A,
JJB is usually formed simultaneously in - times of diffusion steps.
上記ソース領域１１人と一対のドレイン領域１２に、１
２Ｂそれぞれとの間の基板Ｕの地面上にはダート絶縁膜
１４Ａ。1 in the 11 source regions and the pair of drain regions 12.
A dirt insulating film 14A is formed on the ground surface of the substrate U between each of the substrates 2B and 2B.
１４Ｂそれぞれが堆積形成され、同様に上記ソース領域
ＪＩＢと一対のドレイン領域１３Ａ。Similarly, the source region JIB and a pair of drain regions 13A are formed by deposition.
１３Ｂそれぞれとの間の基板上」の表面上にはｅ−）絶
縁膜１５ Ａ ｔ １５ Ｂそれぞれが堆積形成されて
いる。また上記一対のソース領域１１４゜ＪＩＢ相互間
には、一対のＰ形の拡散配線層１６１．１ｆｊＢが並行
して形成されている。e-) Insulating films 15 A t 15 B are deposited on the surfaces of the substrates 13 B and 15 A t 15 B, respectively. Furthermore, a pair of P-type diffusion wiring layers 161.1fjB are formed in parallel between the pair of source regions 114°JIB.
上記ｆ−）絶縁膜１４Ａ上にはアルミニウムによるｆ−
ト電極Ｊ７Ａが堆積形成され、さらにこの電極Ｊ７Ａが
延長されてその先端部が上記一方の拡散配線層１６Ｂに
接続されている。The above f-) is made of aluminum on the insulating film 14A.
A second electrode J7A is deposited, and furthermore, this electrode J7A is extended and its tip is connected to the one diffusion wiring layer 16B.
これと同様に、上記残シの各ダート絶縁膜１４Ｂ。Similarly, each of the remaining dirt insulating films 14B.
１５に、１６Ｂ上にはアルミニウムによるダート電極１
７Ｂ、１７Ｃ，１７Ｄそれぞれが堆積形成され、さらに
これら各電極Ｊ７Ｂ、Ｊ７Ｃ。15, dirt electrode 1 made of aluminum is on 16B.
7B, 17C, and 17D are deposited, and furthermore, these electrodes J7B and J7C are formed.
Ｊ７Ｄが延長されて、電極１７Ｂおよび電極１７Ｃの先
端部が上記他方の拡散配線層１６Ａに接続され、電極Ｊ
７Ｄの先端部が上記一方の拡散配線層１６Ｂに接続され
ている。また上記拡散配線層１６に、１６Ｂそれぞれは
アルミニウムによる配線層１８に、１８Ｂそれぞれを介
して他の回路部分と接続されている。上記一対のドレイ
ン領域ＪＪＡと１３Ｂとはアルミニウムによる配線層１
８Ｃを介して接続・され、この配線層１８Ｃはさらに他
の回・路部分に接続されている。上記能の一対のドレイ
ン領域１２ＢとＪ、ＩＡとはアルミニウムによる他の配
線層１８Ｄを介して接続され、この配線層１８Ｄはさら
に他の回路部分に接続されている。上記一対のソース領
域１１ＡとＪＩＢとはアルミニウムによる配線層１８Ｅ
を介して接続され この配線層ＩＲＥは他の回路部分に
接続されている。J7D is extended, and the tips of electrode 17B and electrode 17C are connected to the other diffusion wiring layer 16A, and electrode J7D is extended.
The tip end of 7D is connected to the one diffusion wiring layer 16B. Further, each of the diffusion wiring layers 16 and 16B is connected to the wiring layer 18 made of aluminum and to other circuit parts through each of the wiring layers 18B. The pair of drain regions JJA and 13B are the wiring layer 1 made of aluminum.
8C, and this wiring layer 18C is further connected to other circuits/circuit parts. The pair of drain regions 12B and J, IA are connected via another wiring layer 18D made of aluminum, and this wiring layer 18D is further connected to other circuit parts. The pair of source regions 11A and JIB are interconnection layers 18E made of aluminum.
This wiring layer IRE is connected to other circuit parts.
この第２図のノ４’ターン平面図で示す回路では、図示
するように４個のＰチャネルＭＯ８）ランジスタ１９に
−，−１９０が集積化されていて、ＭＯＳトランジスタ
１９にと１９Ｄとが、またＭＯＳ ）ランジスタ１９Ｂ
と１９Ｃとがそれぞれ並列接続されて前記第１図回路の
差゛動対部分を構成している。上記４個のＭＯＳトラン
ジスタ１９Ａ〜１９Ｄにおいて、ＭＯＳトランジスタ１
９Ａと１９Ｄおよび１９Ｂと１９Ｃをそれぞれ並列接続
して用いるのは次のような理由からである。In the circuit shown in the 4' turn plan view of FIG. 2, as shown in the figure, four P-channel MO transistors 19 - and -190 are integrated, and MOS transistors 19 and 19D are integrated. Also MOS) transistor 19B
and 19C are connected in parallel, respectively, to constitute the differential pair portion of the circuit shown in FIG. In the four MOS transistors 19A to 19D, MOS transistor 1
The reason why 9A and 19D and 19B and 19C are connected in parallel and used is as follows.
すなわち、一般に半導体基板（ウェハ）における不純物
濃度は一様ではなく、第３図に示すように同心円状の濃
度勾配を持っている。そして−°般に、この濃度勾配の
よシ中心点に近い方が濃度は高い。そこで前記第１図回
路の差動対し部分をそれぞれ１個のＭＯＳ ）ランジス
タで構成すると、この両ＭＯ８）ランジスタ形成部分の
基板の不純物濃度差が大きく異なる恐れがあり、これに
よｐ ＭＯＳ ）ランジスタのオン抵抗値や寄生容量等
の特性が一致しなくなってしまう。ところが、この差動
対１部分のＭＯＳ トランジスタを第２図に示すように
、並列接続された各一対のＭＯＳ ）ランジスタ１９に
と１９Ｄおよびυ」と１９Ｃで構成した場合に、基板の
濃度分布が第３図のようになっているとする。この時、
一対のＭＯＳ トランジスタ１９Ｃと１９Ｂ形成部分の
濃度差はわずかである。またＭＯＳ トランジスタ１９
Ｂ形成部分に対しＭＯＳ）ランジスタ１９に形成部分の
濃度はこれよシ高く、またＭＯＳ ）ランジメタ１９Ｃ
形成部分に対しＭＯＳ ）ランラスタ１９０形成部分の
濃度はこれよシ低く、かっ１９Ｂ、１９Ｃ形成部分それ
ぞれの濃度と１９１１９Ｄ形成部分それぞれの濃度との
差はほぼ等しい。このため、ＭＯＳトランジスタ１９に
と１９８．１９Ｃと１９Ｂとをそれぞれ並列接続するこ
とによって、ウェハにおける不純物濃度の不均一性が補
償され、これによって２組のＭＯＳトランジスタの特性
をそろえることができるものである。That is, in general, the impurity concentration in a semiconductor substrate (wafer) is not uniform, but has a concentric concentration gradient as shown in FIG. In general, the closer to the center of this concentration gradient, the higher the concentration. Therefore, if each of the differential pair parts of the circuit shown in FIG. The on-resistance value, parasitic capacitance, and other characteristics of the two do not match. However, when the MOS transistors of this differential pair 1 part are configured with each pair of MOS transistors 19, 19D and υ' and 19C connected in parallel as shown in Fig. 2, the concentration distribution of the substrate becomes Assume that the situation is as shown in Figure 3. At this time,
The concentration difference between the portions forming the pair of MOS transistors 19C and 19B is small. Also MOS transistor 19
The concentration of the part formed in the MOS) transistor 19 is higher than that in the B forming part, and the MOS) range meta 19C
The density of the MOS) run raster 190 forming part is lower than this, and the difference between the density of each of the 19B and 19C forming parts and the density of each of the 19119D forming parts is almost equal. Therefore, by connecting 198.19C and 19B in parallel to the MOS transistor 19, the non-uniformity of the impurity concentration on the wafer can be compensated for, thereby making it possible to make the characteristics of the two sets of MOS transistors the same. be.
第２図のようなノ４ターン構成を持つ従来回路では、ソ
ース領域が１１人とＩＩＢの２つに分離されているため
に、この両ソース領域電位が一致せずに異なってしまう
。このため、わざわざそれぞれ２個のＭＯＳ ）ランジ
スタ１９にと１９０’！、−よび１９Ｃと１９Ｂで２組
のＭＯＳトランジスタを構成しても、ソース電位のちが
いにより両特性が異なってしまうという欠点がある。In the conventional circuit having a four-turn configuration as shown in FIG. 2, the source regions are separated into two regions, 11 and IIB, so that the potentials of both source regions do not match and differ. For this reason, we took the trouble to install two MOS) transistors for each transistor 19 and 190'! , - and 19C and 19B to form two sets of MOS transistors, there is a drawback that the characteristics of both transistors differ due to the difference in source potential.
また従来回路では、一対のソース領域１１Ａ。Further, in the conventional circuit, a pair of source regions 11A.
ＪＪＢ相互間に２本の拡散配線層１６ Ａ ＋ １６Ｂ
が入勺込んでいるために、ＭＯＳトランジスタ１９Ａ＃
１９Ｂの組とＭＯＳ トランジスタ１９Ｃ１Ｊ９Ｄの組
との間の距離が大きなものとなる。。Two diffusion wiring layers 16A + 16B between JJBs
MOS transistor 19A#
The distance between the set of MOS transistors 19B and the set of MOS transistors 19C1J9D becomes large. .
どのため、前記したようなウェハにおける不純物濃度の
不均一性を補償する効果が小さなものとなる欠点がある
。Therefore, there is a drawback that the effect of compensating for the non-uniformity of impurity concentration in the wafer as described above is small.
この発明は上記のような事情を考慮してなされたもので
、その目的は個々の素子が並列接続された一対のＭＯＳ
） ９ンジスタからなり、２組の素子の特性の差が極
めて小さなＭＯＳ形半導体集積回路を提供することにあ
る。This invention was made in consideration of the above circumstances, and its purpose is to create a pair of MOS transistors in which individual elements are connected in parallel.
) An object of the present invention is to provide a MOS type semiconductor integrated circuit consisting of nine transistors, in which the difference in characteristics between two sets of elements is extremely small.
上記目的を達成するためこの発明にあっては、共通ソー
ス領域“の一対の各長辺に沿ってそれぞれ２箇所のドレ
イン領域を配列形成し、上記共通ソース領域と各ドレイ
ン領域それぞれとの間の基板の表面上にダート電極を形
成して４個のＭＯＳ ）ランジスタを構成し、上記共通
ソース領域の中心に対して互いに点対象の位置関係にあ
る各２個のＭＯＢ ）ランジスタのドレイン領域どおし
及びダート電極どおしを接続して、２個のＭ（ｊｓ ト
ランジスタが互いに並列接続された２組の素子を形成す
るようにしている。In order to achieve the above object, in the present invention, two drain regions are arranged along each long side of a pair of common source regions, and the drain regions are formed in two locations between the common source region and each drain region. Dirt electrodes are formed on the surface of the substrate to configure four MOS transistors, and the drain regions of each two MOB transistors are positioned point-symmetrically with respect to the center of the common source region. The conductor and dart electrodes are connected together to form two sets of two M(js transistors connected in parallel to each other).
以下図面を参照してこの発明の一実施例を説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第４図はこの発明のＭＯＳ形半導体集積回路の素子構造
を示すノ４ターン平面図であシ、第２図と同様に前記第
１図回路のＰチャネルＭＯｓトランジスタ１．２で構成
された差動対１部分を実際に集積化した場合のものであ
る。図においてＮ形の半導体基板ｕ上にはＰ形のソース
領域２１が所定方向に延長形成されている。このソース
領域２１の一対の長辺のうち図中上側に位置する長辺か
ら所定の距離を保ちかつ互いに所定の間隔を保って、同
一面積のＰ形の一対のドレイン領域２２に、２２Ｂが形
成されている。FIG. 4 is a four-turn plan view showing the element structure of the MOS type semiconductor integrated circuit according to the present invention, and similar to FIG. 2, the circuit of FIG. This is a case where the first part of the dynamic pair is actually integrated. In the figure, a P-type source region 21 is formed extending in a predetermined direction on an N-type semiconductor substrate u. 22B is formed in a pair of P-shaped drain regions 22 having the same area, keeping a predetermined distance from the long side located on the upper side in the figure among the pair of long sides of the source region 21 and keeping a predetermined interval from each other. has been done.
同様にソース領域２１の長辺のうち図中下側に位１１す
る長辺から所定の距離を保ちかつ互いに所定の間隔を保
って、上記各ドレイン領域２２Ａ。Similarly, each of the drain regions 22A is arranged at a predetermined distance from the long side of the source region 21 located on the lower side in the figure, and at a predetermined interval from each other.
２２Ｂと同一面積のＰ形の一対のドレイン領域２２Ｃ，
２２Ｄが形成されている。なお、これら°のソース領域
２１および各ドレイン領域２２Ａ。A pair of P-type drain regions 22C having the same area as 22B,
22D is formed. Note that these source regions 21 and drain regions 22A.
〜２２Ｄは、通常、−回の拡散工程で同時に形成される
。上記ソース領域２１と各ドレイン領域２２１〜２２Ｄ
それぞれとの間の基板りの表面上にはｆ−）絶縁膜ｊＪ
Ａ〜２３Ｄそれぞれ堆積形成されている。さらに基板り
上の所定位置には、後述するアルミニウムからなる所定
の一対の配線層相互を接続するために用いられる合計７
箇所のＰ形の拡散配線層２４に〜２４Ｇが形成されてい
る。~22D are usually formed simultaneously in - times of diffusion steps. The source region 21 and each drain region 221 to 22D
There is an insulating film jJ on the surface of the substrate between each
Each of A to 23D is deposited. Further, at a predetermined position on the substrate, a total of seven
~24G is formed in the P-type diffusion wiring layer 24 at a location.
上記の各？−）絶縁膜２３Ａ〜２３Ｄ上にはアルミニウ
ムによる各ｆｆ−）電極２５に〜２５Ｄそれぞれが堆積
形成され、さらにこれら各電極２５Ａ〜２５Ｄのうち２
つの電極２５ Ａ 、 ２５Ｃが図中左側の方向に延長
されてそれぞれの先端部が上記２箇所の各拡散配線層２
４に、２４Ｃにそれぞれ接続されている。また残９２つ
の電極２５Ｂ、２５Ｄが図中右側の方向に延長されてそ
れぞれの先端部が上記２箇所の各拡散配線層２４Ｂ、２
４Ｄにそれぞれ接続されている。Each of the above? -) On the insulating films 23A to 23D, each of the aluminum ff-) electrodes 25 to 25D are deposited, and furthermore, two of these electrodes 25A to 25D are
The two electrodes 25A and 25C are extended in the left direction in the figure, and their tips are connected to the respective diffusion wiring layers 2 at the two locations above.
4 and 24C, respectively. In addition, the remaining 92 electrodes 25B and 25D are extended in the right direction in the figure, and their respective tips are located at the two diffusion wiring layers 24B and 25D.
Each is connected to 4D.
上記拡散配線層２４には、アルミニウムによる配線層Ｊ
１ｆＡおよび上記拡散配線層２４Ｅを直列に介して他の
配線層２６Ｂに接続されている。The diffusion wiring layer 24 includes a wiring layer J made of aluminum.
It is connected to another wiring layer 26B via 1fA and the diffusion wiring layer 24E in series.
上記拡散配線層ｊ４Ｄは、アルミニウムによる配線層２
６Ｃおよび上記拡散配線層２４Ｆを直列に介して上記配
線層２６Ｂに接続されている。The diffusion wiring layer j4D is the wiring layer 2 made of aluminum.
6C and the diffusion wiring layer 24F are connected to the wiring layer 26B in series.
そしてこの配線層２６Ｂはさらに他の回路部分に接続さ
れている。上記拡散配線層２４Ｃは、アルミニウムによ
る配線層２６Ｄおよび上記拡散配線層３４Ｇを直列に介
してアルミニウムによる配線層ｊ６Ｋに接続されている
。またこの配線層２６Ｅには上記拡散配線層２４Ｂが接
続されているとともに、この配線層２６ｇはさらに他の
回路部分に接続されている。上記一対のドレイン領域２
２Ａと２２Ｄとはアルミニウムによる配線層２６Ｆを介
して接続され、この配線層２６Ｆはさらに他の回路部分
に接続されている。上記一対のドレイン領域２２Ｂと２
２Ｃとはアルミニウムによる配線層２６Ｇを介して接続
され、この配線層２６．０はさらに他の回路部分に接続
されている。またソース領域２１はその中心部でアルミ
ニウムによる配線層２６Ｈを介して他の回路部分に接続
されている。This wiring layer 26B is further connected to other circuit parts. The diffusion wiring layer 24C is connected to the aluminum wiring layer j6K via the aluminum wiring layer 26D and the diffusion wiring layer 34G in series. Further, the diffusion wiring layer 24B is connected to this wiring layer 26E, and this wiring layer 26g is further connected to other circuit parts. The above pair of drain regions 2
2A and 22D are connected via a wiring layer 26F made of aluminum, and this wiring layer 26F is further connected to other circuit parts. The pair of drain regions 22B and 2
2C through a wiring layer 26G made of aluminum, and this wiring layer 26.0 is further connected to other circuit parts. Further, the source region 21 is connected at its center to other circuit parts via a wiring layer 26H made of aluminum.
すなわち、第４図のｐ４ターン平面図で示す回路では、
４個のＰチャネルＭＯ８）ランジスタ２７Ａ〜Ｊ７Ｄが
集積化されている。そして上記ソース領域２１の中心点
１点に対して互いに点対象の位置関係にあるＭＯＳトラ
ンジスタ２７にと、？ＦＤおよび２７Ｂと２ｒＣそれぞ
れのドレイン領域２２どおし及びダート電極２５どおし
が拡散配線層２４．配線層２６を介駿て接続されること
により、一対のＭＯＳトランジスタ史。That is, in the circuit shown in the p4 turn plan view of FIG.
Four P-channel MO8) transistors 27A to J7D are integrated. And ? to the MOS transistors 27 which are in a point-symmetrical positional relationship with respect to one central point of the source region 21? Drain regions 22 and dirt electrodes 25 of FD, 27B and 2rC are connected to diffusion wiring layer 24. A pair of MOS transistors are connected via a wiring layer 26.
ＪＦＤが並列接続され、ｔた他の一対のＭＯＳトランジ
スタＪ 、 Ｊ ７ Ｃが並列接続されている。JFD is connected in parallel, and another pair of MOS transistors J and J7C are connected in parallel.
このようなパターン構成を持つ回路では、４個のＭＯＳ
）ランジスタｍ〜２７Ｄのソース領域が共通である。In a circuit with such a pattern configuration, four MOS
) The source regions of transistors m to 27D are common.
このため従来回路のような、ソース電位のちがいによる
ＭＯＳトランジスタ間の特性の差は生じない。Therefore, unlike conventional circuits, there is no difference in characteristics between MOS transistors due to a difference in source potential.
またソース領域を共通にしているため、このソース領域
２ノを横断する拡散配線層を設けることはできず、各ダ
ート電、極２５Ａ〜２５Ｄはソース領域２１の中心点ａ
点からみてそれぞれ外側に向って延長されている。この
ため、４個のＭＯＳ ）ランジスタ２７Ａ〜２７Ｄは従
来よりも狭い範囲内に形成することができ、各ＭＯ８）
ランジスタｊ７Ａ〜２ｒＤ相互間の距離を小さくするこ
とができる。これにより前記したようなウェハにおける
不純物濃度の不均一性を補償する効果が大きなものとな
ｐｌこの結果、２組の素子すなわちＭＯＳ ）ランジス
タｊ７Ａとｍおよび２１Ｃと２１Ｂそれぞれを並列接続
してなるＭＯＢ ）ランジスタの特性の差を極めて小さ
くすることができる。Further, since the source region is shared, it is not possible to provide a diffusion wiring layer that crosses this source region 2, and each dirt electrode and pole 25A to 25D is connected to the center point a of the source region 21.
When viewed from the point, each extends outward. Therefore, the four MOS transistors 27A to 27D can be formed within a narrower range than before, and each MO8)
The distance between transistors j7A to j2rD can be reduced. This greatly increases the effect of compensating for the non-uniformity of the impurity concentration in the wafer as described above.As a result, a MOB formed by connecting two sets of elements (MOS) transistors j7A and m and transistors 21C and 21B in parallel, respectively. ) Differences in transistor characteristics can be made extremely small.
第５図はこの発明の他の実施例を示すものであり、第４
図と同様に前記差動対１部分を実際に集積化した場合の
素子構造を示すノ母ターン平面図である。上記第４図の
実施例ではすべてのドレイン領域ｊｊＡ〜２２Ｄの面積
を等しくシ・て°いたが、この実施例では全体の面積を
小さくするためにドレイン領域２２Ｃ，２２Ｄそれぞれ
の面積を互いに等しくした上で第４図の場合よりも小さ
く設定するようにしたものである。FIG. 5 shows another embodiment of the present invention, and shows the fourth embodiment.
FIG. 3 is a plan view of a main turn showing an element structure when the differential pair 1 portion is actually integrated, similar to the figure. In the embodiment shown in FIG. 4 above, the areas of all the drain regions jjA to 22D were made equal, but in this embodiment, the areas of the drain regions 22C and 22D were made equal to each other in order to reduce the overall area. This is set smaller than the case shown in FIG. 4 above.
このように構成された回路では、ＭＯＳ ）ランジスタ
ｊ７Ａと２ｒＤの両ドレイン領域２２Ａ。In the circuit configured in this way, both drain regions 22A of MOS transistors j7A and 2rD.
２２Ｄの面積の和と、ＭＯＢ ）ランゾスタ２７Ｂと２
７Ｃの両ドレイン領域２２Ｂ、２２Ｄの面積の和が等し
いため、特性を異ならせるととなしに全体の面積を小さ
くすることができる。Sum of areas of 22D and MOB) Lanzosta 27B and 2
Since the sum of the areas of both drain regions 22B and 22D of 7C is equal, the total area can be reduced without changing the characteristics.
第６図線この発明の応用例を示すものであり、前記第１
図に示す差動増幅回路を実際に集積化した場合の素子構
造を示すノ４ターン平面図である。この応用例回路では
、２個のＮチャネルＭＯＳトランジスタ４．５で構成さ
れた電流ミラー回路互部分にもこの発明を適用したもの
である。この回路において差動対１部分は第４図のもの
と同様であるため、電流ミラー回路互部分についてのみ
説明する。6th line shows an example of application of this invention, and shows the above-mentioned first line.
FIG. 4 is a four-turn plan view showing an element structure when the differential amplifier circuit shown in the figure is actually integrated. In this application example circuit, the present invention is also applied to a current mirror circuit component composed of two N-channel MOS transistors 4.5. Since the differential pair 1 portion in this circuit is similar to that in FIG. 4, only the current mirror circuit portion will be described.
図においてυはアラニル領域であシ、このアラニル領域
υの周囲にはこれを囲むようにして一様の幅のＰ形のガ
ードリング３１が形成されている。上記アラニル領域Ｕ
上にはＮ形のソース領域３２が前記ソース領域２１と同
一方向に延長形成されている。そしてこのソース領域３
２の一対の長辺のうち図中上側に位置する長辺から所定
の距離を保ちかつ互いに所定の間隔を保って、同一面積
のＮ形の一対のドレイン領域３３に、３３Ｂが形成され
ている。同様にソース領域３ノの長辺のうち図中下側に
位置する長辺から所定の距離を保ちかつ互いに所定の間
隔を保って、上記各ドレイン領域３３Ａ。In the figure, υ is an alanyl region, and a P-shaped guard ring 31 having a uniform width is formed around this alanyl region υ. Alanyl region U above
An N-type source region 32 is formed above and extends in the same direction as the source region 21 . And this source area 3
33B is formed in a pair of N-shaped drain regions 33 having the same area, keeping a predetermined distance from the long side located on the upper side in the figure among the pair of long sides of 2, and keeping a predetermined interval from each other. . Similarly, each of the drain regions 33A is arranged at a predetermined distance from the long side of the source region 3 located on the lower side in the figure and at a predetermined interval from each other.
３３Ｂと同一面積のＮ形の−・対のドレイン領域３３Ｃ
ｗ３３Ｄが形成されている。A pair of N-type drain regions 33C having the same area as 33B.
w33D is formed.
上記ソース領域３ノと各ドレイン領域、？ＪＡ〜３３Ｄ
それぞれとの間のアラニル領域−Ｌ」の表面上にはｒ−
ト絶縁膜３４Ａγ３４Ｄそれぞれが堆積形成されている
。The source region 3 and each drain region, ? JA~33D
On the surface of the alanyl region -L between each
Insulating films 34A and 34D are deposited.
また、前記配線層２６１が延長され、この配線層２６Ｆ
は上記一対のドにイン領域３３Ｂ。Further, the wiring layer 261 is extended, and this wiring layer 26F
is the in area 33B for the above pair of dots.
３°３Ｃに接続されている。さらに前記配線層２６Ｇが
延長形成され、この配線層２６Ｇは上記一対のドレイン
領域３３に、３３Ｄに接続されていると共に、上記各？
−）絶縁膜３４１〜３４Ｄ上に共通に堆積形成されてい
る共通ダート電極３５にも接続されている。またソース
領域３１とガードリング３１はアルミニウムによる配線
層３６と接続されている。Connected to 3°3C. Furthermore, the wiring layer 26G is formed as an extension, and this wiring layer 26G is connected to the pair of drain regions 33 and 33D, and is connected to each of the above drain regions 33 and 33D.
-) It is also connected to a common dart electrode 35 commonly deposited on the insulating films 341 to 34D. Further, the source region 31 and the guard ring 31 are connected to a wiring layer 36 made of aluminum.
すなわち、第６図のツタターン平面図で示す回路のＰ′
ウェル領領域円内は、４個のＮチャネルＭＯＳ トラン
ジスタＬＩＪｈ〜３７Ｄが集積化され、ソース領域３１
の中心点す点に対して互いに点対象の位置関係にあるＭ
ＯＳトランジスタＪ７Ａと３７Ｄおよび３６Ｂと３６Ｃ
それぞれのドレイン領域どおしが配線層２６を介して接
続されている。また、上記４個のＭＯＳトランジスタＪ
７ＡγＵ」はダート電極が共通であるが並列接続され、
また他の一対のＭＯＳ ）ランシスター３７Ｂ、３７Ｃ
が並列接続されている。し“一
たがって、このＰウェル領域ＬＪ内でも、前記したと同
じ理由により、６対のＭＯＳ トランジスタどおしの特
性の差を極めて小さくすることができる。なお、この第
６図のツタターン平面図で示される回路の等価回路を第
７．−図に示す。That is, P' of the circuit shown in the zigzag plan view of FIG.
Four N-channel MOS transistors LIJh to 37D are integrated within the well region circle, and the source region 31
M that is in a point-symmetrical positional relationship with respect to the center point of
OS transistors J7A and 37D and 36B and 36C
The respective drain regions are connected to each other via a wiring layer 26. In addition, the four MOS transistors J
7AγU” has a common dart electrode but is connected in parallel,
Also, another pair of MOS) Run Sister 37B, 37C
are connected in parallel. Therefore, even within this P-well region LJ, for the same reason as mentioned above, the difference in characteristics between the six pairs of MOS transistors can be made extremely small. An equivalent circuit of the circuit shown in the figure is shown in Figure 7.-.
以上説明したようにこの発明によれば、共通ソース領域
の一対の各長辺に沿ってそれぞれ２箇所のドレイン領域
を配列形成し、上記共通ソース領域と各ドレイン領域そ
れぞれとの間基板の表面上にダート電極を形成して４個
のＭＯＳ ）ランシスタを構成し、上記共通ソース領域
の中心に対して互いに点対象の位置関係にある各２個の
ＭＯＳ ）ランシスタのドレイン領域どおし及びｆ−計
電極どおしを接続して、２個のＭＯＳ トランジスタが
互いに並列接続された２組の素子を形成するようにした
ので、２組の素子の特性の差が極めて小さなＭＯｇ形半
導体集積回路を提供することができる。As described above, according to the present invention, two drain regions are arranged along each long side of a pair of common source regions, and the drain regions are formed on the surface of the substrate between the common source region and each drain region. Dart electrodes are formed on the MOS transistors to form four MOS transistors, and two MOS transistors are arranged point-symmetrically to each other with respect to the center of the common source region. By connecting the meter electrodes to form two sets of elements in which two MOS transistors are connected in parallel to each other, it is possible to create an MOg type semiconductor integrated circuit in which the difference in characteristics between the two sets of elements is extremely small. can be provided.
°第１図はＭＯＳ ） ？ンジスタによシ構成される差
動増幅回路の回路図、第２図は第１図回路を集積化した
場合の従来の素子構造を示すノ９ターン平面図、第３図
はウェハにおける不純物濃度の分布状態を示す図、第４
図はこの発明の一実施例を示すノ４ターン平面図、第５
図は仁の発明の他の実施例を示すノ４ターン平面図、第
６図は仁の発明の他の実施例を示すノ４ターン平面図、
第７図は第６図の等価回路図でおる。
２０・・・Ｎ形の半導体基板、２１・・・ソース領域、
２２・・・ドレイン領域、２３・・・ダート絶縁膜、２
４・・・拡散配線層、２６・・・ダート電極、２６・・
・配線層、２７・・・ＰチャネルＭＯＳトランジスタ、
３０・・・Ｐウェル領域、８１・・・ガードリング、３
２・・・ソース領域、３３・・−ドレイン領域、３４・
・・ｆ−ト絶縁膜、３６・・・共通ｆ−）電極、３６・
・・配線層、３２・・・ＮチャネルＭＯＳ トランジス
タ。°Figure 1 shows MOS)? Fig. 2 is a 9-turn plan view showing the conventional element structure when the circuit shown in Fig. 1 is integrated, and Fig. 3 shows the impurity concentration in the wafer. Diagram showing the distribution state, 4th
The figure is a 4-turn plan view showing one embodiment of the present invention.
The figure is a 4-turn plan view showing another embodiment of Jin's invention, FIG. 6 is a 4-turn plan view showing another embodiment of Jin's invention,
FIG. 7 is an equivalent circuit diagram of FIG. 6. 20... N-type semiconductor substrate, 21... Source region,
22... Drain region, 23... Dirt insulating film, 2
4... Diffusion wiring layer, 26... Dirt electrode, 26...
・Wiring layer, 27...P channel MOS transistor,
30...P well region, 81... Guard ring, 3
2... Source region, 33...-Drain region, 34...
... f-to insulating film, 36... common f-) electrode, 36.
...Wiring layer, 32...N-channel MOS transistor.
Claims (1)
、この共通ソース領域の一対の各長辺に沿ってそれぞれ
２箇所ずつの合計４箇所のドレイン領域を配列形成し、
上記共通ソース領域と上記４箇所のドレイン領域それぞ
れとの間の基体表面上にＰ−計電極を形成して４個のＭ
ＯＢ ）ランジスタを構成し、上記共通ソース領域の中
心点に対して互いに点対象の位置関係にある各２個のＭ
ＯＢ ） ？ンゾスタのドレイン領域どおし及びｒ−）
電極とおしを接続するようにしたことを特徴とするＭＯ
８形半導体集積回路。forming a common source region extending in a predetermined direction on the semiconductor substrate; forming a total of four drain regions, two each along each pair of long sides of the common source region;
A P-meter electrode is formed on the substrate surface between the common source region and each of the four drain regions, and four M
OB) Two M transistors each forming a transistor and having a point-symmetrical positional relationship with respect to the center point of the common source region.
OB)? between the drain regions of the Nzosta and r-)
An MO characterized by connecting an electrode and an insulator.
Type 8 semiconductor integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110406A JPS59953A (en) | 1982-06-26 | 1982-06-26 | Mos type semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110406A JPS59953A (en) | 1982-06-26 | 1982-06-26 | Mos type semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59953A true JPS59953A (en) | 1984-01-06 |
Family
ID=14534975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110406A Pending JPS59953A (en) | 1982-06-26 | 1982-06-26 | Mos type semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59953A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6316460U (en) * | 1986-07-17 | 1988-02-03 | ||
| EP0604170A1 (en) * | 1992-12-24 | 1994-06-29 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Integrated circuit configuration for field effect transistors |
| US5610429A (en) * | 1994-05-06 | 1997-03-11 | At&T Global Information Solutions Company | Differential analog transistors constructed from digital transistors |
-
1982
- 1982-06-26 JP JP57110406A patent/JPS59953A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6316460U (en) * | 1986-07-17 | 1988-02-03 | ||
| EP0604170A1 (en) * | 1992-12-24 | 1994-06-29 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Integrated circuit configuration for field effect transistors |
| US5488249A (en) * | 1992-12-24 | 1996-01-30 | At&T Global Information Solutions Company | Differential analog transistors constructed from digital transistors |
| US5610429A (en) * | 1994-05-06 | 1997-03-11 | At&T Global Information Solutions Company | Differential analog transistors constructed from digital transistors |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6611043B2 (en) | Bipolar transistor and semiconductor device having the same | |
| US4764798A (en) | Master slice IC having n and p channel transistors | |
| US7595561B2 (en) | Semiconductor device including multiple rows of peripheral circuit units | |
| JPH0445578A (en) | Field concentration preventing structure in semiconductor device | |
| US6661095B2 (en) | Semiconductor device | |
| JPS59953A (en) | Mos type semiconductor integrated circuit | |
| KR930008521B1 (en) | Semiconductor integrated circuit device | |
| US6815798B2 (en) | Integrated capacitor for sensing the voltage applied to a terminal of an integrated or discrete power device on a semiconductor substrate | |
| US3999205A (en) | Rectifier structure for a semiconductor integrated circuit device | |
| JP2713409B2 (en) | Complementary SOI lateral insulated gate rectifier | |
| JPH06103735B2 (en) | Semiconductor integrated circuit | |
| JPH01214055A (en) | Electrostatic breakdown protective device | |
| JPH0744256B2 (en) | Semiconductor integrated circuit | |
| JPS58119648A (en) | Semiconductor integrated circuit device | |
| KR200156159Y1 (en) | Structure of capacitor | |
| JP2919398B2 (en) | Semiconductor device | |
| JPS58182918A (en) | Voltage dividing circuit | |
| US7049698B1 (en) | Semiconductor integrated circuit having transistor with reduced resistance | |
| JPH0349206B2 (en) | ||
| JPS6124247A (en) | Semiconductor device | |
| JPH0427697B2 (en) | ||
| JPS59105357A (en) | Photoelectric conversion device | |
| JPS60200564A (en) | Thin film semiconductor element integrated circuit device | |
| JP2003115490A (en) | Semiconductor device and its designing method | |
| JPS62224959A (en) | Semiconductor device |