JPS5989459A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法に係り、特にバイポー
ラ形半導体集積回路装置(以下rBIP・工C」という
。)におけるトランジスタの電極引出し部の形成方法の
改良に関するものである。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a method for manufacturing a semiconductor device, and in particular to a method for forming an electrode extension portion of a transistor in a bipolar semiconductor integrated circuit device (hereinafter referred to as rBIP). This is related to the improvement of.
一般に、B工P・ICにおけるトランジスタは、pn接
合分離、選択酸技術を用いた酸化膜分離、または三重拡
散を用いる方法などによって電気的に独立した島内に形
成される。ここでは酸化膜分離法によってnpn )ラ
ンジスタを形成する方法について述べる。勿論、これ以
外の上記各種分離法を用いる場合、さらにはpnp )
ランジスタについても適用できるものである。In general, transistors in B-process P-ICs are formed in electrically independent islands by methods such as pn junction isolation, oxide film isolation using selective acid technology, or triple diffusion. Here, a method for forming an npn transistor using an oxide film separation method will be described. Of course, when using the above-mentioned various separation methods other than this, furthermore, pnp)
This can also be applied to transistors.
第1図(a)〜(e)は従来の製造方法の主要工程段階
における状態を示す断面図である。以下この図について
従来の方法を簡単に説明する。低不純物濃度のp形(p
−形)シリコン基板fi+にコレクタ埋込層となる高不
純物濃度のn形(n+形)層(2)を選択的に形成した
後、それらの上にn−形エピタキシャル層(3)を成長
させる〔第1図(a)〕。次に、下敷酸化膜(101)
の上に形成した窒化膜(201)をマスクとして選択酸
化を施して厚い分離酸化膜(102)を形成するが、こ
のときこの分離酸化膜(,1−02)の下にはチャネル
カット用のp形層(4)が同時に形成される〔第1図(
b)〕。次に、上述の選択酸化用のマスクとして用いた
窒化膜(201)を下敷酸化膜(101)とともに除去
して、あらためてイオン注入保護用の酸化膜(103)
を形成し、ホトレジスト膜(この段階でのホトレジスト
膜は図示せず)をマスクとして外部ベース層となるp+
形層(5)を、更に、上記ホトレジスト膜を除去し、あ
らためてホトレジスト膜(301)を形成し、これをマ
スクとして活性ベース層となるp形層(6)をイオン注
入法によって形成する〔第1図(C)〕。つづいて、ホ
トレジスト膜(301)を除去し、一般にホスシリケー
トガラス(PEIG)からなるパッシベーション膜(4
01)全被着させ、ベースイオン注入層(5)、(6)
のアニールとPSG膜(401)の焼しめとをかねた熱
処理を行なって、中間段階の外部ベース層(51)およ
び活性ベース層(61)とした後、PSG膜(4C11
)に所賛の開口(7りおよび(8o)を形成して、イオ
ン注入法によってエミツタ層となるべきn+形層(7)
およびコレクタ電極取り出し層となるべきn+形層(8
)を形成する〔第1図(a) ) Oその後、各イオン
注入層をアニールして、外部ベース層(52)および活
性ベース層〔62〕を完成させるとともにエミツタ層(
71)およびコレクタ電極取り出し層(81)を形成し
た後に、ペース電極取り出し用の開口(5りを形成し、
各開口部(50)、 (70)および(8o)に電極の
突き抜は防止用の金属シリサイド〔白金シリサイド(P
t−8i)、パラジウムシリサイド(Pd−8i)など
〕膜(501)を形成した上で、アルミニウム(AA)
のような低抵抗金属によってベース電極配#(911エ
ミツタ電極配線(10)およびコレクタ電極配線(11
)を形成する。FIGS. 1(a) to 1(e) are cross-sectional views showing the main process steps of a conventional manufacturing method. The conventional method will be briefly explained below with reference to this figure. p-type (p
- type) After selectively forming a highly impurity-concentrated n-type (n+ type) layer (2) to serve as a collector buried layer on a silicon substrate fi+, an n- type epitaxial layer (3) is grown thereon. [Figure 1(a)]. Next, the underlying oxide film (101)
Using the nitride film (201) formed above as a mask, selective oxidation is performed to form a thick isolation oxide film (102). A p-type layer (4) is formed at the same time [Fig.
b)]. Next, the nitride film (201) used as a mask for the selective oxidation described above is removed together with the underlying oxide film (101), and an oxide film (103) for ion implantation protection is removed.
, and using a photoresist film (the photoresist film at this stage is not shown) as a mask, a p +
The photoresist film (301) is then formed on the photoresist film (301), and using this as a mask, the p-type layer (6) which will become the active base layer is formed by ion implantation. Figure 1 (C)]. Subsequently, the photoresist film (301) is removed and a passivation film (4) generally made of phosphosilicate glass (PEIG) is removed.
01) Fully deposited, base ion implantation layers (5), (6)
After performing a heat treatment that also serves as annealing and baking the PSG film (401) to form an intermediate external base layer (51) and an active base layer (61), the PSG film (4C11) is
) to form the desired openings (7 and (8o)) and insert the n+ type layer (7) to become the emitter layer by ion implantation.
and an n+ type layer (8
) [Figure 1(a)) O. Thereafter, each ion implantation layer is annealed to complete the external base layer (52) and the active base layer [62], as well as the emitter layer (
71) and the collector electrode extraction layer (81), an opening (5) for extracting the pace electrode is formed;
Each opening (50), (70), and (8o) is made of metal silicide [platinum silicide (P) to prevent electrode penetration.
t-8i), palladium silicide (Pd-8i), etc.] film (501), and then
Base electrode wiring (911) Emitter electrode wiring (10) and collector electrode wiring (11
) to form.
第2図はこの従来方法で製造されたトランジスタの平面
パターン図である。ところで、トランジスタの周波数特
性はベース・コレクタ容量およびベース抵抗などに依存
し、周波数特性の向上にはこれらを小さくする必要があ
る。上記構造ではベース抵抗を低下するためにり形外部
ベース層(52)を設けたのであるが、これはベース・
コレクタ容量の増大を招くという欠点がある。また、ベ
ース抵抗はエミツタ層(71)とベース電極開口(5o
)との距離D1にも依存し、従来のものではペース電極
配、線(9)とエミッタ電極配線(10)との間隔と各
電極配線+91 、 +101の各開口(50)l (
’70)からのはみ出し分との合計距離となっており、
ホトエツチングの精度を向上して電極配線間隔を小さく
しても、上記はみ出し分はどうしても残る。FIG. 2 is a plan pattern diagram of a transistor manufactured by this conventional method. By the way, the frequency characteristics of a transistor depend on the base-collector capacitance, base resistance, etc., and it is necessary to reduce these to improve the frequency characteristics. In the above structure, a rib-shaped external base layer (52) is provided to reduce the base resistance;
This has the disadvantage of increasing the collector capacity. In addition, the base resistance is the emitter layer (71) and the base electrode opening (5o
), and in the conventional one, the space between the pace electrode wiring (9) and the emitter electrode wiring (10) and the openings (50) of each electrode wiring +91 and +101 (
'70) is the total distance including the protrusion from
Even if the accuracy of photoetching is improved and the electrode wiring spacing is reduced, the above-mentioned protrusion will inevitably remain.
この発明は以上のような点に鑑みてなされたもので、エ
ミツタ層とペース電極数シ出し部とが自己整合的に近接
して形成されるようにすることによって、ベース抵抗の
小さいトランジスタの製造方法を提供するものである。This invention has been made in view of the above points, and it is possible to manufacture a transistor with low base resistance by forming the emitter layer and the space electrode number protrusion in close proximity in a self-aligned manner. The present invention provides a method.
第3図(a)〜(f)はこの発明に係る半導体装置の製
造方法の一実施例の主要工程段階における状態を示す断
面図である。同図において、(601)、(611)。FIGS. 3(a) to 3(f) are cross-sectional views showing the main process steps of an embodiment of the method for manufacturing a semiconductor device according to the present invention. In the figure, (601) and (611).
(612)はポリシリコン膜、(202)、 (203
)は窒化膜、(104)、 (106)はポリシリコン
膜を酸化して形成した酸化膜、(105)は基板を低温
酸化して形成された酸化膜、(5C11)、 (511
)、 (512)は金属シリケート膜である。(612) is a polysilicon film, (202), (203
) is a nitride film, (104), (106) are oxide films formed by oxidizing a polysilicon film, (105) are oxide films formed by low-temperature oxidation of a substrate, (5C11), (511)
), (512) are metal silicate films.
次に、上記構成による半導体装置の製造工程について説
明する。まず、第3図(a)に示すように従来と同様に
してP−形シリコン基板(1)にコレクタ埋込層となる
n+形層(2)を選択的に形成した後、その上にn″′
形エピタキシャル層(3)を成長させ、更に分離酸化膜
(102)を形成し、同時にチャネルカット用のp形層
(4)を形成し、更にベース領域(6)をイオン注入に
よって形成した後、このときに保護膜として用いた酸化
膜(103)の上に窒化膜(202)を形成し、コレク
タ層(3)とベース層(6)との接合の基体表面への露
出部が保護されるようにこの部分のみを残して他をエツ
チング除去した後に、該窒化膜(202)の上を含めて
全上面にポリシリコン膜(601)をデポジションする
。次に、第3図(b)に示すように、ポリシリコン膜(
601)の上に窒化膜(203)をデポジションして、
エミツタ層およびコレクタ引出し層を形成すべき部位の
上の部分が残るように窒化膜(203)をパターニング
し、この窒化膜(203)をマスクとして、ポリシリコ
ン膜(601)を選択酸化して、エミツタ層形成部位の
上にポリシリコン膜(611)を、コレクタ引き出し層
形成部位上にポリシリコン膜(aXZ)を残して、他の
部分のポリシリコン膜(601)を酸化膜(104)と
する。Next, the manufacturing process of the semiconductor device with the above configuration will be explained. First, as shown in FIG. 3(a), after selectively forming an n+ type layer (2) which will become a collector buried layer on a P- type silicon substrate (1) in the same manner as in the conventional method, ″′
After growing a type epitaxial layer (3), further forming an isolation oxide film (102), simultaneously forming a p-type layer (4) for channel cut, and further forming a base region (6) by ion implantation, A nitride film (202) is formed on the oxide film (103) used as a protective film at this time, and the exposed part to the substrate surface of the junction between the collector layer (3) and the base layer (6) is protected. After leaving only this portion and removing the rest by etching, a polysilicon film (601) is deposited on the entire upper surface including the top of the nitride film (202). Next, as shown in FIG. 3(b), a polysilicon film (
A nitride film (203) is deposited on top of (601),
The nitride film (203) is patterned so that the portion above the area where the emitter layer and the collector extraction layer are to be formed remains, and the polysilicon film (601) is selectively oxidized using this nitride film (203) as a mask. A polysilicon film (611) is left on the emitter layer formation region, a polysilicon film (aXZ) is left on the collector extraction layer formation region, and the polysilicon film (601) in other parts is made into an oxide film (104). .
このとき、エミツタ層形成部位上のポリシリコン膜(e
lx)もコレクタ引出し層形成部位上のポリシリコン膜
(61,2)もともに窒化膜(202)に−都電なるよ
うに形成する。そして、上面からn形イオン注入を施し
て、上記ポリシリコン膜(611)、 (612)にn
形イオンを注入させる。ここで、イオン注入領域は酸化
膜(104)のマスク作用によって決まる。At this time, the polysilicon film (e
1x) and the polysilicon film (61, 2) on the collector lead layer formation region are both formed on the nitride film (202) so as to be similar to the nitride film (202). Then, n-type ions are implanted from the top surface into the polysilicon films (611) and (612).
Inject form ions. Here, the ion implantation region is determined by the masking effect of the oxide film (104).
このように、酸化膜(104)はイオン注入時のマスク
として用いるのであるから、その厚さは3000A程度
あれば十分で、ポリシリコン膜(601)が厚いときに
は、それを少しエツチングして薄くしてから選択酸化し
た方が作業効率がよい。次に第3図(C)に示すように
、上記ポリシリコン膜(611)、 (612)からn
彫工鈍物を拡散させてエミツタ層(7)およびコレクタ
引出し層(8)を形成したのち、酸化膜(104)を全
面除去する。次に、第3図(d)に示すように、上面に
低温酸化を施して、露出ベース層(6)の面に酸化膜(
105)を、ポリシリコン層(611,)、 (612
)の側面に酸化膜(106)を形成する。この時よく知
られているように、低温酸化ではポリシリコン上の酸化
膜(106)は厚く、シリコン基体上の酸化膜(105
)は薄く形成される。次いで、第3図(e)に示すよう
に、リアクティブ・イオン・エツチング(R工゛E)な
どの異方性エツチングを施して、ポリシリコン膜(61
1)、 (612)の側面の酸化膜(106)を残して
ベース層(6)の表面の酸化膜(105)を除去した後
に、窒化膜(203)を熱リン酸などを用いて全面除去
して、(このとき窒化膜(202)も一部除去されるが
、コレクタ・ベース接合は酸化膜(103)で保護され
ている。)このようにして露出したベース層(6)、ポ
リシリコン膜(61ユ)および(612)の表面に金属
シリサイド膜(501)、 (511)および(512
)をそれぞれ形成する。つづいて、第3図(f)に示す
ように、リンケイ酸ガラスのようなパッシベーション膜
(401)を形成し、所要位置に開孔をしたのち、アル
ミニウムからなるベース電極配線(9)。In this way, since the oxide film (104) is used as a mask during ion implantation, a thickness of about 3000A is sufficient, and if the polysilicon film (601) is thick, it can be etched a little to make it thinner. It is more efficient to perform selective oxidation after that. Next, as shown in FIG. 3(C), from the polysilicon films (611) and (612)
After the carving blunt is diffused to form the emitter layer (7) and the collector lead-out layer (8), the oxide film (104) is completely removed. Next, as shown in FIG. 3(d), the upper surface is subjected to low-temperature oxidation to form an oxide film (
105), polysilicon layers (611,), (612
) an oxide film (106) is formed on the side surface of the oxide film (106). As is well known at this time, in low-temperature oxidation, the oxide film (106) on polysilicon is thick, and the oxide film (105) on the silicon substrate is thick.
) is formed thinly. Next, as shown in FIG. 3(e), anisotropic etching such as reactive ion etching (R process) is performed to form a polysilicon film (61
1) After removing the oxide film (105) on the surface of the base layer (6) leaving the oxide film (106) on the side surface of (612), remove the nitride film (203) entirely using hot phosphoric acid, etc. (At this time, part of the nitride film (202) is also removed, but the collector-base junction is protected by the oxide film (103).) The base layer (6) exposed in this way, the polysilicon Metal silicide films (501), (511) and (512) are formed on the surfaces of the films (61U) and (612).
) respectively. Subsequently, as shown in FIG. 3(f), a passivation film (401) such as phosphosilicate glass is formed and holes are formed at required positions, and then a base electrode wiring (9) made of aluminum is formed.
エミッタ電極配線(lo+ C第3図(f)には図示せ
ず。〕、およびコレクタ電極配線(11)を形成する。An emitter electrode wiring (lo+C not shown in FIG. 3(f)) and a collector electrode wiring (11) are formed.
第4図はこのよういして得られたトランジスタの平面パ
ターン図である。FIG. 4 is a plan pattern diagram of the transistor thus obtained.
このようにして、得られたトランジスタでは、エミツタ
層(7)はエミッタ電極配線(10)に金属シリサイド
膜(511)が重畳されたポリシリコン膜(611)で
接続され、ベース電極配線(9)のためのノ(ツシベー
ション膜(401)への開孔位置は従来例とは異なって
、ポリシリコン膜(611)の近くにでき、さらに、こ
のベース電極配線(9)は金属シリサイド膜(501)
に接続され酸化膜(106)によって自己整合的にエミ
ッタ領域から分離されているO従って、その距離D2は
酸化膜(106)の厚さに相当し、ベース抵抗を小さく
することができる。In the transistor thus obtained, the emitter layer (7) is connected to the emitter electrode wiring (10) by a polysilicon film (611) on which a metal silicide film (511) is superimposed, and the base electrode wiring (9) The position of the opening in the tsivation film (401) is different from the conventional example, and is formed near the polysilicon film (611). )
Therefore, the distance D2 corresponds to the thickness of the oxide film (106), and the base resistance can be reduced.
なお、前述の選択酸化用のマスク形成の際の窒化膜のバ
ターニングにおいて、オーバ・エツチングによるサイド
エツチング効果を利用するなどの方法でさらにエミツタ
幅を小さくできることは勿論である。また、以上npn
)ランジスタの場合について説明したが、pnpトラン
ジスタについても同様にできることは言うまでもない。It is of course possible to further reduce the emitter width by utilizing the side-etching effect caused by over-etching in the patterning of the nitride film during the formation of the selective oxidation mask described above. Also, more than npn
) Although the case of a transistor has been described, it goes without saying that the same can be done for a pnp transistor.
さらに、素子間分離については前述の各種分離法が適用
可能である。Furthermore, for isolation between elements, the various isolation methods described above can be applied.
以上説明したように、この発明に係る半導体装置の製造
方法によればエミツタ層は、そのエミツタ層拡散形成に
用いたポリシリコン膜上の金属シリサイド膜によって、
エミッタ電極配線に接続されるようにし、ベース電極配
線はエミツタ層から、その上のポリシリコン膜の側面を
酸化して形成した酸化膜の厚さだけ離れた位置まで金属
シリサイド膜が延ひてつながっておシ、自己整合的構造
となっているので、ベース抵抗を極端に小さくできる。As explained above, according to the method of manufacturing a semiconductor device according to the present invention, the emitter layer is formed by the metal silicide film on the polysilicon film used for the diffusion formation of the emitter layer.
The metal silicide film is connected to the emitter electrode wiring, and the metal silicide film extends from the emitter layer to a distance equal to the thickness of the oxide film formed by oxidizing the side surface of the polysilicon film above it. Moreover, since it has a self-aligned structure, the base resistance can be extremely reduced.
さらに、エミッタ拡散をポリシリコン膜を経て行なうの
で、浅く精度よく形成できる。また、このポリシリコン
膜をエミツタ層形成領域上に残すのに選択酸化を用いて
いるので、エミツタ幅を従来よりも狭くすることができ
る。Furthermore, since the emitter is diffused through the polysilicon film, it can be formed shallowly and accurately. Furthermore, since selective oxidation is used to leave this polysilicon film on the emitter layer formation region, the emitter width can be made narrower than in the past.
第1図は従来の半導体装置の製造方法を説明するための
その主要段階における状態を示す断面図、第2図は上記
従来方法で得られたトランジスタの平面図、第3図はこ
の発明の一実施例の方法を説明するためのその王髪段階
における状態を示す断面図、第4図はこの実施例の方法
になるトランジスタの一例の平面図である。
図において、(1)はシリコン基板、(3)はコレクタ
層、(6)はベース層、(7)はエミツタ層、(8)は
コレクタ電極取り出し層、(9+ 、 [101、(I
llは低抵抗金属配線、(103)は酸化シリコン膜、
(1o4)、 (105)、 (106)は酸化膜、(
202)は窒化シリコン膜、(203)はマスク(窒化
膜)、(401)はパッシベーション膜、(501)、
(511)、 (512)は金属シリサイド膜、(6
01)。
(611)、 (e12)はポリシリコン膜である。
なお、図中同一符号は同一または相当部分を示す。
代理人 葛 野 信 −(外1名)第1図
第3図
第4図FIG. 1 is a sectional view showing the main stages of a conventional method for manufacturing a semiconductor device, FIG. 2 is a plan view of a transistor obtained by the conventional method, and FIG. 3 is a diagram showing one example of the present invention. FIG. 4 is a cross-sectional view showing the state at the crown stage for explaining the method of this embodiment, and FIG. 4 is a plan view of an example of a transistor to which the method of this embodiment is applied. In the figure, (1) is a silicon substrate, (3) is a collector layer, (6) is a base layer, (7) is an emitter layer, (8) is a collector electrode extraction layer, (9+, [101, (I)
ll is a low resistance metal wiring, (103) is a silicon oxide film,
(1o4), (105), (106) are oxide films, (
202) is a silicon nitride film, (203) is a mask (nitride film), (401) is a passivation film, (501),
(511), (512) are metal silicide films, (6
01). (611) and (e12) are polysilicon films. Note that the same reference numerals in the figures indicate the same or corresponding parts. Agent Shin Kuzuno - (1 other person) Figure 1 Figure 3 Figure 4
Claims (2)
表面部の一部にベース層となるべき第2伝導形領域とが
形成されたシリコン基板の表面の上記第1伝導形領域と
上記第2伝導形領域との接合部から上記第2伝導形領域
とその表面部に形成されるエミツタ層との接合部となる
べき部分の一部に亘る部位に酸化シリコン膜および窒化
シリコン膜を順次重ねて形成する第1の工程、上記窒化
シリコン膜の上を含む上記シリコン基板の表面上に直接
シリコン膜を形成し、エミツタ層およびコレクタ電極取
り出し層を形成すべき部位の上を除く上記シリコン膜の
部分を選択酸化法によって酸化させる第2の工程、この
第2の工程で得られた酸化膜をマスクとして上記エミツ
タ層およびコレクタ電極取り出し層を形成すべき部位の
上の上記シリコン膜に高濃度に第1伝導形の不純物を拡
散させる第3の工程、上記シリコン基板へ上記シリコン
膜から上記不純物を拡散させて、上記エミツタ層を形成
した後に上記酸化膜を除去する第4の工程、上記第2の
工程の選択酸化に用いたマスクを再度マスクとして低温
酸化を施して上記シリコン膜の側壁には厚い酸化膜を、
上記第4の工程で露出した上記シリコン基板の表面には
薄い酸化膜を形成する第5の工程、上記第5の工程で用
いた上記マスクを除去した後に、上記シリコン膜の側壁
には酸化膜を残して、上記シリコン基板の表面上の上記
薄い酸化膜を除去する第6の工程、上記第6の工程で露
出した上記シリコン膜上面および上記シリコン基板の表
面に金属シリサイド膜を形成する第7の工程、及び全上
面にパッシベーション膜をデポジションしたのち、上記
金属シリサイド膜の上に所要の電極窓を開孔させ、この
電極窓を介して上記金属シリサイド膜につながる低抵抗
金属配線を形成する第8の工程を備えたことを特徴とす
る半導体装置の製造方法。(1) The above-mentioned first conductivity type region and the above-mentioned first conductivity type region on the surface of a silicon substrate in which a first conductivity type region to become a collector layer and a second conductivity type region to become a base layer are formed on a part of the surface portion thereof. A silicon oxide film and a silicon nitride film are sequentially stacked over a portion extending from the junction with the second conductivity type region to a part of the part that should become the junction between the second conductivity type region and the emitter layer formed on the surface thereof. In the first step, a silicon film is formed directly on the surface of the silicon substrate including the silicon nitride film, and the silicon film is formed directly on the surface of the silicon substrate including on the silicon nitride film. A second step of oxidizing the portion by selective oxidation, using the oxide film obtained in this second step as a mask, oxidizing the silicon film on the portion where the emitter layer and the collector electrode extraction layer are to be formed at a high concentration. a third step of diffusing impurities of a first conductivity type; a fourth step of removing the oxide film after forming the emitter layer by diffusing the impurities from the silicon film into the silicon substrate; Using the mask used for selective oxidation in the process again as a mask, low-temperature oxidation is performed to form a thick oxide film on the side walls of the silicon film.
a fifth step of forming a thin oxide film on the surface of the silicon substrate exposed in the fourth step; after removing the mask used in the fifth step, an oxide film is formed on the sidewalls of the silicon film; a sixth step of removing the thin oxide film on the surface of the silicon substrate, leaving the remaining oxide film; and a seventh step of forming a metal silicide film on the upper surface of the silicon film exposed in the sixth step and on the surface of the silicon substrate. After the process and depositing a passivation film on the entire top surface, a required electrode window is opened on the metal silicide film, and a low-resistance metal wiring connected to the metal silicide film through this electrode window is formed. A method for manufacturing a semiconductor device, comprising an eighth step.
とを特徴とする特許請求の範囲第1項記載の半導体装置
の製造方法。(2) A method for manufacturing a semiconductor device according to claim 1, characterized in that a polysilicon film is used as the silicon film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20129382A JPS5989459A (en) | 1982-11-15 | 1982-11-15 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20129382A JPS5989459A (en) | 1982-11-15 | 1982-11-15 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5989459A true JPS5989459A (en) | 1984-05-23 |
Family
ID=16438574
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20129382A Pending JPS5989459A (en) | 1982-11-15 | 1982-11-15 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5989459A (en) |
-
1982
- 1982-11-15 JP JP20129382A patent/JPS5989459A/en active Pending
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