JPS598920B2 - semiconductor storage device - Google Patents

Description

【発明の詳細な説明】 この発明は情報を保持するメモリセルに不良箇所があつ
ても記憶装置を実質的に完全良品として使用することが
できる半導体記憶装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor memory device that can be used as a substantially non-defective product even if a memory cell that retains information has a defective portion.

半導体記憶装置例えばランダムアクセスメモリ（以下単
にＲＡＭと称す）は情報を保持する箇所すなわちメモリ
セルがマトリックス的に構成され、かつこのメモリセル
を選択する機能をもつデコーダ回路を備えているのが一
般的である。Semiconductor storage devices, such as random access memories (hereinafter simply referred to as RAM), generally have locations that hold information, that is, memory cells arranged in a matrix, and are equipped with a decoder circuit that has the function of selecting these memory cells. It is.

例えば第１図は従来の４０９６語×１ビットＲＡＭの構
成図である。同図ιおいて、１はメモリセルを６４行と
６４列のマトリックスに配置したメモリアレイ、２は行
デコーダ回路、３は列デコーダ回路である。したがつて
、所望のメモリセルに情報を書込んだりあるいは情報を
読み出すには行デコーダ回路２および列デコーダ回路３
によつて任意の１行と１列を選択し、この選択された行
と列の交点に位置するメモリセルが選択したメモリセル
である。しかしながら、従来のＲＡＭは製造過程におけ
るパターン欠陥などに基づくｌビット不良、ｌ行不良、
あるいはｌ列不良などがしばしば発生する。For example, FIG. 1 is a block diagram of a conventional 4096 word x 1 bit RAM. In the figure, 1 is a memory array in which memory cells are arranged in a matrix of 64 rows and 64 columns, 2 is a row decoder circuit, and 3 is a column decoder circuit. Therefore, in order to write information to or read information from a desired memory cell, a row decoder circuit 2 and a column decoder circuit 3 are required.
An arbitrary first row and first column are selected by , and the memory cell located at the intersection of the selected row and column is the selected memory cell. However, conventional RAM has 1 bit defect, 1 row defect, etc. due to pattern defects during the manufacturing process.
Alternatively, failures in the 1st column often occur.

例えば第１図において、行デコーダ２の３０行と列デコ
ーダ３の３５列によつて選択されるメモリセルが不良の
場合このＲＡＭは常にこの位置に不良ピツトを有するた
め、不良品とみなされる。第２図は従来のデコーダ回路
の一部を示す構成図であり、一例としてｎチヤネルダイ
ナミツクＭＯＳＲＡＭを示す。同図において、Ｑ１〜Ｑ
５はトランジスタ、φ１〜φ４はロツクである。次に、
このデコーダ回路の動作について簡単に説明する。まず
、スタンドバイ時にはｔ点とｍ点は′１１″レベルに充
電されている。For example, in FIG. 1, if the memory cell selected by the 30th row of the row decoder 2 and the 35th column of the column decoder 3 is defective, this RAM will always have a defective pit at this location and will therefore be considered a defective product. FIG. 2 is a block diagram showing a part of a conventional decoder circuit, and shows an n-channel dynamic MOSRAM as an example. In the same figure, Q1 to Q
5 is a transistor, and φ1 to φ4 are locks. next,
The operation of this decoder circuit will be briefly explained. First, during standby, point t and point m are charged to the '11'' level.

そして、アドレス信号に対応してＡＯおよびＡｎはＩＬ
Ｉレペルから〃Ｈ〃レペルに、あるいはＩＬ″レベルを
保持し続ける。その結果、デコード・トランジスタＱ２
、Ｑ３が０Ｎ．．０ＦＦを行ない、非選択のデコーダ回
路のｔ点、ｍ点は〃Ｌ〃レベルとなり、選択されたデコ
ーダ回路のｔ点、ｍ点はＩＨ″レベルを保持し続ける。
デコーダ回路の選択がなされたのら、クロツクφ４は〃
Ｌ〃レベルから〃Ｈ〃レベルとなり、駆動トランジスタ
Ｑ５を通してメモリマトリツクスのｌ列あるいはｌ行の
選択がなされる。なお、第２図に示すデコーダ回路にお
いて、トランジスタＱ４は省略されることもある。Then, AO and An are IL in response to the address signal.
from the I level to the H level or continues to hold the IL'' level.As a result, the decode transistor Q2
, Q3 is 0N. ．． 0FF is carried out, and the points t and m of the unselected decoder circuit become the "L" level, and the points t and m of the selected decoder circuit continue to hold the IH'' level.
Once the decoder circuit has been selected, clock φ4 is
The level changes from L level to H level, and l column or l row of the memory matrix is selected through drive transistor Q5. Note that in the decoder circuit shown in FIG. 2, the transistor Q4 may be omitted.

また、クロツクφ２はスタンドバイ時に″Ｈｌレベルで
あり、動作時に″Ｌ″レベルとなるのが一般的であるが
、最初からグランドレベルとして使用することもある。
しかしながら、従来の半導体記憶装置はそのデコーダ回
路の構成がトランジスタＱ２のゲート信号にＡ。Further, the clock φ2 is generally at the "H1" level during standby and is at the "L" level during operation, but may be used as the ground level from the beginning.
However, in the conventional semiconductor memory device, the decoder circuit has a configuration in which the gate signal of transistor Q2 is A.

が接続されるかあるいはＡ。が接続されるか、またトラ
ンジスタＱ３のゲート信号にＡｎが接続されるかあるい
はＡｎが接続されるかいずれか一方になつている。そし
て、一度、トランジスタＱ２のゲート信号としてＡ。を
接続し、トランジスタＱ３のゲート信号としてＡｎを接
続すると、そのプロセス上から、この接続が製品製造後
に変更できないことがよく知られている。このため、デ
コーダ回路が選択したメモリアレイの１行あるいは１列
中に不良のメモリセルが存在するとｒその半導体記憶装
置は常に不良メモリセルを有することになり、不良品と
みなされる。しかも、このような不良品が多数生じ、製
品コストにも影響するなどの欠点があつた。したがつて
、この発明の目的はメモリアレイにｌビツト不良、１行
不良、２行不良、ｌ列不良、２列不良などの不良メモリ
セルが存在しても実質的に良品とすることができる半導
体記憶装置を提供するものである。is connected or A. is connected to the gate signal of the transistor Q3, or An is connected to the gate signal of the transistor Q3. And once, A as the gate signal of transistor Q2. It is well known that if An is connected as the gate signal of the transistor Q3, this connection cannot be changed after the product is manufactured due to the process. Therefore, if a defective memory cell exists in one row or column of the memory array selected by the decoder circuit, the semiconductor memory device will always have a defective memory cell and will be considered a defective product. Moreover, there are drawbacks such as a large number of such defective products and an impact on product costs. Therefore, an object of the present invention is to make it possible to make a memory array substantially non-defective even if there are defective memory cells such as l-bit defective, 1-row defective, 2-row defective, l-column defective, or 2-column defective. The present invention provides a semiconductor memory device.

このような目的を達成するため゛、この発明は前記メモ
リアレイに複数個の予備のメモリセルを付加すると共に
この予備のメモリセルを選択するためのデコーダ回路を
設け、前記メモリセルに不良のメモリセルがあるとき、
その不良のメモリセルを選択する行デコーダ回路あるい
は列デコーダ回路を非選択状態に書き換えると共にその
デコーダ回路と同じデコーダを予備のデコーダ回路に設
け、この予備のデコーダ回路によつて予備のメモリセル
を選択するようにしたもので、アドレス信号に応じて０
Ｎ１０ＦＦを行ない駆動トランジスタを制御するデコー
ド・トランジスタのドレイン・ソース間と並列にドレイ
ン・ソース間の接続された非選択状態のとき０Ｎとなり
かつ選択状態のとき０ＦＦとなるフローテイングゲート
・トランジスタを前記行デコーダ回路あるいは列デコー
ダ回路に設けると共に、前記アドレス信号に応じて０Ｎ
１０ＦＦを行ない駆動トランジスタを制御するデコード
・トランジスタのドレイン・ソース間と直列にドレイン
・ソース間が接続されかつ前記アドレス信号がフローテ
イングゲートへ与えられた使用時に０Ｎとなるフローテ
イングゲート・トランジスタと、このトランジスタを０
Ｎとするための電流を供給する書き込みトランジスタと
を前記予備のデコーダ回路に設けたものである。In order to achieve such an object, the present invention adds a plurality of spare memory cells to the memory array, and also provides a decoder circuit for selecting the spare memory cells, so that a defective memory cell can be added to the memory array. When there is a cell
The row decoder circuit or column decoder circuit that selects the defective memory cell is rewritten to a non-selected state, and the same decoder as that decoder circuit is installed in a spare decoder circuit, and the spare memory cell is selected by this spare decoder circuit. 0 depending on the address signal.
A floating gate transistor which is connected between the drain and source of the decode transistor that performs N10FF and controls the drive transistor and which is connected between the drain and source and which becomes 0N in a non-selected state and 0FF in a selected state, is provided in the above row. Provided in the decoder circuit or column decoder circuit, and in response to the address signal
a floating gate transistor whose drain and source are connected in series with the drain and source of a decode transistor that performs 10FF and controls the drive transistor, and which becomes 0N when in use when the address signal is applied to the floating gate; Set this transistor to 0
The preliminary decoder circuit is provided with a write transistor that supplies a current for setting the voltage to N.

以下実施例を用いて詳細に説明する。第３図はこの発明
に係る半導体記憶装置の一実施例を示す構成図であり、
一例として４０９６語×１ビツトＲＡＭの構成を示す。This will be explained in detail below using examples. FIG. 3 is a configuration diagram showing an embodiment of a semiconductor memory device according to the present invention,
As an example, a configuration of 4096 words x 1 bit RAM is shown.

同図において、４は４０９６箇のメモリセル４ａおよび
α箇の予備メモリセル４ｂを備えたメモリアレイ、５お
よび６はそれぞれその詳細な回路を第４図に示す行デコ
ーダ回路および列デコーダ回路、７はこの行デコーダ回
路５および列デコーダ回路６のデコーダ構成を制御する
制御回路である。なお、第４図に示すデコーダ回路にお
いて、Ｑ６〜Ｑ８はトランジスタ、Ｔ１はＦＡＭＯＳの
トランジスタで、行デコーダ回路５あるいは列デコーダ
回路６を常に非選択状態としたいときにはこのトランジ
スタＴ１を０Ｎ状態にし、選択状態にしたいときにはこ
のトランジスタＴ，を０ＦＦ状態にする。In the figure, reference numeral 4 denotes a memory array comprising 4096 memory cells 4a and α spare memory cells 4b; 5 and 6 denote a row decoder circuit and a column decoder circuit, the detailed circuits of which are shown in FIG. 4; and 7. is a control circuit that controls the decoder configurations of row decoder circuit 5 and column decoder circuit 6. In the decoder circuit shown in FIG. 4, Q6 to Q8 are transistors, and T1 is a FAMOS transistor. When it is desired to always keep the row decoder circuit 5 or column decoder circuit 6 in a non-selected state, this transistor T1 is set to the ON state and the selected state is set. When desired, this transistor T is turned OFF.

また、トランジスタＱ６〜Ｑ８およびクロツクφ。〜φ
ｄはこのトランジスタＴ１を０Ｎにさせるためのもので
ある。次に、上記行デコーダ回路５あるいは列デコーダ
回路６を非選択状態にする制御動作について説明する。Also, transistors Q6 to Q8 and a clock φ. ~φ
d is for making this transistor T1 ON. Next, a control operation for setting the row decoder circuit 5 or column decoder circuit 6 to a non-selected state will be described.

まず、ｔ点を″Ｈ″レベルにすると、トランジスタＱ７
はｔ点の信号をｎ屯に伝達するように動作するため、こ
のｎ点は〃Ｈ〃レベルになる。First, when point t is set to "H" level, transistor Q7
operates so as to transmit the signal at point t to point n, so this point n becomes 〃H〃 level.

このため、トランジスタＱ８が０Ｎとなる。したがつて
、クロツクφ。が〃Ｌｌレベルから″Ｈ″レベルになる
と、トランジスタＴ１のフローテイングゲートに電荷が
蓄積され、トランジスタＴ１は０Ｎになる。なお、トラ
ンジスタＱ６はトランジスタＴ１に電荷が蓄積するとき
に、その電荷が蓄積されやすくするためのものである。Therefore, transistor Q8 becomes ON. Therefore, the clock φ. When the voltage changes from the Ll level to the "H" level, charge is accumulated in the floating gate of the transistor T1, and the transistor T1 becomes ON. Note that the transistor Q6 is provided to facilitate the accumulation of charges when the charges are accumulated in the transistor T1.

この場合、トランジスタＱ１およびトランジスタＱ６を
１つの素子ですませることも可能であるが、クロツクφ
１およびφｂが複雑になる。また、第５図は第４図のト
ランジスタＱ７の代りにトランジスタＱ４を用いたもの
であるが、その動作については第４図と同様であること
はもちろんである。In this case, it is possible to use a single element for the transistor Q1 and the transistor Q6, but the clock φ
1 and φb become complicated. 5 uses a transistor Q4 in place of the transistor Q7 of FIG. 4, but it goes without saying that its operation is the same as that of FIG. 4.

また、第６図は予備のメモリセルを選択するためのデコ
ーダである。Further, FIG. 6 shows a decoder for selecting a spare memory cell.

同図において、Ｑ９〜Ｑｌｌはトランジスタ、Ｔ２〜Ｔ
５はＦＡＭＯＳのトランジスタであるが、この場合、ト
ランジスタＴ２かあるいはＴ３のどららかを０Ｎ状態に
するか、トランジスタＴ４かあるいはＴ５のどららかを
０Ｎ状態にする。次に、上記構成に係る半導体記憶装置
の動作について説明する。In the same figure, Q9 to Qll are transistors, T2 to T
5 is a FAMOS transistor, and in this case, either transistor T2 or T3 is set to ON state, or either transistor T4 or T5 is set to ON state. Next, the operation of the semiconductor memory device having the above configuration will be explained.

まず、４０９６箇のメモリセル４ａ用の行デコーダ回路
および列デコーダ回路として第４図あるいは第５図に示
すデコーダ回路を使用し、予備のメモリセル４ｂ用のデ
コーダとして第６図に示すデコーダ回路を使用する。First, the decoder circuit shown in FIG. 4 or 5 is used as the row decoder circuit and column decoder circuit for the 4096 memory cells 4a, and the decoder circuit shown in FIG. 6 is used as the decoder for the spare memory cell 4b. use.

そして、まず、不良ビツトセルがどの行および列にある
か、行デコーダ回路５および列デコーダ回路６を駆動し
て調べる。フ例えば行デコーダ回路５の３０と列デコー
ダ回路６の３５によつて選択されるメモリセルに不良が
ある場合、その列デコーダ回路６の３５を選択するデコ
ーダ回路の使用をさけ、そのデコーダ回路と同じデコー
ダを予備のメモリセル４ｂ用のデコーダ回路に組むこと
によつて、列デコーダ回路６の３５′が選択される。First, it is determined in which row and column the defective bit cell is located by driving the row decoder circuit 5 and column decoder circuit 6. For example, if a memory cell selected by 30 in the row decoder circuit 5 and 35 in the column decoder circuit 6 is defective, avoid using the decoder circuit that selects 35 in the column decoder circuit 6, and By incorporating the same decoder into the decoder circuit for spare memory cell 4b, column decoder circuit 6 35' is selected.

したがつて、半導体記憶装置は実質的に良品として使用
することができる。なお、この場合、列デコーダ回路６
を組み変えたが、行デコーダ回路５を組み変えても同様
にできることはもらろんである。また、第４図に示すデ
コーダ回路のかわりに、この第６図に示すデコーダ回路
を使用する場合にはトランジスタＴ２およびＴ４を常に
０Ｎ状態にし、トランジスタＴ３およびＴ５を常に０Ｆ
Ｆ状態にする必要がある。Therefore, the semiconductor memory device can be used as a substantially non-defective product. Note that in this case, the column decoder circuit 6
Although the row decoder circuit 5 can be rearranged, the same result can be achieved even if the row decoder circuit 5 is rearranged. In addition, when using the decoder circuit shown in FIG. 6 instead of the decoder circuit shown in FIG.
It needs to be in F state.

このためにはＡ。およびＡｎが″Ｈ〃レベルで、ＡＯぉ
よび潟、が〃Ｌ〃レベルのとき、書き込みトランジスタ
Ｑ９を０Ｎにし、電流を供給してＦＡＭＯＳに書き込む
。また、第６図において、トランジスタＱ１のドレイン
信号をクロツクφ５としたのはこのデコーダ回路を使用
しないときにｔ点およびｍ点を常に〃Ｌ〃レベルに保持
し、トランジスタＱ５を常に０ＦＦにするためである。
しかし、トランジスタＱ５のドレイン信号φ４を第４図
および第５図のドレイン信号φ４と同相で異なる信号と
し、第６図のデコーダ回路を使用する必要のないときに
常に″ＬＩレベルとすれば、トランジスタＱ１のドレイ
ンにクロツクφ５のかわりにＶＤＤを接続することもで
きる。また、第６図において、トランジスタＱ，はＦＡ
ＭＯＳに書込みをおこなうための素子であるが、トラン
ジスタＱ１をもつてこのかわりにすることもできる。For this purpose A. When AO and An are at the "H" level and AO and A are at the "L" level, the write transistor Q9 is set to 0N and a current is supplied to write to the FAMOS. In addition, in FIG. 6, the drain signal of the transistor Q1 is The reason why the clock φ5 is set is that when this decoder circuit is not used, the t point and the m point are always held at the "L" level, and the transistor Q5 is always set to 0FF.
However, if the drain signal φ4 of the transistor Q5 is made a different signal in phase with the drain signal φ4 of FIGS. 4 and 5, and the decoder circuit of FIG. It is also possible to connect VDD to the drain of Q1 instead of the clock φ5.Also, in FIG.
Although this is an element for writing into the MOS, it can also be replaced with a transistor Q1.

しかし、このときにはクロツクφ１およびφ、５にクロ
ツクφ８およびφｆの動作を含める必要がある。また、
以上の実施例はＮチャネルダイナミツクＭＯＳＲＡＭ以
外の半導体記憶装置にも同様に適用できることはもらろ
んである。また、以上は４０９６語×ｌビツトＲＡＭを
用いて説明したが、これに限定せず、任意の容量のもの
に実施できることはもらろんである。以上詳細に説明し
たように、この発明に係る半導体記憶装置によれば、メ
モリアレイに不良のビツトセルがあつても良品として使
用することができ、特にメモリ容量が大きい場合に、不
良品として処理されることを有効に防止できるので、そ
の効果が著しく、製品の価格も低減することができるな
どの効果がある。However, in this case, it is necessary to include the operations of clocks φ8 and φf in clocks φ1, φ, and 5. Also,
It goes without saying that the above embodiments can be similarly applied to semiconductor memory devices other than N-channel dynamic MOSRAMs. Furthermore, although the above description has been made using a 4096 word x 1 bit RAM, the present invention is not limited to this, and may of course be implemented with any capacity. As explained in detail above, according to the semiconductor memory device according to the present invention, even if there is a defective bit cell in the memory array, it can be used as a good product, and especially if the memory capacity is large, it is not treated as a defective product. Since it is possible to effectively prevent this, the effect is remarkable, and the price of the product can also be reduced.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の半導体記憶装置を示す構成図、第２図は
第１図のデコーダ回路の一部を示す構成図、第３図はこ
の発明に係る半導体記憶装置の一実施例を示す構成図、
第４図は第２図のデコーダ回路を示す構成図、第５図は
第４図に示すデコーダゞ回路の他の例を示す構成図、第
６図は第３図の予備のメモリセルを選択するためのデコ
ーダを示す構成図である。 １・・・・・・メモリアレイ、２・・・・・・行デコー
ダ回路、３・・・・・・列デコーダ回路、４・・・・・
・メモリアレイ、４ａ・・・・・・メモリセル、４ｂ・
・・・・・予備のメモリセル、５・・・・・・行デコー
ダ回路、６・・・・・・列デコーダ回路、７・・・・・
・制御回路、Ｑ１〜Ｑｌｌ・・・・・・トランジスタ、
Ｔ１〜Ｔ５・・・・・・ＦＡＭＯＳのトランジスタ、φ
１〜φ５およびφ８〜φｄ・・・・・・クロツク。FIG. 1 is a configuration diagram showing a conventional semiconductor memory device, FIG. 2 is a configuration diagram showing a part of the decoder circuit in FIG. 1, and FIG. 3 is a configuration diagram showing an embodiment of the semiconductor storage device according to the present invention. figure,
4 is a block diagram showing the decoder circuit shown in FIG. 2, FIG. 5 is a block diagram showing another example of the decoder circuit shown in FIG. 4, and FIG. 6 is a block diagram showing the spare memory cell shown in FIG. 3. FIG. 1...Memory array, 2...Row decoder circuit, 3...Column decoder circuit, 4...
・Memory array, 4a...Memory cell, 4b・
...Spare memory cell, 5...Row decoder circuit, 6...Column decoder circuit, 7...
・Control circuit, Q1 to Qll...transistor,
T1-T5...FAMOS transistor, φ
1 to φ5 and φ8 to φd...Clock.

Claims (1)

【特許請求の範囲】[Claims] １ メモリセルをＮ行およびＭ行のマトリックス状に配
置したメモリアレイと、行デコーダ回路と、列デコーダ
回路と、前記メモリアレイに付加した複数個の予備のメ
モリセルと、この予備のメモリセルを選択するためのデ
コーダ回路とを設け、前記メモリセルに不良のメモリセ
ルがあるとき、その不良のメモリセルを選択する行デコ
ーダ回路あるいは列デコーダ回路を非選択状態に書き換
えると共にそのデコーダ回路と同じデコーダを予備のデ
コーダ回路に設け、この予備のデコーダ回路によつて予
備のメモリセルを選択する半導体記憶装置において、ア
ドレス信号に応じてＯＮ、ＯＦＦを行ない駆動トランジ
スタを制御するデコード・トランジスタのドレイン・ソ
ース間と並列にドレイン・ソース間の接続された非選択
状態のときＯＮとなりかつ選択状態のときＯＦＦとなる
フローティングゲート・トランジスタを前記行デコーダ
回路あるいは列デコーダ回路に設けると共に、前記アド
レス信号に応じてＯＮ、ＯＦＦを行ない駆動トランジス
タを制御するデコード・トランジスタのドレイン・ソー
ス間と直列にドレイン・ソース間が接続されかつ前記ア
ドレス信号がフローテイングゲートへ与えられた使用時
にＯＮとなるフローティングゲート・トランジスタと、
このトランジスタをＯＮとするための電流を供給する書
き込みトランジスタとを前記予備のデコーダ回路に設け
たことを特徴とする半導体記憶装置。1. A memory array in which memory cells are arranged in a matrix of N rows and M rows, a row decoder circuit, a column decoder circuit, a plurality of spare memory cells added to the memory array, and the spare memory cells. and a decoder circuit for selecting a defective memory cell, and when there is a defective memory cell among the memory cells, the row decoder circuit or column decoder circuit for selecting the defective memory cell is rewritten to a non-selected state, and the same decoder circuit as that decoder circuit is provided. In a semiconductor memory device in which a spare decoder circuit is provided and a spare memory cell is selected by the spare decoder circuit, the drain and source of a decode transistor is turned on and off according to an address signal to control a drive transistor. A floating gate transistor is provided in the row decoder circuit or the column decoder circuit, which is connected between the drain and the source in parallel and is turned on in a non-selected state and turned off in a selected state, and in response to the address signal. A floating gate transistor whose drain and source are connected in series with the drain and source of a decode transistor that turns on and off to control a drive transistor, and which turns on when in use when the address signal is applied to the floating gate; ,
A semiconductor memory device characterized in that the preliminary decoder circuit is provided with a write transistor that supplies a current to turn on the transistor.