JPS598428A - Time division integraed s/p conversion circuit - Google Patents

Abstract

PURPOSE:To decrease the mounting space and to reduce the processing time, by producing a serial/parallel converting output corresponding to each channel, storing temporarily the output in an RAM, and obtaining a parallel output of time division at each channel with an output latching the value. CONSTITUTION:An ROM 10 produces a serial/parallel conversion output corresponding to each channel based on a serial data selected at a scanner 16 in response to a channel designation output from a channel generating counter 22, a counter output outputted from a bit counter 18, and a feedback input to the ROM10. Further, this output is written in a prescribed address of an RAM12 designated with a channel designating output from the counter 22 in a prescribed timing and read out in a latch circuit 14. Thus, a parallel data of time devision at each channel is outputted with the latch signal outputted in a prescribed timing from the circuit 14.

Description

【発明の詳細な説明】 本発明は時分割集合形ｓ／ｐ変換回路に関し、＠Ｋｓ／
ｐ変換出力ｔファームウェアとして生成した時分割集合
形Ｓ／Ｐ変換回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a time division set type s/p conversion circuit,
This invention relates to a time-division set type S/P conversion circuit generated as p-conversion output t-firmware.

多局数のシリアルデータ入力をパラレルデータ出力に変
換する場合、従来のハードロジックを用いた回路では、
各チャンネル毎にＳ／Ｐ変換回路を構成しなげればなら
ず、この為非常に多くの実装スペースを要し、検証にも
多くの時間を費さなければならなかった。When converting serial data input from multiple stations to parallel data output, conventional circuits using hard logic require
An S/P conversion circuit had to be constructed for each channel, which required a very large amount of mounting space and required a lot of time for verification.

本発明は上記の点に鑑みてなされたもので、多チャンネ
ルのｓ／ｐ変換動作を時分割処理可能とし、実装スペー
スの減少、ハードウェアの簡易化及び検証に要する時間
の低減を計った時分割集合形ｓ／ｐ変換回路を提供する
ことを目的とする。The present invention has been made in view of the above points, and is capable of time-division processing of multi-channel S/P conversion operations, reducing mounting space, simplifying hardware, and reducing the time required for verification. It is an object of the present invention to provide a divided set type s/p conversion circuit.

本発明ではこの目的を達成するために、Ｓ／Ｐｆ換出力
を７アームウエアとして生成するＲＯＭと、該ＲＯ）Ｊ
のチャンネル毎の読み出し出力を一時的に記１意する興
と、該ＲＡＭの出カケ前記ＲＯＭにフィードバックして
Ｓ／Ｐ変換処理部を構成し、このｓ／ｐ変換処理部に入
力されるシリアルデータ入力、該シリアルデータ入力に
同期したビットカウンタの出力、及び前記フィードバッ
ク入力に基づいて前記ＲＯＭで各チャンネルに対応した
ｓ／ｐｚ換出力を生成し、このＳ／Ｐｉ換出力を前記調
に一時記憶した値をラッチした出力により各チャンネル
毎に時分割化されたｓ／ｐ変換出力を得るようにしたこ
とを特徴としている。In order to achieve this objective, the present invention provides a ROM that generates S/Pf conversion output as 7 armware, and a ROM that generates an S/Pf conversion output as
The readout output of each channel is temporarily recorded, and the output of the RAM is fed back to the ROM to constitute an S/P conversion processing section, and the serial number input to this S/P conversion processing section is Based on the data input, the output of a bit counter synchronized with the serial data input, and the feedback input, the ROM generates an S/PZ conversion output corresponding to each channel, and temporarily converts this S/Pi conversion output into the key. It is characterized in that a time-divided S/P conversion output for each channel is obtained by latching the stored value.

以下、本発明の一実施例を添附された図面と共に説明す
る。第１図は本発明に係る時分割集合形ｓ／ｐｚ換回路
の一実施例を示すブロック図である。Hereinafter, one embodiment of the present invention will be described with reference to the accompanying drawings. FIG. 1 is a block diagram showing an embodiment of a time division aggregation type S/PZ conversion circuit according to the present invention.

１０はｓ　／ｐｆ換出力出力ァームウェアとして生成す
るＲＯＭ、１２はこのＲＯＭｌ０からのチャンネル毎の
読み出し出力（ＲＯＭのプログラム出力０）を一時的に
記憶するＲＡＭ、１４はＲＡＩＩＪ　１２の出力をラッ
チするラッチ回路であり、これらＲＯＭｌ０゜ＲＡＭ　
１２　、ラッチ回路１４を直列に接続すると共にラッチ
回路１４の出力をＲＯＭ　１　ｏにフィードバックする
ことによりｓ／ｐ変換変換処理部Ｃ槽成している。また
、１６は複数チャンネルに対応したシリアルデータ入力
８１〜Ｓｎを選択する例えばスキャナーで構成された選
択入力部である。１８は前述したシリアルデータ入力８
１〜８ｎに同期シタカウンタ出力ＢＣ１，，ＢＣ２，Ｂ
Ｏ２・−・ＢＣＩＩＩを出力するビットカウンタである
１、２ｏは後述するチャンネル作成カウンタへのタイミ
ング信号ＴＭＩ、ラッチ回路１６の出力タイミング信号
ＴＭ２　、及びＲＡＭ　１２の読み出し書き込み信号Ｔ
Ｍ３Ｙ発生するタイミング回路である。２２はタイミン
グ回路２０からのタイミング信号ＴＭＩに応じてカウン
ト動作を行いチャンネル指定出方を発生するチャンネル
生成カウンタ”’Ｃ’アル、。10 is a ROM that is generated as s/pf conversion output output firmware, 12 is a RAM that temporarily stores the readout output for each channel from this ROM10 (ROM program output 0), and 14 is a latch that latches the output of RAIIJ 12. circuit, and these ROM10°RAM
12, the s/p conversion processing section C is constructed by connecting the latch circuits 14 in series and feeding back the output of the latch circuits 14 to the ROM 1o. Further, reference numeral 16 denotes a selection input unit, for example, a scanner, which selects serial data inputs 81 to Sn corresponding to a plurality of channels. 18 is the serial data input 8 mentioned above.
Synchronous counter output BC1, BC2, B to 1 to 8n
The bit counters 1 and 2o that output O2...BCIII are the timing signal TMI to the channel creation counter described later, the output timing signal TM2 of the latch circuit 16, and the read/write signal T of the RAM 12.
This is a timing circuit that generates M3Y. Reference numeral 22 denotes a channel generation counter "C" which performs a counting operation in response to the timing signal TMI from the timing circuit 20 and generates a channel designation output.

本発明の一実施例は上記のように構成さｎており、次に
その動作を説明する。第２図囚〜（Ｌ）、第３図囚〜Ｉ
Ｌ）は夫々ｎチャンネル０ビツト状Ｊｉｌ、ｎチャンネ
ル１ビツト状態の第１図の各部の動作タイミングチャー
トで、δはＲＯＭのプログラム出力、Ｐは記憶されてい
た内容＊　、　ｎ　＋　Ｉ）　＋　１　、・・・はチャ
ンネルナンバー、ＤＩはシリアルデータ入力を夫々示し
ている。添字は第２図から第３図へ状態が遷移した時の
各データ内容を示すものとする。One embodiment of the present invention is constructed as described above, and its operation will be explained next. Figure 2 Prisoner ~ (L), Figure 3 Prisoner ~ I
L) is the operation timing chart of each part in FIG. 1 for n channel 0 bit state and n channel 1 bit state, δ is the program output of the ROM, P is the stored content *, n + I) + 1 , . . . indicate channel numbers, and DI indicates serial data input. The subscripts indicate the contents of each data when the state transitions from FIG. 2 to FIG. 3.

タイミング回路２０からの第２図体）のようなタイミン
グ信号ＴＭ１によってチャンネル作成カウンタ２２から
チャンネル指定出力がスキャナー１６゜ビットカウンタ
１８及びＲＡＭ　１２に供給される。A timing signal TM1, such as FIG.

これによって、スキャナー１６では指定されたチャンネ
ルにおけるシリアルデータ人力を選択しＲＯＭ　１０に
入力する。この時、ビットカウンタ１８の各出力ＢＣＩ
、ＢＣ２，ＢＣ４は第２図ＩＧ）　、　＋Ｈ）　。Accordingly, the scanner 16 selects the serial data on the designated channel and inputs it into the ROM 10. At this time, each output BCI of the bit counter 18
, BC2, BC4 are shown in Figure 2 (IG), +H).

ｔＩ）に夫々示されるようにすべて零即ちｎチャンネル
１ビツト状態であり、またＲＡＭ　１２では指定された
チャンネルに応じた第２図＋Ｄ）に示さ几るようなアド
レス指定状態にある。ＲＯＭ　１０では、前述したスキ
ャナー１６からの入力と、第２図ｔＢ）　Ｋ示されるタ
イミング信号ＴＭ２に同期した第２図ｆＦ１に示される
フィードバック入力１ｎでと、ビットカウンタ１８の出
力とに基づき格納さｎたマイクロプログラムの実行によ
って、いわゆるファームウェアとして８／Ｐ変換出力を
生成し、こ八が第２図ＩＪ）に示されるＲＡＭ　１２の
入力としてタイミング信号ＴＭ３に同期して書き込まｎ
ると共に読み出さｎた出力がラッチ回路１４にラッチさ
几る。これによって第２図ＩＢＩ　［示されるタイミン
グ信号ＴＭ２によって出力されるラッチ出力により、前
回までの第２図（Ｋ）に示されるＲＡＭ　１２の出力、
即ち第２図（Ｌ）に示されるｓ／ｐ変換出力Ｐが、ラッ
チ回路１４からのラッチ出力によってＣ新される。They are all zero, ie, n channel 1 bit state, as shown in tI), respectively, and in the RAM 12, they are in the addressed state as shown in FIG. 2+D) according to the designated channel. In the ROM 10, data is stored based on the input from the scanner 16 described above, the feedback input 1n shown in FIG. 2 fF1 synchronized with the timing signal TM2 shown in FIG. By executing the microprogram, an 8/P conversion output is generated as so-called firmware, and this output is written in synchronization with the timing signal TM3 as an input to the RAM 12 shown in Figure 2 (IJ).
At the same time, the read output is latched in the latch circuit 14. As a result, the output of the RAM 12 shown in FIG. 2 (K) up to the previous time due to the latch output outputted by the timing signal TM2 shown in FIG.
That is, the s/p conversion output P shown in FIG. 2(L) is changed by C by the latch output from the latch circuit 14.

次に第３図の如く、ビットカウンタ１８の出力が第３図
（Ｇ）　、　ｔＨ）　、　（Ｉ）　Ｋ示されるようにｎ
チャンネルｌビット状態に変化すると、スキャナー１６
によって選択さｎたシリアルデータ入力Ｄ’ｌＫ基づき
、まったく同様にして、ｓ／ｐ変換データの四新が行わ
れる。このように、ビットカウンタｌＢのカウンタ出力
が順次インクリメントさｎるに従って。Next, as shown in Fig. 3, the output of the bit counter 18 is n as shown in Fig. 3 (G), tH), (I) K.
When the channel l bit state changes, the scanner 16
Based on the serial data input D'lK selected by n, four updates of the S/P conversion data are performed in exactly the same manner. In this way, as the counter output of bit counter IB is sequentially incremented.

シリアルデータ入力は対応したパラレルデータに時系列
的に割り当てられる。例えば、ビットカウンタ１８の出
力がデシマル値５　（ＢＣ１＝１．ＢＣ２＝＝０．ＢＣ
４二１）の時には、ｓ／ｐ変換データ（パラレルデータ
）のパラレルデータＰａｒａｌｌｅｌＤａｔ、ａ　Ｏ〜
Ｐａｒａｌｌｅｌ　Ｄａｔａ　４は、前ビットの値（ビ
ットカウンタ１８のデシマル値４の時の値）をフィード
バック入カニ。ｆとして使用してそのまま出力し、ラッ
チ回路１４のパラレルデータ出力ＰａｒａＩＩθＩ　Ｄ
ａｔａ　５　Ｋ最新のシリアルデータの値を与える。Serial data inputs are chronologically assigned to corresponding parallel data. For example, the output of the bit counter 18 is the decimal value 5 (BC1=1.BC2==0.BC
421), parallel data ParallelDat,a O~ of s/p conversion data (parallel data)
Parallel Data 4 feeds back the value of the previous bit (the value when the decimal value of the bit counter 18 is 4). Parallel data output ParaIIθI D of the latch circuit 14
ATA 5K Gives the latest serial data value.

第２図及び第３図は前述したように各チャンネルの状態
が時分割的に遷移している状態を示したものであるが、
こｎをＤチャンネルのみに着目し。As mentioned above, FIGS. 2 and 3 show the state in which the state of each channel changes in a time-sharing manner.
Focusing on only the D channel.

とットカウンタ１８の出力ＢＣＩ、ＢＣ２，シリアルデ
ータ人力とＳ／Ｐ変換出力（パラレルデータ出力）のみ
を取り出して描いたものが第４図である。この場合、シ
リアルデータ入力は第４図（、Ａ）に示さｎるように４
ビツトの場合を想定している。FIG. 4 shows only the outputs BCI, BC2, serial data input, and S/P conversion output (parallel data output) of the counter 18. In this case, the serial data input is 4 as shown in FIG.
This assumes the case of bits.

第４図ｔＢｌ　、　（Ｃりの如くビットカウンタ１８の
出力が夫ＡＢＣ１＝０　、ＢＣ２＝ｏＩＢＣ１＝１．Ｂ
Ｃ２＝ｏ苓ＢＣＩ：［１、ＢＣ２＝＝、Ｉ　ＨＢＣ＝１
　、ＢＣ２＝＝１　　と順次０から４へインクリメント
されるに従って、第４図（Ｄ）〜第４図（Ｇ）の如（Ｐ
ａｒａｌｌｅｌ　Ｄａｔａ　Ｏ〜３に第４１珀（Ａ）の
シリアルデータが時分ＩＩ的に割り当てられてい（状態
が理解さｎる。(As shown in Figure 4, the output of the bit counter 18 is ABC1=0, BC2=oIBC1=1.B
C2=o BCI: [1, BC2==, I HBC=1
, BC2==1 and is sequentially incremented from 0 to 4, as shown in FIGS. 4(D) to 4(G) (P
The serial data of the 41st block (A) is allocated to the parallel data O to 3 in a time-wise manner (the state is understood).

本発明は上述したようであるため、多チャンネルのｓ／
ｐ変換動作の時分割処理が可能となり、実装スペースの
減少、ＲＯＭの全チャンネル共用によりハードウェアの
簡易化及び検証に要する時間の低減が可能となる等の特
長を有する。Since the present invention is as described above, multi-channel s/
It is possible to perform time-division processing of the p-conversion operation, and has the advantages of reducing the mounting space, and by sharing all channels of the ROM, it is possible to simplify the hardware and reduce the time required for verification.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明に係る時分割集合形ｓ／ｐ変換回路の一
実施例のブロック図、第２図人乃至第２図ｆＬ）及び第
３図＋Ａ）乃至第３図（Ｌ）は、夫々第２図の回路にお
けるｎチャンネルθビット及びロチヤンネル１ビツトの
状態を示すタイミングチャート。 第４図人）乃至第４図（（））は第２図及び第３図にお
いてＤチャンネルのみに着目した時の４ビツトデータの
Ｓ／Ｐ変換動作を説明イろタイミングチャートである。 ＣＰ・・・ｓ／ｐ変換処理部、１０・・・ＲＯＭ、１２
・・・ＲＡＭ　、　１４・・・ラッチ回路、Ｘ６・・・
スキャナー、１８・・・ビットカウンタ、２２・・・チ
ャンネル作成カウンタ。 第３図 （Ｌ）＝ユ］＝】７FIG. 1 is a block diagram of an embodiment of the time-division aggregate type S/P conversion circuit according to the present invention, FIGS. 3 is a timing chart showing the states of the n-channel θ bit and the rotary channel 1 bit in the circuit of FIG. 2, respectively. 4) to 4() are timing charts for explaining the S/P conversion operation of 4-bit data when focusing only on the D channel in FIGS. 2 and 3. CP...s/p conversion processing unit, 10...ROM, 12
...RAM, 14...latch circuit, X6...
Scanner, 18...bit counter, 22...channel creation counter. Figure 3 (L)=Y]=]7

Claims (1)

【特許請求の範囲】 Ｉｌｌ　　Ｓ／Ｐ変換出力をファームウェアとして生成
するＲＯＭと、該ＲＯＭからのチャンネル毎の読み出し
出力を一時的に記憶するＲＡ）Ｊと、該ＲＡＭの出力を
ラッチするラッチ回路を直列に接続すると共に前記ラッ
チ回路の出力を前記ＲＯＭにフィードバックしてＳ／Ｐ
変換処理部を構成し、該ｓ／ｐ変換処理部に対して複数
チャタネ／ｌ／Ｉｃ対応したシリアルデータ入力を選択
する選択入力部と、前記シリアルデータに同期したカウ
ンタ出力を発生するビットカウンタと、所定のタイミン
グ信号に応じてカウント動作を行いチャン木ル指定出カ
ン発生するチャンネル生成カウンタとを設け、前記チャ
ンネル生成カウンタからのチャンネル指定出力にＬ６じ
て前記選択人力部において選択されたシリアルデータ入
力と前記ビットカウンタから出力されるカウンタ出方及
び前記ＲＯＭへのフィードバック人力とに基づき前記Ｒ
ＯＭで各チャンネルに対応したＳ／Ｐ変換出力を生成し
、このＳ／Ｐｆ換出力を前記チャンネル生成カウンタか
らのチャンネル指定出力によって指定された前記ＲＡＭ
の所定のアドレスへ、所定のタイミングで書き込むと共
に前記ラッチ回路へ読み出し、該ラッチ回路から所定の
タイミングで出力されるラッチ出力により各チャンネル
毎に時分割さｎたパラレルデータ出力を得るようにした
ことな特徴とする時分割集合形ｓ／ｐ変換回路。 （２）　　前記選択入力部は、スキャナーであることを
特徴とする特許請求の範囲第１項記載の時分割集合形ｓ
／ｐ変換回路。[Claims] A ROM that generates an S/P conversion output as firmware, an RA) that temporarily stores the readout output for each channel from the ROM, and a latch circuit that latches the output of the RAM. S/P is connected in series and the output of the latch circuit is fed back to the ROM.
a selection input section that constitutes a conversion processing section and selects a serial data input corresponding to a plurality of chatanes/l/Ic for the s/p conversion processing section; and a bit counter that generates a counter output in synchronization with the serial data. , and a channel generation counter that performs a counting operation in response to a predetermined timing signal and generates a channel designation output, and in response to the channel designation output from the channel generation counter, the serial data selected by the selection manual section is provided. The R based on the input, the counter output from the bit counter, and the feedback manual to the ROM.
The OM generates an S/P conversion output corresponding to each channel, and the S/Pf conversion output is sent to the RAM specified by the channel designation output from the channel generation counter.
The data is written to a predetermined address at a predetermined timing and read to the latch circuit, and time-divided parallel data output is obtained for each channel by the latch output output from the latch circuit at a predetermined timing. This is a time-sharing set type S/P conversion circuit with the following characteristics. (2) The time division set type s according to claim 1, wherein the selection input unit is a scanner.
/p conversion circuit.