JPS59834B2 - 直線発生回路 - Google Patents
直線発生回路Info
- Publication number
- JPS59834B2 JPS59834B2 JP55060278A JP6027880A JPS59834B2 JP S59834 B2 JPS59834 B2 JP S59834B2 JP 55060278 A JP55060278 A JP 55060278A JP 6027880 A JP6027880 A JP 6027880A JP S59834 B2 JPS59834 B2 JP S59834B2
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- Japan
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- straight line
- counter
- slope
- memory
- register
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Description
【発明の詳細な説明】
本発明はディジタル画像メモリで構成されるディスプレ
イ装置の直線発生回路に関し、特に１対の画素に直線の
傾きに対応して輝度を分布させ、ディジタルディスプレ
イの線画表示の際に発生する段階的波形を防止するため
のディスプレイ輝度変調回路を備えた直線発生回路に関
する。
イ装置の直線発生回路に関し、特に１対の画素に直線の
傾きに対応して輝度を分布させ、ディジタルディスプレ
イの線画表示の際に発生する段階的波形を防止するため
のディスプレイ輝度変調回路を備えた直線発生回路に関
する。
従来、ラスタースキャンディスプレイにおいては、線画
表示を行なう場合、画素はラスター上にしか表示するこ
とができないため、特に傾きのゆるやかな直線では、ラ
スター上の点から次のラスター上の点へ移動することに
よりその直線は段階的になり、ラスター間の接続はとぎ
れてしまい、なめらかな直線を描くことが困難であつた
。
表示を行なう場合、画素はラスター上にしか表示するこ
とができないため、特に傾きのゆるやかな直線では、ラ
スター上の点から次のラスター上の点へ移動することに
よりその直線は段階的になり、ラスター間の接続はとぎ
れてしまい、なめらかな直線を描くことが困難であつた
。
本発明は上記問題点を解決すべくなされたもので、１画
素を同時に複数の点で表示し、それらの点に対しそれぞ
れ直線の傾きに対応した所定の輝度を分布させることに
より、段階状表示をとり除き、ラスタースキャンモニタ
においても線画用ディスプレイとして利用できるように
した直線発生回路を提供することを目的とする。以下図
面と共に本発明を詳細に説明する。
素を同時に複数の点で表示し、それらの点に対しそれぞ
れ直線の傾きに対応した所定の輝度を分布させることに
より、段階状表示をとり除き、ラスタースキャンモニタ
においても線画用ディスプレイとして利用できるように
した直線発生回路を提供することを目的とする。以下図
面と共に本発明を詳細に説明する。
第１図は本発明に係わる直線発生回路（以下ＤＤＡとい
う）を示し、１はＳＬＯＰＥレジスタ、２は加算器、３
はレジスタ、４はＸカウンタ、５はＹカウンタ、６はＭ
ＡＪＯＲカウンタ、ＴはＳＩＧＮレジスタ、８はメモリ
ー、９はＹ＋１カウンタ、１０はＸ＋１カウンタであり
、カウンタ９、１０（座標出力回路）はＭＡＪＯＲカウ
ンタ６、ＳＩＧＮレジスタ７、メモリー８と共にディス
プレイ輝度変調回路を構成している。次に動作について
説明する。
う）を示し、１はＳＬＯＰＥレジスタ、２は加算器、３
はレジスタ、４はＸカウンタ、５はＹカウンタ、６はＭ
ＡＪＯＲカウンタ、ＴはＳＩＧＮレジスタ、８はメモリ
ー、９はＹ＋１カウンタ、１０はＸ＋１カウンタであり
、カウンタ９、１０（座標出力回路）はＭＡＪＯＲカウ
ンタ６、ＳＩＧＮレジスタ７、メモリー８と共にディス
プレイ輝度変調回路を構成している。次に動作について
説明する。
直線の２点間を補間する場合、Δ５＝（Ｍ１Ｎ０ＲＰＡ
ＲＴ）／（ＭＡＪＯＲＰＡＲＴ）で計算される傾き△Ｓ
はＳＬＯＰＥレジスタ１にセットされる。従つて点Ｘｏ
、Ｙｏから点Ｘ１、Ｙ１への直線の傾き△Ｓは、Ｘ軸が
ＭＡＪＯＲとすると△５＝△Ｙ／△Ｘとなり、この△Ｓ
がセットされる。ここで△Ｙ＝Ｙ１−Ｙｂ△Ｘ＝Ｘ１−
Ｘ０である。加算器２およびレジスタ３はＳＬＯＰＥレ
ジスタ１と共にＤＤＡの小数点演算部（ＦＵＮＣＴＩＯ
一ＮＡＬＰＡＲＴ）を構成する。
ＲＴ）／（ＭＡＪＯＲＰＡＲＴ）で計算される傾き△Ｓ
はＳＬＯＰＥレジスタ１にセットされる。従つて点Ｘｏ
、Ｙｏから点Ｘ１、Ｙ１への直線の傾き△Ｓは、Ｘ軸が
ＭＡＪＯＲとすると△５＝△Ｙ／△Ｘとなり、この△Ｓ
がセットされる。ここで△Ｙ＝Ｙ１−Ｙｂ△Ｘ＝Ｘ１−
Ｘ０である。加算器２およびレジスタ３はＳＬＯＰＥレ
ジスタ１と共にＤＤＡの小数点演算部（ＦＵＮＣＴＩＯ
一ＮＡＬＰＡＲＴ）を構成する。
ＭＡＪＯＲカウンタ６には△Ｘがセットされ、△Ｘがゼ
ロになるまでクロックはＸカウンタ４を歩進し、またＹ
カウンタ５は加算器２のキャリーの出力毎に歩進する。
加算器２の上位の複数ビツトはメモリー８のアドレスと
なり、またＳＩＧＮレジスタ７にはＳＩＧＮ（△Ｘ）、
ＳＩＧＮ（△Ｙ）データがセツトされ、これらもメモリ
ー８のアドレスとして与えられる。Ｙ＋１カウンタ９、
Ｘ＋１カウンタ１０はＤＤＡの真の座標点に対し１アド
レスカウントアツプした値がセツトされる座標出力回路
である。
ロになるまでクロックはＸカウンタ４を歩進し、またＹ
カウンタ５は加算器２のキャリーの出力毎に歩進する。
加算器２の上位の複数ビツトはメモリー８のアドレスと
なり、またＳＩＧＮレジスタ７にはＳＩＧＮ（△Ｘ）、
ＳＩＧＮ（△Ｙ）データがセツトされ、これらもメモリ
ー８のアドレスとして与えられる。Ｙ＋１カウンタ９、
Ｘ＋１カウンタ１０はＤＤＡの真の座標点に対し１アド
レスカウントアツプした値がセツトされる座標出力回路
である。
ただしカウントアツプするのはＭＩＮＯＲＰＡＲＴのみ
であり、本実施例の場合、Ｙ＋１カウンタ９のみが真の
値（Ｙカウンタ５）より１アドレス歩進されている。こ
れら複数のカウンタによりＤＤＡは同時に２点の座標値
（ＭＩＮＯＲ軸に１ビツト進んだ点を含む）を生成する
ことになる。第２図ａは本発明に関するＤＤＡの小数点
演算部を示すもので、第２図ｂは加算器２Ａの出力信号
をステツプ毎に示したものである。加算器２Ａの出力信
号のうちΣ３およびΣ２はメモリー８のアドレス信号と
なる。即ち、１／１６、１／８、１／４、１／２をそれ
ぞれ表わすΣ。，Σ１，Σ２，Σ３のうち上位２ビツト
のみがメモリー８に送られる。このアドレス信号（出力
信号Σ２，Σ３）は、座標値をはさんだ隣り合う画素に
対する該座標値の位置を表わしている。従つて、座標値
の画素に対する接近度合に応じて、メモリー８の内容に
よつて該画素の輝度変調を行なうわけであるが、この場
合２ビツト（４段階）の輝度変調がかかるわけである。
つまり、メモリー８に出力される信号が１ビツト（Σ３
のみ）であつても、２段階の輝度変調が得られ、又、３
ビツトΣ１，Σ２，Σ３の出力信号を用いれば、本実施
例より分解精度の良い輝度変調が得られることは言うま
でもなく、それらは必要に応じて任意に成し得ることで
ある。
であり、本実施例の場合、Ｙ＋１カウンタ９のみが真の
値（Ｙカウンタ５）より１アドレス歩進されている。こ
れら複数のカウンタによりＤＤＡは同時に２点の座標値
（ＭＩＮＯＲ軸に１ビツト進んだ点を含む）を生成する
ことになる。第２図ａは本発明に関するＤＤＡの小数点
演算部を示すもので、第２図ｂは加算器２Ａの出力信号
をステツプ毎に示したものである。加算器２Ａの出力信
号のうちΣ３およびΣ２はメモリー８のアドレス信号と
なる。即ち、１／１６、１／８、１／４、１／２をそれ
ぞれ表わすΣ。，Σ１，Σ２，Σ３のうち上位２ビツト
のみがメモリー８に送られる。このアドレス信号（出力
信号Σ２，Σ３）は、座標値をはさんだ隣り合う画素に
対する該座標値の位置を表わしている。従つて、座標値
の画素に対する接近度合に応じて、メモリー８の内容に
よつて該画素の輝度変調を行なうわけであるが、この場
合２ビツト（４段階）の輝度変調がかかるわけである。
つまり、メモリー８に出力される信号が１ビツト（Σ３
のみ）であつても、２段階の輝度変調が得られ、又、３
ビツトΣ１，Σ２，Σ３の出力信号を用いれば、本実施
例より分解精度の良い輝度変調が得られることは言うま
でもなく、それらは必要に応じて任意に成し得ることで
ある。
尚、本実施例では、ＳＬＯＰＥレジスタ１が４ビツトの
入力端子Ａ，Ｂ，Ｃ，Ｄを有した例で説明するが、実用
的にはそれ以上のビツト数を持ちこれら各端子の組合せ
によつてすべての傾き（小数点以下）に応じた入力が得
られることは勿論である。
入力端子Ａ，Ｂ，Ｃ，Ｄを有した例で説明するが、実用
的にはそれ以上のビツト数を持ちこれら各端子の組合せ
によつてすべての傾き（小数点以下）に応じた入力が得
られることは勿論である。
いま、Ｘ軸をＭＡＪＯＲ（長軸）とする直線の傾きが１
／４である場合の例で説明する。
／４である場合の例で説明する。
ＳＬＯＰＥレジスタ１Ａには第２図ｂのステツプ１のデ
ータがセツトされ、加算器２Ａにはステツプ１のデータ
が出力される。ＭＡＪＯＲカウンタ６の歩進にともない
ステツプは進み、ステツプ２〜ステツプ５の出力信号が
、ＭＡＪＯＲカウンタ６がゼロになるまで、Σ０−Ｃ４
にくり返される。ここでΣ２およびΣ３のみを考える。
ータがセツトされ、加算器２Ａにはステツプ１のデータ
が出力される。ＭＡＪＯＲカウンタ６の歩進にともない
ステツプは進み、ステツプ２〜ステツプ５の出力信号が
、ＭＡＪＯＲカウンタ６がゼロになるまで、Σ０−Ｃ４
にくり返される。ここでΣ２およびΣ３のみを考える。
第３図は加算器２Ａの出力信号とデイスプレイ直線との
関係を示し、Ｓ１〜Ｓ，はそれぞれステツプ１〜ステツ
プ５を示している。すなわち、キャリーＣ４が゛１゛と
なるときＹカウンタ５は１ビツト歩進し、このときのス
テツプは４（Ｓ４）である。またＹ＋１カウンタ９はＹ
カウンタ５に対し１アドレス歩進されており、第１図の
ＤＤＡは第３図に示すデイスプレイ直線に対し、第４図
の破線で示す座標点も生成する。第４図の破線座標点に
対しそれぞれの画素の輝度を第５図の円内の数字に示す
ように分布させれば、段階的破形がなめらかなデイスプ
レイ直線とすることができる。第５図で円内の数字は輝
度の相対的な大きさを示すものである。一方、第５図に
示す輝度の大きさは、第２図ａの加算器２Ａの出力信号
と対応しており、加算器２Ａの出力信号Σ２，Σ３をメ
モリー８（不揮発性メモリーが可能）のアドレスとする
ことにより、メモリー８の内部に輝度データをセツトし
ておけば、ＤＤＡのステツプの歩進に対応して所定の輝
度が出力される。第１図において、メモリー８の輝度出
力ＢφはＤＤＡのＸカウンタ４、Ｙカウンタ５に示され
る真の座標点に対するもの、Ｂ１はＹ＋１カウンタ９、
Ｘ＋１カウンタ１０に示される追加点に対するものであ
る。一方、第１図において、ＳＩＧＮレジスタ７は次の
座標点への方向を示すデータをセツトしている。
関係を示し、Ｓ１〜Ｓ，はそれぞれステツプ１〜ステツ
プ５を示している。すなわち、キャリーＣ４が゛１゛と
なるときＹカウンタ５は１ビツト歩進し、このときのス
テツプは４（Ｓ４）である。またＹ＋１カウンタ９はＹ
カウンタ５に対し１アドレス歩進されており、第１図の
ＤＤＡは第３図に示すデイスプレイ直線に対し、第４図
の破線で示す座標点も生成する。第４図の破線座標点に
対しそれぞれの画素の輝度を第５図の円内の数字に示す
ように分布させれば、段階的破形がなめらかなデイスプ
レイ直線とすることができる。第５図で円内の数字は輝
度の相対的な大きさを示すものである。一方、第５図に
示す輝度の大きさは、第２図ａの加算器２Ａの出力信号
と対応しており、加算器２Ａの出力信号Σ２，Σ３をメ
モリー８（不揮発性メモリーが可能）のアドレスとする
ことにより、メモリー８の内部に輝度データをセツトし
ておけば、ＤＤＡのステツプの歩進に対応して所定の輝
度が出力される。第１図において、メモリー８の輝度出
力ＢφはＤＤＡのＸカウンタ４、Ｙカウンタ５に示され
る真の座標点に対するもの、Ｂ１はＹ＋１カウンタ９、
Ｘ＋１カウンタ１０に示される追加点に対するものであ
る。一方、第１図において、ＳＩＧＮレジスタ７は次の
座標点への方向を示すデータをセツトしている。
もし、第５図に示す輝度分布と、加算器２の出力信号と
を固定化すると、第６図に示すＡ−Ｄの各方向に進むＤ
ＤＡの小数点演算部（ＦＵＮＣＴＩＯＮＡＬＰＡＲＴ）
の加算器２Ａの出力と輝度は第７図ａ−ｄに示す結果と
なつてしまう。第７図から明らかなように、Ａ，ｄに示
すＡおよびＢ方向のみが輝度分布として正しいが、Ｂ，
ｃに示すＣおよびＤ方向に対しては連続的な輝度分布と
ならない。
を固定化すると、第６図に示すＡ−Ｄの各方向に進むＤ
ＤＡの小数点演算部（ＦＵＮＣＴＩＯＮＡＬＰＡＲＴ）
の加算器２Ａの出力と輝度は第７図ａ−ｄに示す結果と
なつてしまう。第７図から明らかなように、Ａ，ｄに示
すＡおよびＢ方向のみが輝度分布として正しいが、Ｂ，
ｃに示すＣおよびＤ方向に対しては連続的な輝度分布と
ならない。
従つて、これらを適正な輝度分布とするために、ＳＩＧ
Ｎレジスタ７を用い、次の点の座標値から前の座標点の
差分を求め、その符号を方向データとし、これをメモリ
ー８のアドレスデータとする一方、それぞれの方行向に
対応した最適な輝度データをメモリー８にあらかじめセ
ツトすることにより、方向に応じた輝度分布を設定する
。尚、本発明の実施例では、Ｘ＋１カウンタまたはＹ＋
１カウンタを用い、ＸカウンタまたはＹカウンタに対し
１アドレスカウントアツプした場合で説明してきたが、
Ｘ．Ｙそれぞれのカウンタに対し１アドレス又はそれ以
上カウントダウンもしくはカウントアツプする加算器等
を用いても全く同等に作用し、本願から逸脱しないこと
は言うまでもない。
Ｎレジスタ７を用い、次の点の座標値から前の座標点の
差分を求め、その符号を方向データとし、これをメモリ
ー８のアドレスデータとする一方、それぞれの方行向に
対応した最適な輝度データをメモリー８にあらかじめセ
ツトすることにより、方向に応じた輝度分布を設定する
。尚、本発明の実施例では、Ｘ＋１カウンタまたはＹ＋
１カウンタを用い、ＸカウンタまたはＹカウンタに対し
１アドレスカウントアツプした場合で説明してきたが、
Ｘ．Ｙそれぞれのカウンタに対し１アドレス又はそれ以
上カウントダウンもしくはカウントアツプする加算器等
を用いても全く同等に作用し、本願から逸脱しないこと
は言うまでもない。
以上述べた通り本発明によれば、直線発生回路（ＤＤＡ
）として、Ｘ，．Ｙカウンタの一方に対し少なくとも１
アドレス前後する座標出力回路を設け、直線の方向およ
び小数演算部の少なくとも１ビツトをＸ．Ｙカウンタお
よび座標出力回路のそれぞれの座標点に対する輝度情報
とするテイスプレイ輝度変調回路を用いた構成をしたの
で従来のＤＤＡと比較しても、ほとんど回路を付加する
ことなく、低コストで視覚的に段差の生じないデイスプ
レイが実現でき、その効果は多大である。
）として、Ｘ，．Ｙカウンタの一方に対し少なくとも１
アドレス前後する座標出力回路を設け、直線の方向およ
び小数演算部の少なくとも１ビツトをＸ．Ｙカウンタお
よび座標出力回路のそれぞれの座標点に対する輝度情報
とするテイスプレイ輝度変調回路を用いた構成をしたの
で従来のＤＤＡと比較しても、ほとんど回路を付加する
ことなく、低コストで視覚的に段差の生じないデイスプ
レイが実現でき、その効果は多大である。
第１図は本発明の実施例を示すブロツク図、第２図ａは
第１図の小数？演算部を示す具体的プロツク図、第２図
ｂは第２図ａの加算器の出力信号を示す説明図、第３図
は従来のＤＤＡＶＣよるデイスプレイ直線を示す説明図
、第４図、第５図は本発明のＤＤＡによるデイスプレイ
直線を示す説明図、第６図は直線の傾き方向を示す説明
図、第７図Ａ，ｂ，ｃ，ｄは直線の方向データを用いな
い場合のデイスプレイ直線を示す説明図である。 １・・・・・・ＳＬＯＰＥレジスタ、之・・・・・・加
算器、３・・・．．．レジスタ、４・・・・・・Ｘカウ
ンタ、５・・・・・・Ｙカウンタ、６・・・・・・ＭＡ
ＪＯＲカウンタ、７・・・・・・ＳＩＧＮレジスタ、８
・・・・・・メモリー、９・・・・・・Ｙ＋１カウンタ
、１０・・・・・・Ｘ＋１カウンタである。
第１図の小数？演算部を示す具体的プロツク図、第２図
ｂは第２図ａの加算器の出力信号を示す説明図、第３図
は従来のＤＤＡＶＣよるデイスプレイ直線を示す説明図
、第４図、第５図は本発明のＤＤＡによるデイスプレイ
直線を示す説明図、第６図は直線の傾き方向を示す説明
図、第７図Ａ，ｂ，ｃ，ｄは直線の方向データを用いな
い場合のデイスプレイ直線を示す説明図である。 １・・・・・・ＳＬＯＰＥレジスタ、之・・・・・・加
算器、３・・・．．．レジスタ、４・・・・・・Ｘカウ
ンタ、５・・・・・・Ｙカウンタ、６・・・・・・ＭＡ
ＪＯＲカウンタ、７・・・・・・ＳＩＧＮレジスタ、８
・・・・・・メモリー、９・・・・・・Ｙ＋１カウンタ
、１０・・・・・・Ｘ＋１カウンタである。
Claims (1)
- １ ディジタル画像メモリで構成するディスプレイ装置
の直線発生回路において、ＸカウンタおよびＹカウンタ
と、このカウンタのどちらか一方に対し少なくとも１ア
ドレス前後する座標出力回路と、ディスプレイ装置に表
示される直線の方向を出力するＳＩＧＮレジスタと、前
記直線の傾きの小数点以下の信号を各ステップ毎に出力
するＳＬＯＰＥレジスタおよび該傾き出力をステップ毎
に加算する加算器からなる小数点演算部と、この小数点
演算部の少なくとも１ビットと前記ＳＩＧＮレジスタ出
力とをアドレス入力とするメモリーを備え、前記メモリ
ーの出力が前記Ｘ、Ｙ各カウンタおよび座標出力回路の
それぞれの座標点に対する輝度情報とする構成としたこ
とを特徴とする直線発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55060278A JPS59834B2 (ja) | 1980-05-07 | 1980-05-07 | 直線発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55060278A JPS59834B2 (ja) | 1980-05-07 | 1980-05-07 | 直線発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56156873A JPS56156873A (en) | 1981-12-03 |
| JPS59834B2 true JPS59834B2 (ja) | 1984-01-09 |
Family
ID=13137508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55060278A Expired JPS59834B2 (ja) | 1980-05-07 | 1980-05-07 | 直線発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59834B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4586037A (en) * | 1983-03-07 | 1986-04-29 | Tektronix, Inc. | Raster display smooth line generation |
| JPS6098485A (ja) * | 1983-11-04 | 1985-06-01 | カシオ計算機株式会社 | 表示装置 |
| JPS60191293A (ja) * | 1984-03-12 | 1985-09-28 | ダイキン工業株式会社 | Ｃｒｔデイスプレイ装置の高速直線補間回路 |
| JP2913635B2 (ja) * | 1987-02-13 | 1999-06-28 | ソニー株式会社 | ビツトマツプデイスプレイシステムにおける描画方法 |
| JP2611007B2 (ja) * | 1989-09-05 | 1997-05-21 | セイコー電子工業株式会社 | 画像処理装置 |
-
1980
- 1980-05-07 JP JP55060278A patent/JPS59834B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56156873A (en) | 1981-12-03 |
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