JPS5981717A - Power-on resetting circuit - Google Patents
Power-on resetting circuitInfo
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- JPS5981717A JPS5981717A JP19183582A JP19183582A JPS5981717A JP S5981717 A JPS5981717 A JP S5981717A JP 19183582 A JP19183582 A JP 19183582A JP 19183582 A JP19183582 A JP 19183582A JP S5981717 A JPS5981717 A JP S5981717A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Control Of Voltage And Current In General (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、電源投入時に初期設定を必要とする装置が電
源投入後一定の時間を確保してその時間内に初期設定動
作を終了し、一定時間後に通常動作に入るための制御信
号を発生するパワーオンリセット回路に関する。DETAILED DESCRIPTION OF THE INVENTION According to the present invention, a device that requires initial settings when the power is turned on secures a certain period of time after the power is turned on, completes the initial setting operation within that time, and enters normal operation after a certain period of time. The present invention relates to a power-on reset circuit that generates a control signal for a power-on reset circuit.
従来のパワーオンリセット回路の一例を第１図に示す。An example of a conventional power-on reset circuit is shown in FIG.
すなわち、電源端子１とグランド端子２間に抵抗３とコ
ンデンサ４の直列回路を接続し、抵抗３とコンデンサ４
の接続点をノンインバートバッファ５０入力に接続した
回路である。ノンインバートバッファ５はトランジスタ
ートランジスタロジック（ＴＴＬ）の半導体集積回路で
構成され、入力電圧が所定のスレショルドレベル（ＴＴ
ＬのＩＣでは１．４ボルト程度）を超えたとき出方端子
６のレベルをローレベルからハイレベルに反転スる。す
なわち、時刻Ｔ１で電源投入され、電源端子１の電圧ａ
が第２図（ａ）に示すように立上って５ボルトになった
とすると、ノンインバートバッファ５０入力電圧すは同
図（ｂ）に示すように上昇する。That is, a series circuit of resistor 3 and capacitor 4 is connected between power supply terminal 1 and ground terminal 2, and resistor 3 and capacitor 4 are connected in series.
This is a circuit in which the connection point is connected to the input of the non-invert buffer 50. The non-invert buffer 5 is composed of a transistor-transistor logic (TTL) semiconductor integrated circuit, and the input voltage is set to a predetermined threshold level (TTL).
When the voltage exceeds 1.4 volts (about 1.4 volts in the L IC), the level of the output terminal 6 is inverted from low level to high level. That is, the power is turned on at time T1, and the voltage a at power supply terminal 1
If the voltage rises to 5 volts as shown in FIG. 2(a), the input voltage to the non-invert buffer 50 rises as shown in FIG. 2(b).
抵抗３とコンデンサ４０時定数をτとすると、時刻Ｔ１
よりｔ秒後の入力電圧すは、
ｂ＝５（１−ｇｒＰ（−ｔ／ｒ）） ・（１と
なる。この電圧が時刻１１２でスレショルドレベル（１
，４ボルト）を超えると出力端子６の電圧Ｃは同図（Ｃ
）に示すようにローレベルからハイレベルに反転スる。If the time constant of the resistor 3 and capacitor 40 is τ, then time T1
The input voltage after t seconds is b=5(1-grP(-t/r)) (1. This voltage reaches the threshold level (1
, 4 volts), the voltage C at the output terminal 6 will be
) is reversed from low level to high level.
従って、パワーオンからノンインバートバッファ５の出
力が反転するまでの時間ｔ１は、５−１．４
ｊ、＝−τｚｏｇ ６□ ・・・（２）
となる。従って、出力端子６から構成される装置へパワ
ーオンリセット信号を供給すれば、電源投入後時間ｔ、
の後に通常動作を開始させることができる。時間ｔ１は
、図示されない装置がこの間に初期設定動作を終了する
ように設定しなければならない。Therefore, the time t1 from power-on until the output of the non-invert buffer 5 is inverted is 5-1.4 j, = -τzog 6□ (2)
becomes. Therefore, if a power-on reset signal is supplied to the device constituted by the output terminal 6, the time t after power-on,
After that, normal operation can begin. The time t1 must be set so that the device (not shown) completes the initialization operation during this time.
しかし、上述の従来回路は、ＴＴＬのスレショルドレベ
ルが低い（１，４ボルト）ため、時間ｔ、を長くするた
めには、抵抗３とコンデンサ４の時定数をがなり大きく
する必要がある。しかし１、ノンインバートバッファ５
０入力インピーダンスは無限大ではない。ＴＴＬのＩＣ
中でローパワーショットキ’ｌ” Ｔ Ｌが２０〜１５
キロオ一ム程度の内部インピーダンスを持っているが、
その他のＴＴＬＩＣはマルチ入カニミッタであるため電
源投入からスレショルドレベルに達するまではＩＣ内の
定電流源から逆にコンデンサ４に充電する回路があり、
コンデンサ４の充電時間は短かい。ローパワーショット
キＴ Ｔ Ｌでも、前記１５〜２０キロオームの内部イ
ンピーダンスと抵抗３の並列接続回路によってコンデン
サ４が充電される形となり、時定数を大にするためには
コンデンサ４を大容量にしなげればならない。大容量の
コンデンサは、容量値の偏差が大きく、かつ、経年変化
が大きいため、時定数を一定に保つことは不可能に近（
・０このため上述の従来回路では、フリツプフロツプや
バイナリカウンタ等比較的短時間のパワーオンリセット
に有効な程度の時間しか確保することができず、秒オー
ダの時間を確保することはできないという欠点がある。However, in the conventional circuit described above, the TTL threshold level is low (1.4 volts), so in order to lengthen the time t, it is necessary to significantly increase the time constants of the resistor 3 and capacitor 4. But 1, non-invert buffer 5
Zero input impedance is not infinite. TTL IC
Among them, low power Schottky 'l'' T L is 20 to 15
It has an internal impedance of about one kilohm,
Other TTLICs are multi-input limiters, so they have a circuit that charges the capacitor 4 from the constant current source inside the IC from the time the power is turned on until the threshold level is reached.
The charging time for capacitor 4 is short. Even in the case of the low power Schottky TTL, the capacitor 4 is charged by the circuit connected in parallel with the internal impedance of 15 to 20 kilohms and the resistor 3, and in order to increase the time constant, the capacitor 4 must have a large capacity. Must be. Large-capacity capacitors have large deviations in capacitance value and large changes over time, so it is nearly impossible to keep the time constant constant (
・0 Therefore, the above-mentioned conventional circuit has the disadvantage that it can only secure enough time for relatively short power-on resets of flip-flops, binary counters, etc., and cannot secure time on the order of seconds. be.
本発明の目的は、上述の従来の欠点を解決し、秒オーダ
の長時間を確保し、長時間を要する初期設定動作にも対
応できるパワーオンリセット回路を提供することにある
。SUMMARY OF THE INVENTION An object of the present invention is to provide a power-on reset circuit that solves the above-mentioned conventional drawbacks, ensures a long time on the order of seconds, and can also handle initial setting operations that require a long time.
本発明のパワーオンリセット回路は、電源４．１子とグ
ランド端子間に抵抗とコンデンサの直列接続回路および
分圧ムを接続し、前記抵抗とコンデンサの接続点を電圧
レベル比較器の一方の入力に接続し、前記分圧器の分圧
出力を前記電圧レベル比較器の他方の入力に接続したこ
とを特徴とする０次に、本発明について、図面を参照し
て詳細に説明する。The power-on reset circuit of the present invention connects a series connection circuit of a resistor and a capacitor and a voltage divider between a power supply terminal and a ground terminal, and connects the connection point of the resistor and capacitor to one input of a voltage level comparator. The present invention will now be described in detail with reference to the drawings.
第３図は、本発明の一実施例を示す回路図である。すな
わち、電源端子７とグランド端子８間に、抵抗９と１０
から成る分圧器と、抵抗１１とコンデンサ１２の直列接
続回路を接続する。そして、抵抗１１とコンデンサ１２
の接続点を電圧レベル比較器１３の一方の入力に接続し
、他方の入力には前記分圧器の分圧出力ｆを入力させる
。電圧レベル比較器１３は、コンデンサ１２の充電電圧
ｇか前記分圧出力ｆより高くなる時点で反転し、その出
力端子１４のレベルをローレベルから７・インベルに反
転させる。FIG. 3 is a circuit diagram showing one embodiment of the present invention. That is, resistors 9 and 10 are connected between power supply terminal 7 and ground terminal 8.
A voltage divider consisting of a resistor 11 and a series connection circuit of a capacitor 12 is connected. Then, resistor 11 and capacitor 12
The connection point of is connected to one input of the voltage level comparator 13, and the divided voltage output f of the voltage divider is inputted to the other input. The voltage level comparator 13 inverts when the charged voltage g of the capacitor 12 becomes higher than the divided voltage output f, and inverts the level of its output terminal 14 from a low level to 7 inverts.
第４図は、本実施例の動作を説明するための各部信号を
示すタイムチャートである。すなわち、電源端子７の電
圧ｅが同図（ａ）に示すように、時刻Ｔ、で立上ると、
分圧出力ｆは、同図（ｂ）に示すように、電圧ｅと同様
に立上り迅速に一定の分圧電圧ｖ、ニ達する。一方、コ
ンデンサ１２の充電電圧ｇは同図（ｂ）に示すように抵
抗１１とコンデンサ１２で定まる時定数に従って上昇す
る。電源電圧ｅか５ボルトのとき、分圧電圧ｖ１は、抵
抗９，１００抵抗値Ｒ，、Ｒ２によって定まり、
Ｖ、＝ｓＲ２／（’も、＋１も、 ） ・
（３）である。また、充電電圧ｇは、抵抗１１とコンデ
ンサ１２の時定数なτとすると、
ｇ＝５（１−ｅｘｐ（−ｔ／τ））
で表わされるから、時刻Ｔ１で電源投入後充電電圧ｇか
分圧電圧Ｖ、を超えるまでの時間ｔ２は、５−ｖｌ
・・・（４）
ｊ２＝−τｔＯｇｅ５
となる。従って、電圧レベル比較器１３の出力電圧りは
第４図（Ｃ）に示すように時刻Ｔ、でローレベルからハ
イレベルに反転する。本実施例では、分圧電圧Ｖ、は、
任意に設定することかできるから、■。FIG. 4 is a time chart showing signals of various parts for explaining the operation of this embodiment. That is, when the voltage e of the power supply terminal 7 rises at time T, as shown in FIG.
As shown in FIG. 4B, the divided voltage output f rises and quickly reaches a constant divided voltage v, similar to the voltage e. On the other hand, the charging voltage g of the capacitor 12 increases according to a time constant determined by the resistor 11 and the capacitor 12, as shown in FIG. When the power supply voltage e is 5 volts, the divided voltage v1 is determined by the resistors 9, 100 and the resistance values R,, R2, V, = sR2/(both ' and +1, ) ・
(3). Also, the charging voltage g is expressed as g=5 (1-exp(-t/τ)), where τ is the time constant of the resistor 11 and capacitor 12. The time t2 until the piezoelectric voltage V exceeds 5-vl
...(4) j2=-τtOge5. Therefore, the output voltage of the voltage level comparator 13 is inverted from low level to high level at time T, as shown in FIG. 4(C). In this embodiment, the divided voltage V is
■You can set it as you like.
を電源電圧に近づけることにより同じ時定数に対しても
時間ｔ２の値を大きくすることができる。換言ｔ、ｈ
ば、小容量のコンデンサで長いリセット期間を確保する
ことが可能となる効果がある。さらに、電圧レヘル比較
器１３の入力インピーダンスは極めて高いから、抵抗１
１の抵抗値を大きくしても時定数は安定している。抵抗
１１の抵抗値を太き（することによりコンデンサ１２は
さらに小容量で足りることになる。従って、数汀キロオ
ームの抵抗と、数１０マイクロファラッドのコンデンサ
で数秒オーダの時間を容易に確保することが可能である
。また、電圧レベル比較器１３は、一般に使用されてい
る集積回路コンパレータを使用することができる。By bringing t2 closer to the power supply voltage, the value of time t2 can be increased even for the same time constant. Paraphrase t, h
For example, it is possible to secure a long reset period with a small capacitor. Furthermore, since the input impedance of the voltage level comparator 13 is extremely high, the resistor 1
Even if the resistance value of 1 is increased, the time constant remains stable. By increasing the resistance value of the resistor 11, the capacitor 12 will need a smaller capacity. Therefore, it is possible to easily secure a time on the order of several seconds with a resistor of several kilohms and a capacitor of several tens of microfarads. Yes, the voltage level comparator 13 can also be a commonly used integrated circuit comparator.
以上のように、本発明においては、電源端子とグランド
間に抵抗とコンデンサの直列接続回路を接続し、電源投
入による上記コンデンサの充電電圧が電源電圧を任意に
分圧した分圧電圧を超えたとき電圧レベル比較器を反転
させるように構成したから、比較的小容量のコンデンサ
を使用して数秒オーダの長い時間を安定して確保できる
効果がある。今後の電子装置は、マイクロコンピュータ
の塔載および関連装置との相互動作の関係等から、装置
への電源投入後長時間の初期設定動作を必要とする回路
が多く出現するものと思われ、本発明は、このような装
置の電源投入後の時間確保に有効に使用することかでき
る。As described above, in the present invention, a series connection circuit of a resistor and a capacitor is connected between the power supply terminal and the ground, so that the charging voltage of the capacitor when the power is turned on exceeds the divided voltage obtained by arbitrarily dividing the power supply voltage. Since the voltage level comparator is configured to be inverted at the same time, it is possible to stably secure a long time on the order of several seconds using a relatively small capacitor. It is expected that future electronic devices will have many circuits that require initial setting operations for a long time after the device is powered on, due to the mounting of microcomputers and the interaction with related devices. The invention can be effectively used to secure time after power is turned on for such a device.
第１図は従来のパワーオンリセット回路の一例を示す回
路図、第２図は上記従来例の各部の電圧を示すタイムチ
ャート、第３図は本発明の一実施例を示す回路図、第４
図は上記実施例の各部の電圧を示すタイムチャートであ
る。
図において、１，７・・・電源端子、２，８・・グラン
ド端子、３，９〜１１・・・抵抗、４，１２・・・コン
デンサ、５・・・ノンインバートバッファ、６．１４・
・・出力端子、１３・・・電圧レベル比較器。
代理人 弁理士 住 １）俊 宗FIG. 1 is a circuit diagram showing an example of a conventional power-on reset circuit, FIG. 2 is a time chart showing voltages at various parts of the conventional example, FIG. 3 is a circuit diagram showing an embodiment of the present invention, and FIG.
The figure is a time chart showing voltages at various parts in the above embodiment. In the figure, 1, 7...Power supply terminal, 2,8...Ground terminal, 3,9-11...Resistor, 4,12...Capacitor, 5...Non-invert buffer, 6.14...
...Output terminal, 13...Voltage level comparator. Agent Patent Attorney 1) Toshi Sou
Claims (1)
続回路および分圧器を接続し、前記抵抗とコンデンサの
接続点を電圧レベル比較器の一方の入力に接続し、前記
分圧器の分圧出力を前記電圧レベル比較器の他方の入力
に接続したことを特徴とするパワーオンリセット回路。A series connection circuit of a resistor and a capacitor and a voltage divider are connected between the power supply terminal and the ground terminal, the connection point of the resistor and the capacitor is connected to one input of a voltage level comparator, and the divided voltage output of the voltage divider is connected to the voltage level comparator. A power-on reset circuit, characterized in that it is connected to the other input of a voltage level comparator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19183582A JPS5981717A (en) | 1982-11-02 | 1982-11-02 | Power-on resetting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19183582A JPS5981717A (en) | 1982-11-02 | 1982-11-02 | Power-on resetting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5981717A true JPS5981717A (en) | 1984-05-11 |
Family
ID=16281305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19183582A Pending JPS5981717A (en) | 1982-11-02 | 1982-11-02 | Power-on resetting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5981717A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199114A (en) * | 1986-02-27 | 1987-09-02 | Oki Electric Ind Co Ltd | Analog-digital hybrid integrated circuit |
| JPH01254016A (en) * | 1988-04-04 | 1989-10-11 | Matsushita Electric Ind Co Ltd | Pulse generating circuit |
| JPH02241113A (en) * | 1989-03-14 | 1990-09-25 | Mitsubishi Electric Corp | Integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764829A (en) * | 1980-10-08 | 1982-04-20 | Fujitsu Ten Ltd | Resetting circuit of microprocessor |
-
1982
- 1982-11-02 JP JP19183582A patent/JPS5981717A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5764829A (en) * | 1980-10-08 | 1982-04-20 | Fujitsu Ten Ltd | Resetting circuit of microprocessor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199114A (en) * | 1986-02-27 | 1987-09-02 | Oki Electric Ind Co Ltd | Analog-digital hybrid integrated circuit |
| JPH01254016A (en) * | 1988-04-04 | 1989-10-11 | Matsushita Electric Ind Co Ltd | Pulse generating circuit |
| JPH02241113A (en) * | 1989-03-14 | 1990-09-25 | Mitsubishi Electric Corp | Integrated circuit |
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