JPS5981685A - Vertical/horizontal character pattern generator - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 本発明は縦書き用文字パターンと横書き用文字パターン
を同一の文字パターンとし°Ｃ記憶装置に記憶し、該記
憶装置から縦横両用の文字パターンを発生するようにし
た装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention is an apparatus which stores character patterns for vertical writing and character patterns for horizontal writing as the same character pattern in a °C storage device, and generates character patterns for both vertical and horizontal writing from the storage device. It is related to.

縦書き用文字パターンと横書き用文字パターンとを出力
するようにした従来の縦横文字パターン発生装置につい
て説明する。なお、本明細書で使用する「縦書き」「横
書き」は、第１図で示されている書き方を云９ものとす
る。すなわち横書きは第１図（−）に示されているよう
に、字を横に並べる書き方、縦書きは、同図（ｂ）に示
されているように、横書きの一面一個の文字を９００反
時計方向に回転して、これを横に並べる書き方を意味す
るものとする。A conventional vertical and horizontal character pattern generating device that outputs a character pattern for vertical writing and a character pattern for horizontal writing will be described. Note that "vertical writing" and "horizontal writing" used in this specification refer to the writing style shown in FIG. In other words, horizontal writing is a method of writing in which the characters are lined up horizontally, as shown in Figure 1 (-), and vertical writing is a method of writing in which each character is lined up horizontally, as shown in Figure 1 (b). This means rotating clockwise and arranging them horizontally.

縦書き用文字パターンと横書き用文字パターンとを出力
するようにした従来の縦ＩｉＦき、横書き用文字パター
ン発生装置の−っは、一般の汎用メモリに縦１き用およ
び横書き用のそれぞわのフォントを記憶させる方式であ
る。The conventional vertical IiF/horizontal character pattern generation device that outputs character patterns for vertical writing and character patterns for horizontal writing has two types of character patterns for vertical writing and horizontal writing in a general general-purpose memory. This is a method for storing fonts.

この方式は、例えば３２Ｘ３２ビツトの７オントの場合
、第２図および第３図に示されているよりに３２ビツト
ｆｃ１ワードとして行単位でデータを扱うようにしてい
る。したがって、これをメモリから読み出す場合には、
データは行単位で出力される為、＃書き用、横書き用両
方のフォントを第２図および第３図に示されているよう
に別りの汎用メモリに記憶する必要があシ、メモリの容
量が犬きくなるとい９欠点がある。なお、３２ビツトを
１ワードとして列単位でデータを扱９方法もあるが、こ
の方式も前記と同様に、縦書き用、横書き用両方のフォ
ントを別々のメモリに１己憶する必要がある。In this system, for example, in the case of 32.times.32 bits, 7 onts, data is handled row by row as a 32-bit fc1 word, rather than as shown in FIGS. 2 and 3. Therefore, when reading this from memory,
Since data is output line by line, it is necessary to store both fonts for # writing and horizontal writing in separate general-purpose memory as shown in Figures 2 and 3, which requires memory capacity. There are 9 disadvantages when you become like a dog. There are nine methods of handling data column by column with 32 bits as one word, but this method also requires storing both fonts for vertical writing and horizontal writing in separate memories, as described above.

また、縦書き用文字パターンと横書き用文字パターンと
を出力するようにした他の従来の文字パターン発生装置
は、例えば、行単位で記憶されているフォントを列単位
で出力するようにしたものである。Furthermore, other conventional character pattern generators that output character patterns for vertical writing and character patterns for horizontal writing output fonts stored in rows in units of columns, for example. be.

ｔなわち、汎用のメモリを使用しｌａｌ類（縦書き又は
横書き用）の文字パターンよシ縦書き用および横書き用
２種類のフォントを作るよ？Ｋしたものであり、例えば
、第３図に示す３２Ｘ３２ビツトの横書き用フォントパ
ターンが記憶されている場合を考える。In other words, let's use general-purpose memory to create two types of fonts, one for vertical writing and one for horizontal writing, based on character patterns of the LAL type (for vertical or horizontal writing). For example, consider a case where a 32×32 bit horizontal writing font pattern shown in FIG. 3 is stored.

（１）縦書きの時には、第３図のバタ・−ンよシ、まず
最上段の１ワード（３２ピツト）を読み出し、右に１ビ
ツトシフトして、シフトアウトされたビットをバッファ
にためる１、次に２行目〜３２行目についても同様に、
読み出した各ワードを右に１ビツトソフトしてシフトア
ウトされたビットを１−次パッ７アに入れる。(1) When writing vertically, read out the topmost word (32 pits) first, shift it 1 bit to the right, and store the shifted out bit in the buffer. Next, similarly for lines 2 to 32,
Each read word is soft 1 bit to the right and the shifted out bit is placed in the primary pad 7a.

以上の操作によりニスギヤ／ライン分のフォントビット
パターンが得られる。、 次のスキャンラインの時は上記と同様に、最上段の１ソ
ード（３２ピント）を読み出し、これを右に２ピントシ
フトする。イ°シて、ソフトアウトされた２ビツト目を
バッファに入れる。続いて、２行目〜３行目についても
同様に１ワードずつ読み出し、これを右に２ビツトシフ
トする。そして、シフトアウトされた２ビツト目をバッ
ファに入れる。このようにして、２番目のスキャンライ
ンのフォントビットパターンを得る。以下同様の操作を
繰シ返し、縦１き用のフォントを作る。By the above operations, a font bit pattern for varnish gear/line is obtained. , At the time of the next scan line, similarly to the above, one sword (32 pints) at the top row is read out and shifted to the right by 2 pints. The soft-out second bit is placed in the buffer. Subsequently, the second and third lines are similarly read one word at a time and shifted to the right by two bits. Then, the second bit that has been shifted out is put into the buffer. In this way, the font bit pattern of the second scan line is obtained. Repeat the same steps below to create a font for vertical orientation.

（２）横４ｆきの時は、第１の従来方式で述べたのと同
様に、行即位で１ワードずつ読み出す１゜この従来方式
ｔよメモリ容量は第１の従来方式の半分で済むが、前記
のように、横書き用の７オントパターンから縦書き用の
フォントを作る場合、ニスギヤ／ラインのビットパター
ンを作るのに３２Ｘ３２ビツトのフォントの場合で、３
２回メモリをアクセスする必要がある。このため、処理
時間が大幅にかかυ、高速処理を必要とするラスクース
キャン方式には不利である。(2) When the width is 4F, as described in the first conventional method, one word is read out one word at a time in rows.This conventional method requires only half the memory capacity of the first conventional method. , As mentioned above, when creating a font for vertical writing from a 7-ont pattern for horizontal writing, in the case of a 32x32 bit font, it takes 3 to create the varnish gear/line bit pattern.
Memory needs to be accessed twice. For this reason, the processing time is large, υ, which is disadvantageous for the Lascous scan method, which requires high-speed processing.

本発明の目的は、メモリから行方向および列方向の両方
にデータを読み出せるようにすることｔこより、容量の
小さいメモリで縦書きおよび横書きの出力ができるよう
にすることにある。また、他の目的は、処理時間を短＜
Ｌ５、ｉ％速処理を必要とするラスクスキャン方式に適
した縦横両用文字パターン発生装置を提供するにある。An object of the present invention is to make it possible to read data from a memory in both the row and column directions, thereby making it possible to output vertically and horizontally with a small-capacity memory. Another purpose is to shorten the processing time.
An object of the present invention is to provide a character pattern generating device for both vertical and horizontal use, which is suitable for a rask scan method that requires L5, i% speed processing.

本発明の特徴は、マトリクス状に配置された複数のメモ
リチップからなり、１個のアドレスで該メモリチップに
記憶されている該アドレスのデータが同時に読み出され
るメモリブロック、該メモリブロックを形成する前記メ
モリチップの最上段から下段に向けてＩＦｔ次データを
選択出力する行データセレクタ、該メモリブロックを形
成する前記メモリチップの最右列から左方に向けて順次
データを選択出力する列データセレクタ、該行データセ
レクタおよび列データセレクタの出力のいずれか一方を
選択出力する行／列セレクタ、該行／列セレクタを通っ
たデータを１ライン分一時記憶するパックァレジスメ、
および上記した各構成要素の動作を制御するボントロー
ル回路を具備し、縦横両用の文字パターンを発生するよ
うにした点にある。The present invention is characterized by a memory block consisting of a plurality of memory chips arranged in a matrix, in which data stored in the memory chip at one address is simultaneously read out; a row data selector that selects and outputs IFt-order data from the top to the bottom of the memory chip; a column data selector that sequentially selects and outputs data from the rightmost column of the memory chip forming the memory block to the left; a row/column selector that selects and outputs either the output of the row data selector or the column data selector; a packer register that temporarily stores one line of data that has passed through the row/column selector;
The present invention also includes a Bontroll circuit for controlling the operation of each of the above-mentioned components, and generates character patterns for both vertical and horizontal directions.

以下に、本発明を実施例によって説明する。先ず本発明
の原理を５１４図で説明する。ｎビット×ｎビットのメ
モリに「Ａ」という文字パターンを記憶させている場合
を想定する。本発明では、このｎビット×ｎビットのメ
モリを、ｍビット×ｍビット（ただし、ｍはｎの約数）
のメモリからなるブロックに分割し、図示のように、行
方向１個（ただし、ｔ＝）、列方向ｌ＠の計１２個で形
成する。そして、各ブロックについては、行方向および
列方向の両方から、メモリに格納されている文字パメー
／のデータを読み出せるようにする。The present invention will be explained below by way of examples. First, the principle of the present invention will be explained with reference to Fig. 514. Assume that a character pattern "A" is stored in an n-bit x n-bit memory. In the present invention, this n bit x n bit memory is converted into m bit x m bit (however, m is a divisor of n).
As shown in the figure, a total of 12 blocks are formed, one block in the row direction (t=) and l@ in the column direction. For each block, the data of the character pame/ stored in the memory can be read out from both the row and column directions.

このよりな構成のメモリから、「Ａ」という文字パター
ンを横書きで読み出す場合は、先ず第１番目のブロック
の第１行目のデータを読み出す。次に第２番目のブロッ
クの第１行目を読み出し、続いて第３番目のブロックの
第１行目を読み出す。When reading out the character pattern "A" in horizontal writing from the memory with this twisted structure, first, the data in the first row of the first block is read out. Next, the first line of the second block is read, and then the first line of the third block is read.

同様に、次々と各ブロックの第１行目を読み出し、第１
番目のブロックの第１行目まで読み出す。Similarly, read the first row of each block one after another, and
Read up to the first line of the block.

この読み出した第１行目のデータは、例えばラインバッ
ファに一時格納する。そして印刷装置又はディスプレイ
で、印刷又は表示する際の＠ｉ番目のラインのデータと
する。The read data of the first row is temporarily stored in, for example, a line buffer. Then, it is used as the data of the @i-th line when printed or displayed on a printing device or display.

第１〜第１番目のブロックの第１行目のデータ読み出し
が終わると、次は、第１番目〜第１番目のブロックの第
２行目のデータ読み出しに移る。When the reading of the data of the first row of the first to first blocks is completed, the next step is to read the data of the second row of the first to first blocks.

この第２行目のデータ読み出しが終ると、これｔライン
バッファに入力し、印刷又は表示の第２ラインのデータ
とする。このようにして、第１番目〜第１＃ｉ目の７′
ロツクの第３行目、第４行目、・・・・・・、第ｍ行目
のデータの読み出しが打力われる、。When the reading of the second line data is completed, it is input to the t-line buffer and used as the second line data to be printed or displayed. In this way, the 1st to 1st #i-th 7′
The reading of the data on the 3rd line, 4th line, . . . , m-th line of the lock is performed.

第１番目〜第１番目のフ゛ロックの第ｍ行目のデータ読
み出しが終了すると、今度は、第（ｔ−４−ｘ　）番目
〜第２１番目のブロックが第１行目から順に第ｍ行目ま
で読み出もれる。同様にしで、第（１＋２　）ＩＩ目〜
第３１番目のフ゛ロック、第（ｌトａ）番目〜第４１番
目のブロック、・・・・・・、第（ｔＬｔ＋ｘ）番目〜
第１２番目のブロックまでのデータの読み出しを行ない
、読み出されたデータをラインバッファに一時格納しで
、印刷又は表示の各ラインのデータとする。When data reading of the m-th row of the 1st to 1st blocks is completed, the (t-4-x)th to 21st blocks are sequentially read from the 1st row to the m-th row. It is possible to read up to Similarly, the (1+2)th II~
31st block, (lth a)th ~ 41st block, ..., (tLt+x)th ~
The data up to the 12th block is read, and the read data is temporarily stored in a line buffer and used as data for each line to be printed or displayed.

以上のように、メモリ刀・らデータを読み出すことによ
υ、横書き用の文字パターン「Ａ」を読み出すことがで
きる。As described above, by reading out the memory data, the character pattern "A" for horizontal writing can be read out.

次に、第４図のメモリから、「＜」という縦書き用の文
字パターンを読み出す方法について説明する。この場合
は、先ず、第ｌ萱目のブロックの最右列（右から１列目
）のデータを読み出す。これが終ると、次に、第２１番
目のブ［１ツクの最右列のデータを読み出す。同様にし
て、第３１香目、＠　４　ｌ　：ｌｉｒ目、・・・・・
・、第７２番目のブロックの最右列のデータを順々囮読
み出す。これらの最右列の読み出されたデータは、一時
ラインバッファに納められ、印刷装置又はディ２プレイ
の第１２イン目のデータに使われる、 第ｔ、ｚｔ、３ｔ、・・・・・・ｌ１番目の）゛ロック
の最右列のデータの読み出しが終ると、次は、上記各ブ
ロックの右から２列目のデータの読み出しに移る１、す
なわち、第１．２１，３１．・・・・・・　、＋２番目
のブロックの右から２列目のデータが次々と読み出され
る。これらの読み出されたデータは上記と同様にライン
バッファに一時納められ、印刷装置又はディスプレイの
第２ライン目のデータになされる。Next, a method of reading out the vertical writing character pattern "<" from the memory shown in FIG. 4 will be explained. In this case, first, data in the rightmost column (first column from the right) of the 1st block is read. When this is completed, the data in the rightmost column of the 21st block is read out. Similarly, the 31st aroma, @ 4 l: lir, etc.
, The data in the rightmost column of the 72nd block is sequentially read as a decoy. These read data in the rightmost column are temporarily stored in a line buffer and used for the 12th in data of the printing device or display. When the reading of the data in the rightmost column of the 11th lock is completed, the next step is to read the data in the second column from the right of each block. . . . The data in the second column from the right of the +2nd block is read out one after another. These read data are temporarily stored in the line buffer in the same manner as above, and are used as the second line data of the printing device or display.

このようにして、第ｔ、ｚｔ、３ｔ、・・・・・・、１
２番目のブロックの右端から第ｍ列目咬でのデータの読
み出しが終ると、次は、第（ｔ−１）。In this way, the tth, zt, 3t,..., 1
After reading data at the m-th column from the right end of the second block, the next step is the (t-1)th data.

（ｚｉ−ｘ）、（ａｌ−ｔ）、・・・・・・＋　（Ｎ−
’　１　）番目のブロックのデータが、それぞれのブロ
ックの最右列から順に読み出される１、そして、これら
の各ブロックの右から第ｍ列目までのデータの読み出し
が終ると、次は、第（１−２）　、　（ｚｔ−２）＋（
３１−２）　、・・・・・・、（ｌ”−２）番目のブロ
ックのデータが、最右列から順に第ｍ列目壕で読み出さ
れる。(zi-x), (al-t), ......+ (N-
' 1) The data of the block is read out in order from the rightmost column of each block 1, and when the reading of the data from the right to the m-th column of each block is completed, the next ( 1-2), (zt-2)+(
31-2) , . . . , the data of the (l''-2)th block is read out in the m-th column in order from the rightmost column.

このような順序によるデータ読み出しが、以下同様に行
なわれ、最後には、第１．第（’＋１）。Data reading in this order is carried out in the same manner, and finally, the first... No.('+1).

第（２ｔ＋１）＋・・・・・・、第（ｔＬｔ−Ｈ）番目
のブロックの最左列まで読み出される。(2t+1)+..., up to the leftmost column of the (tLt-H)th block is read.

これらの読み出されたデータは、印刷装置又はディスプ
レイの第１ラインから第ｎラインまでに印刷又は表示さ
れる。この印刷又は表示された文字パターンは「イ」と
なシ、縦書用の文字となる。These read data are printed or displayed on the first line to the nth line of the printing device or display. This printed or displayed character pattern is ``i'' and ``nasi'', which are characters for vertical writing.

以上のことをまとめると、第４図（、）に示されている
メモリからの読み出しの順序は、第４図（ｂ）に示され
ているように、横書き用の文字パターンのデータを読み
出す場合には、実線矢印の■、■。To summarize the above, the order of reading from the memory shown in Figure 4(,) is as shown in Figure 4(b) when reading character pattern data for horizontal writing. The solid arrows ■,■.

■・・・・・・の順番になる。一方、縦書き用の文字パ
ターンのデータを読み出す場合は、点線矢印の■。■...The order is as follows. On the other hand, if you want to read character pattern data for vertical writing, click the dotted arrow ■.

■、■・・・・・・の順番になる。The order is ■, ■, etc.

次に、本発明の一実施例を、第５図に示されているよう
に、ｎ＝３２、ｍ＝＝８、ｌ＝４のメモリを例にして説
明する。第６図は、本発明の一実施例の縦横両用文字パ
ターン発生装置のブロック図を示す。図において、１は
第５図に示されているメモリの８ビツト×８ビツトのブ
ロックを複数ブロック構成するメモリアレイを示す。メ
モリアレイ１の構成については、後で第７図を用いて詳
述する。２，３はそれぞれ行データセレクタおよび列テ
ークセレクタを示し、前者り横書き用の文字を出力する
ときに用いられ、後者１縦１１１′き用の文字を出力す
るときに用いられる。行データセレクタ２はコントロー
ル回路４からの行選択信号によシ、読み出すべき行デー
タを選択し、一方、列フ一タセレクタ３は同じくコント
ロール回路４から送られてぐる列選択信号により、読み
出すべき列テークを選択する。Next, an embodiment of the present invention will be described using a memory in which n=32, m==8, and l=4 as shown in FIG. 5 as an example. FIG. 6 shows a block diagram of a character pattern generator for both vertical and horizontal use according to an embodiment of the present invention. In the figure, reference numeral 1 denotes a memory array comprising a plurality of 8-bit x 8-bit blocks of the memory shown in FIG. The configuration of the memory array 1 will be explained in detail later using FIG. 7. 2 and 3 indicate a row data selector and a column take selector, respectively; the former is used when outputting characters for horizontal writing, and the latter is used when outputting characters for 1 vertical 111' writing. The row data selector 2 selects the row data to be read based on the row selection signal from the control circuit 4, while the column filter selector 3 selects the column data to be read based on the column selection signal also sent from the control circuit 4. Select a take.

５は行／列セレクタであり、横書き用の文字を出力する
ときには、行が選択され、縦ＩＩｔＩ用の文字を出力す
るときには、列が選択される。この選択は、コントロー
ル回路４から出力される行／列データ切換信号によって
制御される５、、６は・（ノファレジスタで、行／列セ
レクタ５庖通って込られてきた文字情報が、コントロー
ル回路４から出力さ）℃るバッファコントロール信号に
もとづいて、一時記憶される。このバッファレジスタ６
には、通常、図示されていないディスプレイ又は印刷手
段の１ライン分の文字情報が格納される。ノ；ノファレ
ジスタ６からはディスプレイ用テーク又はプリントテー
クが出力される。。A row/column selector 5 selects a row when outputting characters for horizontal writing, and selects a column when outputting characters for vertical writing. This selection is controlled by the row/column data switching signal output from the control circuit 4. (5, 6 are nofer registers, and the character information input through the row/column selector 5 is controlled by the row/column data switching signal. The data is temporarily stored based on the buffer control signal outputted from the circuit 4. This buffer register 6
Normally, character information for one line of a display or printing means (not shown) is stored. No; The display take or print take is output from the register 6. .

第６図中の１０はメモリアレイアトｌ／ス線、ｌｌは行
選択信号線、１２は列選択信号線、１３は行／列データ
切換信号［、ｔ４はバッファコントロール信号線、１５
は列データ線、１６は行データ線である。なお、後述す
る理由から明らかなように、メモリアドレス線１０はメ
モリアレイ１を構成する各メモリグツブの記憶容量に応
じた本数で構成されている。In FIG. 6, 10 is a memory array at/s line, 1 is a row selection signal line, 12 is a column selection signal line, 13 is a row/column data switching signal [, t4 is a buffer control signal line, 15
1 is a column data line, and 16 is a row data line. As will be clear from the reasons described later, the number of memory address lines 10 corresponds to the storage capacity of each memory block constituting the memory array 1.

また、行選択信号線ｌｌＪ？よび列選択信号線１２はそ
れぞれ、３本の線で構成されておシ、列テータ線ｌ５お
よび行データ線１６はそれぞれ８本の線で構成されてい
る。Also, the row selection signal line llJ? and column selection signal line 12 are each composed of three lines, and column data line 15 and row data line 16 are each composed of eight lines.

次に、第６図で概略を説明したメモリアレイ１、行デー
タセレクタ２および列データセレクタ３の詳細について
、！８７図で説明する。なお、メモリアレイｌｉｊ本実
施例では前述したように、■ブロックが８ピント×８ビ
ツトのメモリで構成されているが、班Ｓ７図ては話を簡
単にするために、１ブロツクが４ビツト×４ピントのメ
モリで記されている。Next, details of the memory array 1, row data selector 2, and column data selector 3 outlined in FIG. This will be explained with reference to Figure 87. Note that in the memory array lij of this embodiment, as described above, each block consists of 8 pins x 8 bits of memory, but in order to simplify the discussion, one block consists of 4 bits x 8 bits. It is written in 4-focus memory.

メモリアレイ１は、行列に配列されたメモリチップｍ”
　２ｍ　’　２．ｎｌ’　”　１ｍ”　Ｈｍ　”　’　
＋ｍ２２＋””’１ｆｎ４４　　の１６個からなる。こ
れらの各メモリチップは、例えば、１６にビット、６４
にビット等の記憶容量を有するＭＯＳメモリで構成され
ている。これらの各メモリチップ１７１１１．１１１’
　２＋・・・・・９ｍ４４　　には共通のメモリーアレ
イアドレス線ｌＯが接続されており、１つのアドレスの
指定でこれらのメモリチップの同じ番地全部を一度に指
定することができる。The memory array 1 includes memory chips m" arranged in rows and columns.
2m' 2. nl'"1m" Hm "'
It consists of 16 pieces: +m22+""'1fn44. Each of these memory chips has, for example, 16 bits and 64 bits.
The memory is composed of a MOS memory having a storage capacity of 1,000 bits, etc. Each of these memory chips 17111.111'
A common memory array address line lO is connected to 2+...9m44, and the same address of all of these memory chips can be specified at once by specifying one address.

例えば、各メモリチップｍ”　＋１’ｒＬ　’　２ｇ・
・・・・１ｍ４４　　が１６ＫＭＯＳメモリの場合には
、メモリアドレス線ｌＯを使って、１４ビツト構成のア
ドレス信号が送ら五でくる。このため、例えば、アドレ
ス線ｌＯから０００００００００００００１　のアドレ
スが送られてきた時には、各メモリテップｍ１１　、ｍ
’　２＋・・−・・９ｍ４４の１番地のアドレスが指定
される４、同様に、アドレス線ｌＯから０００００００
０００００１０　のアドレスが送られてきた時には、各
メモリチップ１１１”　’　＋ｍ’　２．・・・・・９
ｍ４４　　の２番地のアドレスが指定される。以下、同
様にアドレス線ｌＯを通って送られてくるアドレスによ
って、者メモリチップｍｔ　１　、ｍｌ　２　、・−・
・・２ｍ４４　　の共通のアドレスが指定される。For example, each memory chip m"+1'rL' 2g・
...If 1m44 is a 16KMOS memory, a 14-bit configured address signal is sent using the memory address line IO. Therefore, for example, when the address 00000000000001 is sent from the address line lO, each memory step m11, m
'2+...9m44 address 1 is specified 4, similarly, 0000000 from address line lO
When the address 0000010 is sent, each memory chip 111'''+m' 2.....9
The address at address 2 of m44 is specified. Thereafter, the memory chips mt 1 , ml 2 , . . .
...2m44 common address is specified.

つまり、各メモリチップ１１１”　１　、ｌ’ｌｌ　１
２、−・−、ｍ４４　　として、１６ＫＭＯＳメモリを
使用した場合には１６に個の４ビツト×４ビツトメモリ
アレイが実現されることになる。That is, each memory chip 111" 1, l'll 1
2, -.-, m44, if a 16K MOS memory is used, 16 4-bit x 4-bit memory arrays will be realized.

メモリチップｍｌｌ、ｍ＋２．・・・・・１ｍ４４　　
の読み出し信号を伝送する出力線は、第１１第２、第３
、第４の行データセレクタ２　ａ　ｇ　２　ｂ　＋　２
　ｅ　＋　２　ｄと第１、第２、第３、第４の列データ
セレクタ３ａ。Memory chip mll, m+2. ...1m44
The output lines for transmitting the read signal are the 11th, 2nd, and 3rd.
, fourth row data selector 2 a g 2 b + 2
e + 2 d and the first, second, third, and fourth column data selectors 3a.

３ｂ、３ｃ、３ｄに接続されている。3b, 3c, and 3d.

具体的には、第１行目のメモリチップｍ＋　１　、ｍｌ
　２　。Specifically, the memory chip m+1, ml in the first row
2.

１１１１３１ｍ１４　　の出力線ｌ目、ｌＩ２．ｌＩＢ
、１１４のそれぞれは第１の列データセレクタ３ａＫ接
続され、址だ、第１、第２、第３、第４の行う“−一セ
レクタ２ａ、２ｂ、２ｅ、２ｄのそれぞれにも接続され
ている。111131m14 output line lth, lI2. IIB
, 114 are connected to the first column data selector 3aK, and are also connected to each of the first, second, third, and fourth selectors 2a, 2b, 2e, and 2d. .

第２行目のメモリチップ１１１　、ｍｔ　２１ｍ２　ｍ
　＋１ｎ２４の出力線１２１．１２２，４２３，１ｆｆ
ｉ４のそれぞれｔＪ、第２０列データセレクタ３ｂに接
続され、また、第１、第２、第３、第４の行データセレ
クタｚａ、２ｂ。Second row memory chip 111, mt 21m2 m
+1n24 output line 121.122,423,1ff
i4 are connected to the 20th column data selector 3b, respectively tJ, and the first, second, third, and fourth row data selectors za, 2b.

２ｃ、２ｄのそれぞれにも接続されている。同様に、第
３行目のメモリチップｍ３Ｉ＋ｍ３２＋ｍ’　”　ｒＴ
ｎ”　’の出力線ｚ３Ｉ、ｌｓｚ、ｌｓｓ、ｚｓａ　１
７）それぞれは９Ｊ３の列データセレクタ３ｃに接続さ
れ、かつ第１、第２、第３、第４の行データセレクタ２
１Ｌ、２ｂ。It is also connected to each of 2c and 2d. Similarly, the third row memory chip m3I+m32+m' ” rT
Output lines z3I, lsz, lss, zsa 1 of n"'
7) Each is connected to the column data selector 3c of 9J3, and the first, second, third, and fourth row data selectors 2
1L, 2b.

２ｃ、２ｄのそれぞれに接続されている。さらに、第４
行目のメモリテップｍ４１　、ｍ４２　、ｍ４３　、ｍ
４４の出力−１ａ＋　、ｌｔｘ、１４ｓ、１４４のそれ
ぞれは第４の列データセレクタ３ｄに接続され、かつ、
第１、第２、第３、第４の行データセレクタ２ａ、２ｂ
、２ｃ。2c and 2d, respectively. Furthermore, the fourth
Memory steps m41, m42, m43, m
Each of the outputs -1a+, ltx, 14s, 144 of 44 is connected to the fourth column data selector 3d, and
First, second, third, and fourth row data selectors 2a, 2b
, 2c.

２ｄのそれぞれに接続されている。2d.

上記のような構成のメモリアレイ１において、コントロ
ール回路４からのメモリアレイアドレス信号によって、
第７図のメモリアレイのある番地Ｘが選ばれたとすると
、全てのメモリチップｍ口。In the memory array 1 configured as described above, the memory array address signal from the control circuit 4 allows
If address X in the memory array shown in FIG. 7 is selected, all memory chips have m ports.

ＨＨ１２，・・−・・１ｍ４４の腋番地Ｘから、これら
の番地Ｘに記憶されている情報がそれぞれのメモリチッ
プの出力ｍ　ｔｌｘｒｉＩ！＊・・・・・、１４４　　
に出力される。From the armpit address X of HH12,...1m44, the information stored in these addresses X is the output of each memory chip m tlxriI! *・・・・・・, 144
is output to.

次に、コントロール回路４から、例えば行選択信号が行
選択信号線１１を経て送られてくると、行データセレク
タ２ｍ　、２ｂ　、２ｅ　、２ｄは、最初に第１組の出
力線ｔ１１，７！Ｉ！、７１１．’１４を選択する。Next, when a row selection signal, for example, is sent from the control circuit 4 via the row selection signal line 11, the row data selectors 2m, 2b, 2e, 2d first select the first set of output lines t11, 7! I! , 711. Select '14.

そし２て、メモリチップｍ”　９ｍ’　”　Ｈｍ’　”
　ｌ１ｒｌ”の番地Ｘに記憶されてい丸竹データを出力
する３、これらの行データの読み出しが終ると、次に行
データセレクタ２ａ、２ｂ、２ｃ、２ｄは、第２組の出
力線１２１．ｔ２２，１２３．ｌＱ４を選択する。これ
によって、メモリチップｍ２１　、ｍ２２＋ｍｊ　３　
、ｍｊ　４の番地Ｘに記憶されていた行データが読み出
される。！：Ｊ、’Ｆ同様に、行データセレクタ２　ｍ
　、　２　ｂ　、　２　ｅ　、　２．　ｄは第３組の出
力線ｔ３１，１１１２，１ｓｓＪ’Ａ４をノへ択し、続
いて第４組の出力線１＜＋、１４１．ｌａ８．ｌイ４を
ツバ択ノ〜る。And 2, memory chip m"9m'"Hm'"
3. After reading out these row data, the row data selectors 2a, 2b, 2c, and 2d output the round bamboo data stored at the address , 123.lQ4.This selects memory chips m21, m22+mj 3
, mj 4, the row data stored at address X is read out. ! :J, 'F Similarly, row data selector 2 m
, 2 b , 2 e , 2. d selects the third set of output lines t31, 1112, 1ssJ'A4, and then selects the fourth set of output lines 1<+, 141. la8. I choose 4.

図中のＢｌ、Ｂ２．Ｂ３．Ｂ４は行データヒレフタ２ａ
。Bl, B2. B3. B4 is the row data filler 2a
.

２ｂ、２ｃ、２ｄを経て出力される行ｊ−夕を表わす。2b, 2c, and 2d, the row j represents the output.

なお、第７図の例では、行選択信号線１＋として例えば
２本の線を用意し、これらに六〇＃′１〃の信号を送る
。これにより、４種の信号を行データセレクタ２ｍ、２
ｂ、２ｅ、２ｄに送ｐ１この４１１の信号によシ、該行
データセレクタが前記第１組から第４組の出力線を順次
選択するようにすればよい。In the example shown in FIG. 7, for example, two lines are prepared as the row selection signal line 1+, and the signal 60#'1 is sent to these lines. This allows four types of signals to be sent to the row data selectors 2m and 2.
The row data selector may sequentially select the output lines of the first to fourth sets according to the signal 411 sent to p1.b, 2e, and 2d.

一方、コントロール回路４が列選択信号を列選択信号線
１２を経て送ってきた場合には、列セレクタ３ａ、３ｂ
、３ｃ、３ｄはそれぞれ最初に第１組の出力線ｌＩ４，
１２４，１３４，１４４を選び、次に第２組の出力線１
１３，１２３，１３３，１４Ｂを選択する。続いて、第
３組の出力線１１２，１２２，１３２，１４２を選び、
最後に第４組の出力線１１１，１２１．ｌｓ】、１４ｔ
を選ぶ。On the other hand, when the control circuit 4 sends a column selection signal via the column selection signal line 12, the column selectors 3a and 3b
, 3c and 3d are first connected to the first set of output lines lI4,
124, 134, 144, then the second set of output lines 1
Select 13, 123, 133, 14B. Next, select the third set of output lines 112, 122, 132, 142,
Finally, a fourth set of output lines 111, 121 . ls], 14t
Choose.

したがって、最初にメモリチップｍ１４．ｍ２４，１ｆ
ｆ１３４゜ｍ４４の番地Ｘに記憶されていた列データが
読み出され、順次１１１”　”　＋ｍ”　３２ｍ”　”
　Ｈ’ｒｎ’　３：ｍ　’　２＋Ｊｎ２”　１ｍ８”　
Ｈｍ’　”　；Ｄｎ’　”　＋ｒｎ２１１ＩＴＩ３”　
９ｍ”の番地Ｘに記憶されていた列データが読汐出され
る。図中のＣＩ、Ｃ２，Ｃ３，Ｃ４は列データセレクタ
３ａ、３ｂ、３ｃ、３ｄを経て出力される列データを示
す。Therefore, first the memory chip m14. m24, 1f
The column data stored at address
H'rn'3:m'2+Jn2"1m8"
Hm'”;Dn' ” +rn211ITI3”
The column data stored at address X of "9m" is read out. CI, C2, C3, and C4 in the figure indicate column data outputted via column data selectors 3a, 3b, 3c, and 3d.

なお、列選択信号線１２として、２本の線全用意し、２
ビツトの信号で４種の１１号を作り、これで列セレクタ
３ａ　、３ｂ　、３ｃ　、３ｄの接続を制御−ｊる↓う
にすることは、行データセレクタの出力線の選択の場合
と同じである。In addition, as the column selection signal line 12, two lines are prepared,
Creating four types of No. 11 using bit signals and controlling the connections of column selectors 3a, 3b, 3c, and 3d with these signals is the same as selecting the output line of the row data selector. .

以上の第７図によるメモリアレイ１の説明は４ビツト×
４ビツトのブロックを複数個有する例で説明したが、本
実施例では、前述のように、８ピツ１×８ビツトのブロ
ックを複数個有するメモリアレイ１が使用されている。The above explanation of the memory array 1 according to FIG.
Although the example has been explained using a plurality of 4-bit blocks, the present embodiment uses a memory array 1 having a plurality of 8-bit, 1.times.8-bit blocks, as described above.

したがって、本実施例のメモリアレイ１は第８図のよう
に表わすことができる。図において、Ａ目〜Ａ　ａ　ｇ
は例えば１６ＫＭＯＳメモリからなるメモリチップを表
わし、ｌｌａ〜ｌｌｈは８→１セレクタで構成され丸打
データセレクタ、１２ＩＬ〜１２ｈは８→１セレクタで
構成された列セレクタを表わす。また、ｌｌ、１２はそ
れぞれ行選択信号線、列選択信号線を示し、Ｂｌ　　−
１３１１は行データセレクタｌｌａ〜ｌｌｂで選択され
た行データを示し、Ｃ１〜Ｃ８は列データセレクタ１２
−〜１２ｈで選択された列データを示す。Therefore, the memory array 1 of this embodiment can be represented as shown in FIG. In the figure, A to A a g
represents a memory chip consisting of, for example, a 16KMOS memory, lla to llh represent round data selectors comprised of 8→1 selectors, and 12IL to 12h represent column selectors comprised of 8→1 selectors. Further, ll and 12 indicate a row selection signal line and a column selection signal line, respectively, and Bl -
1311 indicates row data selected by row data selectors lla to llb, and C1 to C8 indicate column data selectors 12
- Shows the column data selected in ~12h.

なお、行データセレクタｌｌａ〜ｌｉｈのそれぞれは、
８本のメモリチップの出力線から行選択信号にもとすい
て、１本ずつ順次選択することは勿論である。列データ
セレクタ１２ａ−１２ｈも同様である。ここに、本実施
例では、行選択信号線１１ｊ５−よび列選択信号線１２
を、それぞれ３本の線から構成し、３ビツトの信号によ
り、８種の信号を作るようにする。Note that each of the row data selectors lla to lih is
It goes without saying that the output lines of the eight memory chips can be used as row selection signals to sequentially select one line at a time. The same applies to column data selectors 12a-12h. Here, in this embodiment, the row selection signal line 11j5- and the column selection signal line 12
Each of these is composed of three lines, and eight types of signals are generated using three bit signals.

第８図のメモリアレイ１から、行選択信号および列選択
信号によって選択されるメモリチップを第１表に示す・
（４ｏ、、’−ンー参Ｐ、ギ、９゜次に、第５図に示さ
れているよりに、「Ａ」およびｒＢＪという文字をそれ
ぞれ８ビツト×８ビツトのブロック１６個に分割し、こ
れらの各文字が１ブロック分のメモリアレイの連続する
番地に記憶されている場合を想定して、第６図に示した
本実施例の動作を説明する。、 ことに、メモリアレイ１には、第５図に示されている文
字「Ａ」の８ビツト×Ｂビツト構成のメモリの第１〜第
１６ブロツク、および文字１Ｂ」の８ビット×８ピント
構成のメモリの第１〜第１６までのブロックが含壕れて
おり、これらの各ブロックが第５図に示されているよつ
な文字情報を有することは明らかであろ９０ なお、条件として、文字Ａおよび文字Ｂｉ記憶している
前記各プＩｆｆツクに第２表のようなメモリアレイ番地
が付されているものとする。。Table 1 shows the memory chips selected from the memory array 1 in FIG. 8 by the row selection signal and column selection signal.
(4o,,'--NP, GI, 9° Next, as shown in Figure 5, divide the letters "A" and rBJ into 16 blocks of 8 bits x 8 bits each, The operation of this embodiment shown in FIG. 6 will be explained assuming that each of these characters is stored in consecutive addresses of one block of memory array. , the 1st to 16th blocks of the memory with 8 bits x 8 bits of the character "A" shown in FIG. It is clear that each of these blocks has character information as shown in FIG. It is assumed that each disk is assigned a memory array address as shown in Table 2.

まだ、数値１〜８０行選択信号および数値１〜８０列選
択信号は、第３表に示されているようなメモリアレイの
行又は列を選択するものとする３、横書き用の文字パタ
ーン［ＡＢＪの出力を得る場合）第ｃｙ　図のブロック
図の動作をコントロール回路４の機能を説明する第９図
のフローチャートを参照しつつ以下に説明する。Still, the numerical value 1 to 80 row selection signal and the numerical value 1 to 80 column selection signal shall select the row or column of the memory array as shown in Table 3. 3. Character pattern for horizontal writing [ABJ cy) The operation of the block diagram in FIG. 4 will be described below with reference to the flowchart in FIG. 9 for explaining the functions of the control circuit 4.

第　　　２　　　表 第　　　３　　　表 コントロール回路４は、例えばマイコンから形成されて
おり、図示されていない人力装置から、横書き用の文字
パターン「ＡＢ」を出力せよといり指令が来ると、スタ
ートする。そして、次のようなステップの処理を開始す
る。Table 2 Table 3 The control circuit 4 is formed of, for example, a microcomputer, and starts when a command to output a character pattern "AB" for horizontal writing is received from a human-powered device (not shown). Then, processing of the following steps is started.

ステップＳ１・・・文字Ａの先頭番地「０旧」をアドレ
スａに代入し、また文字Ｂの先頭（ｌｖ地ｒ１０１Ｊを
アドレスｂに代入する。Step S1...Substitute the first address "0 old" of character A to address a, and substitute the first address of character B (lv address r101J) to address b.

ステップＳ２・・・行／列データ切換信号を行にし、行
／列セレクタの行を選択する。Step S2...The row/column data switching signal is set to row, and the row/column selector selects a row.

ステップ（・・・行選択信号を「１」にして、行データ
セレクタ２で、第１のブロックのメモリアレイの最上段
のメモリチップＡ１１．Ａ１２．・・−・・。Step (...The row selection signal is set to "1", and the row data selector 2 selects the top memory chips A11, A12, etc. of the memory array of the first block.

ＡＩ８（第８図参照）を選択する。Select AI8 (see Figure 8).

ステップＳ４・・・アドレスαおよびＩに「０」を代入
する。Step S4...Substitute "0" into addresses α and I.

ステップＳ５・・・メモリアレイアドレスを「ａ＋α」
にセットする。これによって、文字入の第１のブロック
のメモリアレイが選択される。Step S5...Set the memory array address as "a+α"
Set to . This selects the memory array of the first block containing characters.

ステップＳ６・・・上記メモリチップＡｌｌ、ＡＩ２．
・・−・・。Step S6...The above memory chips All, AI2.
・・・－・・.

Ａ＋ｓ↓リデータを読不出し、該データをバッファレジ
スタ６　Ｋ　格納ｆ　ル。A+s↓Redata is not read, and the data is stored in the buffer register 6K.

以上で、文字Ａ（’）第１ブロツクの最上段のメモリチ
ップＡ口ＩＡＩ！！、・−・・、Ａｌ１１　　からのデ
ータの読み出しが終る。This concludes the memory chip A (IAI) at the top of the first block of letter A (')! ! ,..., reading of data from Al11 is completed.

ステップＳ７・・・α＝３であるか否かを判断し、ノで
ちればステップＳ８へ進む。Step S7: Determine whether α=3, and if yes, proceed to step S8.

ステップ団・・・前記ｄに「ｌ」を加算する。Step group: Add "l" to the above d.

これによって、ステップＳ５では、メモリアドレスを［
ａ＋ＩＪにセットし、文字Ａの第２ブロツクの最上段の
メモリチップＡＩ　、　９　、Ａ’　＋　ＩＯ＋・・・
・・ＡＩ、＋６からのデータの読み出しが行なわれる。As a result, in step S5, the memory address is set to [
Set it to a+IJ, and the top memory chip AI, 9, A'+IO+... of the second block of letter A.
...Data is read from AI, +6.

続いて、ステップＳ６で、読み出されたメモリチップＡ
１，９゜Ａ’　＋　１ｏ＋・・・、ＡＩ、Ｉｌｌのデー
タがバッファレジスタ６に格納される。次いで、ステッ
プＳ７でα＝３になったか否かの判断がなされる。Subsequently, in step S6, the read memory chip A
Data of 1,9°A'+1o+..., AI, Ill are stored in the buffer register 6. Next, in step S7, it is determined whether α=3.

以上のようにして、文字Ａの第３、＠４ブロックの最上
段に位置するメモリチップからのデータの読み出しが行
なわれ、読み出されだ１−夕は、バッファレジスタ６に
格納される１゜ ステップＳ７で、α−３になると、ステップＳ９へ移る
。As described above, data is read from the memory chip located at the top of the third and fourth blocks of character A, and the read data is stored in the buffer register 6. In step S7, when α-3 is reached, the process moves to step S9.

ステップＳ９・・・メモリアレイを「ｂ＋β」にセント
する３、これによって、文字Ｂσ）第１ブロツクのメモ
リアレイが選択される。ま九、行選択信号は「ｌ」であ
るから、文字Ｂの第１ブロツクの最上段のデータが出力
される。Step S9...Sent the memory array to "b+β" 3, thereby selecting the memory array of the first block (letter Bσ). (9) Since the row selection signal is "l", the data at the top of the first block of character B is output.

ステップ８１０・・・読み出されたデータが、（ツファ
レジスタ６に格納される。Step 810...The read data is stored in the buffer register 6.

ステップ８１１・・・β＝３か否かが判断され、）・−
であれば、ステップ８１２に進む。Step 811... It is determined whether β=3 or not).-
If so, proceed to step 812.

ステップＳ１２・・・βに「１」が加算される。。Step S12... "1" is added to β. .

次いで、ステップＳ９へ進み、文字Ｂの第２ブロツクの
アドレスがセットされ、かつ、該ブロックの最上段のメ
モリチップに格納されたデータが読み出される。このデ
ータは、ステップＳ１０で、バッファレジスタ６に格納
される。この操作は、β＝３ｔで続き、文字Ｂの第３、
第４ブロツクの最上段のデータが次々とバッファレジス
タ６に格納される。β＝３になると、ステップ８１３へ
進む。Next, the process advances to step S9, where the address of the second block of character B is set, and the data stored in the topmost memory chip of this block is read out. This data is stored in the buffer register 6 in step S10. This operation continues with β = 3t, the third of the letter B,
The data at the top of the fourth block are stored in the buffer register 6 one after another. When β=3, the process advances to step 813.

ステップ８１３・・・上記のようにして、バッファレジ
スタ６に格納された文字ＡとＢのそれぞれのＭＳ１〜４
ブロックの最上段のデータがバッファコントロール信号
によシパツファレ）ｙ。Step 813: MS1 to MS4 of each of the characters A and B stored in the buffer register 6 as described above.
The data at the top of the block is transmitted by the buffer control signal).

り６からプリントデータとして出力され、プリントされ
る。The data is output as print data from the printer 6 and printed.

ステップ８１４・・・行選択信号が８か否か判断され、
ノーであればステップ８１５へ進む。Step 814...It is determined whether the row selection signal is 8 or not;
If no, the process advances to step 815.

ステップ８１５・・・行選択信号が１加算される。Step 815: 1 is added to the row selection signal.

次に、ステップＳ４へ進む。続いて、萌述のステップ８
４．８５．８６．８７　、Ｓ８が順次寅行される。これ
によって、文字Ａの第１．２，３゜４ブロックのメモリ
アレイの上から２段目のメモリチップに記憶されている
データが読み出される。Next, the process advances to step S4. Next, step 8 of Moeju
4.85.86.87, S8 is executed sequentially. As a result, the data stored in the memory chip in the second stage from the top of the memory array of the 1st, 2nd, 3rd and 4th blocks of the character A is read out.

これが終ると、ステップ８９　、８１０，８１１，８１
２へ進む。そして、文字Ｂの第１．２，３．４ブロツク
のメモリアレイの上から２段目のメモリチップに記憶さ
れているデータが読み出される。。Once this is done, steps 89, 810, 811, 81
Proceed to step 2. Then, the data stored in the memory chips of the 1st, 2nd and 3.4th blocks of the character B in the second stage from the top of the memory array are read out. .

これらの文字Ａ、Ｈの第１．２，３．４ブロツクの第２
段目のデータは、ステップ８１３でバッファレジスタ６
よシ読み出され、プリントされる。The second of the 1.2, 3.4 blocks of these letters A, H
The data in the row is stored in the buffer register 6 in step 813.
It is then read out and printed.

上記の繰シ返しにより、ステップ８１４で行選択信号が
８になるまで繰作が進むと、文字ＡおよびＢのそれぞれ
の第１〜４ブロツクまでのデータの読み出しが終了し、
またこれらのデータはプリントアウトされる。行選択信
号が８に等（−くなると、ステップＳ１６へ進む。When the above-mentioned repetition progresses until the row selection signal reaches 8 in step 814, reading of the data of the first to fourth blocks of each of characters A and B is completed.
Also, these data are printed out. When the row selection signal becomes equal to 8 (-), the process advances to step S16.

ステップ８１６・・・（ａ＋α）が１６ｒｃなりたか否
かの判断がなされる。すなわち、文字Ａ、Ｈについて、
第１６プロソクまでのデータの読み出しが終了したか否
かの判断がなされる。ノーであれば、ステップ８１７へ
進む。Step 816...A determination is made as to whether (a+α) has become 16rc. That is, for letters A and H,
A determination is made as to whether reading of data up to the 16th process has been completed. If no, proceed to step 817.

ステップ８１７−ａに（Ｂ＋ａ＋１　）　＋　ｂに（ｂ
＋β＋１）が代入される。Step 817-a (B+a+1) + b (b
+β+1) is substituted.

そして、ステップＳ３から順次操作が繰シ返される。ス
テップＳ１７以後の１サイクルにより、文字Ａ、Ｂの第
５．６，７．８ブロツクのメモリアレイに格納されてい
るデータを、それぞれのブロックの最上段から順次読み
出し、これをプリントアウトする。これが終ると、ステ
ップ８１４のａ＋αは８になる１、このため、ステップ
Ｓ１６へ進む。The operations are then repeated sequentially from step S3. In one cycle after step S17, the data stored in the memory arrays of the 5.6th and 7.8th blocks of characters A and B are sequentially read from the top of each block and printed out. When this is completed, a+α in step 814 becomes 8 (1), so the process advances to step S16.

以上のステップが順次行なわれると、横書き用の文字パ
ターンｒＡＢ　Ｊがプリントアウトされることは明らか
であろう。It will be clear that if the above steps are performed in sequence, the character pattern rAB J for horizontal writing will be printed out.

次に、縦書き用の文字パターン「＜薗」出力を得る場合
の本実施例の動作を、第１０図のフローチャートを参照
しつつ説明する。Next, the operation of this embodiment when obtaining the output of the character pattern "<sono" for vertical writing will be explained with reference to the flowchart of FIG.

コントロール回路４に図示されていない入力装置から縦
書き用の文字パターン「＜ｐ」を出力せよという指令が
来ると、コントロール回路４はスタートする。そして、
次のようなステップの処理を開始する。When the control circuit 4 receives a command from an input device (not shown) to output a character pattern "<p" for vertical writing, the control circuit 4 starts. and,
Begin processing steps such as:

ステップＳ２０・・・文字Ａの先頭番地００４′！１１
−アドレスａに代入する３、また、文字Ｂの先頭番地１
０４をアドレスｂに代入する。Step S20...Start address 004' of character A! 11
- 3 to be assigned to address a, and the first address of character B, 1
Assign 04 to address b.

ステップＳ２１・・・行／列切換イ１キ号を列にし、行
／列セレクタ５０列を選択する。Step S21...The row/column switch No. 1 is set to the column, and the row/column selector 50 selects the column.

ステップ８２２・・・列選択信号を１−１」にし、行選
択信号を「０」にする。Step 822: Set the column selection signal to "1-1" and set the row selection signal to "0".

ステップ８２３・・・α、βに共に０を代入する。Step 823...Substitute 0 into both α and β.

ステップ８２４・・メモリアドレスをａ＋ｎにセットす
る。ここではａ＋αは００４になるから文字Ａを記憶し
ているメモリの第４ブロツクのメモリアレイが選択され
る。Step 824: Set memory address to a+n. Here, since a+α is 004, the memory array of the fourth block of memory storing the character A is selected.

ステップ８２５・・・ステップ８２２で列選択信号が「
１」にされているから、第４ブロツクのメモリアレイの
最古列のメモリチップに記憶されているデータが読み出
され、バッファレジスタ６に記憶される。Step 825...In step 822, the column selection signal is
1'', the data stored in the memory chip in the oldest column of the memory array of the fourth block is read out and stored in the buffer register 6.

ステップ８２６・・・α＝１２か否かが判断され、ノー
であればステップ８２７へ進ム。Step 826: It is determined whether α=12, and if no, the process proceeds to step 827.

ステップＳ２７・・・αに４が加算される。Step S27...4 is added to α.

これによって、メモリアレイアドレスはａ＋α＝００８
　に’ｘ　Ｃ、文字Ａの第８ブロツクのメモリアレイが
選択される。そして、第８ブロツクの最古列のメモリチ
ップに記憶されているデータがバッファレジスタ６に格
納される。As a result, the memory array address is a+α=008
'x C, the 8th block of memory array with letter A is selected. Then, the data stored in the oldest row memory chip of the eighth block is stored in the buffer register 6.

ステップ８２７で、αにさらに４が加算されると、メモ
リアレイアドレスａ＋αは０１２になる。このため、文
字Ａの第１２ブロツクが選択され、前記と同様にこのブ
ロックの最古列のメモリチップに記憶されているデータ
がバッファレジスタ６に読・振出される。In step 827, when 4 is further added to α, the memory array address a+α becomes 012. Therefore, the twelfth block of the letter A is selected, and the data stored in the memory chip in the oldest row of this block is read and transferred to the buffer register 6 in the same manner as described above.

続い１、第１６ブロソクの最古列のデータが読み出され
る。Subsequently, the data in the oldest column of the 1st and 16th blocks is read out.

以上が終了すると、α−１２となり、ステップ８２８へ
進む。。When the above is completed, the value becomes α-12, and the process proceeds to step 828. .

ステップ８２８・・・メモリアレイアドレスｆｒ：ｂ＋
Ｉにセットする。ここでは、ｂ→βは１０４になるから
、文字Ｂの第４ブロツクのメモリアレイが選ばれる。そ
して、列選択信号が「１」であるので、文字Ｂの第４ブ
ロツクのメモリアレイの最古列のデータが読み出される
。Step 828...Memory array address fr:b+
Set to I. Here, since b→β becomes 104, the memory array of the fourth block of letter B is selected. Since the column selection signal is "1", data in the oldest column of the memory array of the fourth block of character B is read out.

ステップ８２９・・・上記メモリよりｙ、み出されたデ
ータハパソファレジスタ６に格納サレル。Step 829: The data extracted from the memory is stored in the Hapa Sofa register 6.

ステップ８３０・・・β＝１２であるか否かが判断され
、否でおれば、ステップ８３１へ進む。Step 830... It is determined whether β=12, and if not, the process proceeds to step 831.

ステップ８３１・・・βに４が加算される。Step 831...4 is added to β.

このため、メモリアドレスｂ＋／は１０８となり、文字
Ｂの第８ブロツクの最古列のデータが読み出される。以
Ｆ同様に、文字Ｂの第１２．第１６プロソクの最古列の
データが読み出され、それぞれバッファレジ７タ６に格
納される。Therefore, the memory address b+/ becomes 108, and the data in the oldest column of the eighth block of character B is read out. Similarly to F, the 12th . of letter B. The data in the oldest column of the 16th prosok is read out and stored in the buffer register 7 and register 6, respectively.

以上が終了すると、β＝１２となり、次のステップ８３
２へ進む。When the above steps are completed, β=12, and the next step 83
Proceed to step 2.

ステップ８３２・・・バッファレジスタに蓄積された文
字Ａおよび文字Ｂのそれぞｉｌ、のメモリの第４　、８
　、１２　、ｌ　６ブロツクの最古列のデータが、バッ
フ　’７レジスタ６から読み出され、プリントアウトさ
れる。。Step 832...Character A and character B stored in the buffer register, il, 4th and 8th in memory, respectively.
, 12, l The data in the oldest column of the 6 blocks is read from the buffer '7 register 6 and printed out. .

ステップＳ３３・・・列選択信号が８になったかどうか
が判断されノーでおれば、ステップＳ３４へ進む。Step S33: It is determined whether the column selection signal has reached 8. If the answer is NO, the process proceeds to step S34.

ステップ８３４・・・列選択信号を１増加する。Step 834: Increment the column selection signal by 1.

・・以上前記と同じ処理をする。この処理は、列選択信
号が「２」という条件で行なわれるから、文字Ａを記憶
するメモリおよび文字Ｂｔ−記憶するメモリの第４．８
，１２．１６プロソクの右から２列目のデータがプリン
トアウトされる。...Perform the same processing as above. This process is performed under the condition that the column selection signal is "2", so the memory for storing the character A and the memory for storing the character Bt-4.
, 12.16 The data in the second column from the right of the prosock is printed out.

以上同様に列選択信号が「８」になるまで、上記と同じ
処理が繰り返される。これによって、文字Ａおよび文字
Ｂのメモリの第４．８，１２．１６ブロツクのデータが
最右列から順に読み出され、プリントアウトされる。列
選択信号が「８」になると、ステップＳ３５へ進む。The same process as above is repeated until the column selection signal becomes "8". As a result, the data of the 4.8th and 12.16th blocks of the memory for characters A and B are sequentially read out from the rightmost column and printed out. When the column selection signal becomes "8", the process advances to step S35.

ステップ８３５・・・ａ＋α＝１３が成立するか否かが
判断される。ノーであれば、ステップ８３６へ進む、。Step 835... It is determined whether a+α=13 holds. If no, proceed to step 836.

ステップ８３６・・・ａにａ−１，すなわち００３が代
入され、ｂにｂ−１、すなわち１０３が代入される。そ
して、前記したステップ８２２〜５３４１でが実行され
る。これによって、文字Ａおよび文字Ｂの第３．７，１
１．１５ブロツクのメモリアレイが、最右列から順々に
右方の列へと読み出される。Step 836... a-1, that is, 003, is substituted for a, and b-1, that is, 103, is substituted for b. Then, steps 822 to 5341 described above are executed. By this, the 3.7, 1 of letters A and B
1.15 blocks of the memory array are read out sequentially from the rightmost column to the right column.

文字ＡおよびＢの第３．７，１１．１５ブロツクの読み
出しが終了すると、ステップ８３５のａ＋σは１５とな
シ、再度ステップ８３６へ進む。ステップ３３６ではａ
　Ｋ　００２、ｂに１０２が代入され、これニ続くステ
ップ８２２〜８３４の処理により、文字ＡおよびＢｆ）
第２．１３，１０．１４ブロツクのメモリアレイが最右
列から屡次左方の列へと読み出される。When the reading of the 3.7th and 11.15th blocks of characters A and B is completed, a+σ in step 835 becomes 15, and the process returns to step 836. In step 336 a
102 is assigned to K 002, b, and through the subsequent processing of steps 822 to 834, characters A and Bf)
The memory arrays of blocks 2.13, 10.14 are read out from the rightmost column to the leftmost column.

これが終了すると、ステップＳ３５のａ＋σは１４とな
り、再度ステップ８３６へ進む。そして、これに続くス
テップ８２２〜８３４の処理により、文字ＡおよびＢの
第１．５，９．１３ブロツクのメモリアレイが読み出さ
れる。When this is completed, a+σ in step S35 becomes 14, and the process proceeds to step 836 again. Then, through the subsequent steps 822 to 834, the memory arrays of the 1.5th and 9.13th blocks of characters A and B are read out.

このようにして、文字ＡとＢの縦書き用文字パターンｒ
、１１ｇＪが読み出されプリント−アウトされると、ス
テップ８３５のａ＋α＝１３になる。このため、コント
０−２回路４の処理は終了する。In this way, the character pattern r for vertical writing of characters A and B
, 11gJ are read out and printed out, a+α=13 in step 835. Therefore, the processing of the control 0-2 circuit 4 ends.

以上のようにして、本実施例ではマトリックス状に配置
されたメモリチップから、横方向又は縦方向に行単位又
は列単位で任意にデータを読み出すことができるので、
横書き用の文字および縦書き川の文字を任意に出力し、
これをノ°リントアウト又はティスゲレイに表示するこ
とができる。As described above, in this embodiment, data can be arbitrarily read out in rows or columns in the horizontal or vertical direction from the memory chips arranged in a matrix.
Output characters for horizontal writing and vertical writing freely,
This can be displayed in the printout or in the display.

なお、前記実施例では１つの文字を記憶しているメモリ
が３２ビツト×３２ビツトからなり、これらが８ピノ］
・×８ビットのブロックの集まりから形成されているど
したが、これは説明な簡単にするために２ニリよシに限
定したにすぎない。したがって、このよりな収値に限定
されず、４５４図で述べたように、これ１．１一般化し
でもよいことり、勿論である。In the above embodiment, the memory that stores one character consists of 32 bits x 32 bits, and these are 8 pins].
・Although it has been said that it is formed from a collection of ×8 bit blocks, this is only limited to 2 bits to simplify the explanation. Therefore, the present invention is not limited to this higher yield value, and of course may be generalized to 1.1 as described in FIG. 454.

り上の説明から明らかなように、本発明によれば、容量
の小さいメモリで、縦書きおよび横引き用の文字パター
ンを発生することができる。しかもその処理時間は、本
発明のメモリ秤量と同じメモリを用いて縦駒きおよび横
書きの両方の文字パターンを発生させるようにした従来
の方式（従来技術の所で述べた第２の方式）に比べて大
幅に短縮されるという効果がある。例えば、約紀実施例
で説明したよりに、３２ビツト×３２ビツトのメモリを
８ビツト×８ビツトのブロックの集まりから形成した場
合には、約１／８に短縮することができる。したがって
、本発明による縦横両用文字パターン発生装置は、高速
処理を必要とするラヌタスキャン方式に適しているとい
うことができる。As is clear from the above description, according to the present invention, character patterns for vertical writing and horizontal writing can be generated with a memory having a small capacity. Moreover, the processing time is shorter than that of the conventional method (the second method described in the section of the prior art) that uses the same memory as the present invention to generate both vertical and horizontal character patterns. This has the effect of significantly shortening the time. For example, if a 32-bit x 32-bit memory is formed from a collection of 8-bit x 8-bit blocks as described in the embodiment, the memory size can be reduced to about 1/8. Therefore, it can be said that the vertical and horizontal character pattern generating device according to the present invention is suitable for the Lanuta scan method, which requires high-speed processing.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、横書きおよび縦書き文字パターンの概念図、
第２図および第３図は３２ビツト×３２ビツトのメモリ
に記憶された文字パターン「Ａ」の概念図、第４図は本
発明に適用されるメモリに記憶された文字パターンｒＡ
Ｊの概念図、第５図は本発明の一実施例に適用される８
ビツト×８ビツトのブロックを集めることによシ形成さ
れた３２ビツト×３２ビツトのメモリに記憶された文字
パターン「Ａ」および「Ｂ」の概念図、第６図は本発明
の一実施例のブロック図、第、７図はビット数を減らし
て詳細に説明した第６図のメモリアレイの詳細ブロック
図、第８図は第６図のメモリアレイのブロック図、第９
図は横書き用の文字パターンｒＡＢＪを出力する場合の
第６図のコントロール回路の機能を説明するだめのフロ
ーチャート、第ＪＯ図ｄ、縦■き用の文字パターン「＜
ｍ」を出力する場合の前記コントロール回路の機能を説
明するためのフローチャートである。 ■・・・メモリアレイ（メモリブロック）、２・・・行
データセレクタ、３・・・列テークセレクタ、４・・・
コントロール回路、５・・・行／列セレクタ、６・・・
バッファレジスタ 代理人弁理士　平　木　道　人　　外１名第１図 （Ｑ） （シ） 第５図 ３２ビヂト　　　　　　　　　　　　　　　　　　３２
ビ・シト第２図 ３２ビ、ト 第３図 ３２ビ〜トFigure 1 is a conceptual diagram of horizontal writing and vertical writing character patterns.
2 and 3 are conceptual diagrams of the character pattern "A" stored in a 32-bit x 32-bit memory, and FIG. 4 is a conceptual diagram of the character pattern rA stored in the memory applied to the present invention.
A conceptual diagram of J, FIG. 5, is applied to one embodiment of the present invention.
FIG. 6 is a conceptual diagram of character patterns "A" and "B" stored in a 32-bit x 32-bit memory formed by collecting blocks of bits x 8 bits. 7 is a detailed block diagram of the memory array of FIG. 6 with a reduced number of bits, and FIG. 8 is a block diagram of the memory array of FIG. 6, and FIG. 9 is a block diagram of the memory array of FIG.
The figure is a flowchart explaining the function of the control circuit in Figure 6 when outputting the character pattern rABJ for horizontal writing.
2 is a flowchart for explaining the function of the control circuit when outputting "m". ■...Memory array (memory block), 2...Row data selector, 3...Column take selector, 4...
Control circuit, 5... Row/column selector, 6...
Buffer Register Patent Attorney Michihito Hiraki and 1 other person Figure 1 (Q) (S) Figure 5 32 bits 32
Figure 2: 32 bits, Figure 3: 32 bits

Claims (1)

【特許請求の範囲】[Claims] （１）マトリクス状に配置された複数のメモリチップか
らなりｚ　　ｉ個の゛アドレスで該メモリチップに記憶
されている該アドレスのデータが同時に読み出されるメ
モリブロック、該メモリブロックを形成ノーる前記メモ
リチップの最上段から下段に向けて順次データを選択出
力する行データセレクタ、該メモリブロックを形成する
前記メモリチップの最右列から左方の列に向けて順次デ
ータを選択出力する列データセレクタ、該行デ・−タセ
レクタおよび列データセレクタの出力のいずれか一方を
選択出力する行／列セレクタ、該行／列セレクタを通っ
たデータを１ライン分一時記憶するバッファレジスタ、
ならびに前記メモリブロックにはメモリアレイアドレス
信号を、前記性および列データセレクタの各々には行選
択信号および列選択信号を、前記行／列セレクタには行
／列データ切換信号を、前記バッフ７レジスタにはバク
ファコントロール信号金出力するコン）ｕ−ル回路を具
備したことを特徴とする縦横両用文字パターン発生装置
。(1) A memory block consisting of a plurality of memory chips arranged in a matrix, from which data at addresses stored in the memory chips is simultaneously read out using z i addresses, and the memory forming the memory block. a row data selector that sequentially selects and outputs data from the top to the bottom of the chip; a column data selector that sequentially selects and outputs data from the rightmost column to the left column of the memory chip forming the memory block; a row/column selector that selects and outputs either the output of the row data selector or the column data selector; a buffer register that temporarily stores one line of data passing through the row/column selector;
and a memory array address signal to the memory block, a row selection signal and a column selection signal to each of the gender and column data selectors, a row/column data switching signal to the row/column selector, and a row/column data switching signal to the buffer 7 register. 1. A character pattern generator for vertical and horizontal use, characterized in that it is equipped with a controller circuit for outputting a background control signal.