JPS5981685A - Vertical/horizontal character pattern generator - Google Patents
Vertical/horizontal character pattern generatorInfo
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- JPS5981685A JPS5981685A JP57190800A JP19080082A JPS5981685A JP S5981685 A JPS5981685 A JP S5981685A JP 57190800 A JP57190800 A JP 57190800A JP 19080082 A JP19080082 A JP 19080082A JP S5981685 A JPS5981685 A JP S5981685A
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- column
- row
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
本発明は縦書き用文字パターンと横書き用文字パターン
を同一の文字パターンとし°C記憶装置に記憶し、該記
憶装置から縦横両用の文字パターンを発生するようにし
た装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention is an apparatus which stores character patterns for vertical writing and character patterns for horizontal writing as the same character pattern in a °C storage device, and generates character patterns for both vertical and horizontal writing from the storage device. It is related to.
縦書き用文字パターンと横書き用文字パターンとを出力
するようにした従来の縦横文字パターン発生装置につい
て説明する。なお、本明細書で使用する「縦書き」「横
書き」は、第1図で示されている書き方を云9ものとす
る。すなわち横書きは第1図(−)に示されているよう
に、字を横に並べる書き方、縦書きは、同図(b)に示
されているように、横書きの一面一個の文字を900反
時計方向に回転して、これを横に並べる書き方を意味す
るものとする。A conventional vertical and horizontal character pattern generating device that outputs a character pattern for vertical writing and a character pattern for horizontal writing will be described. Note that "vertical writing" and "horizontal writing" used in this specification refer to the writing style shown in FIG. In other words, horizontal writing is a method of writing in which the characters are lined up horizontally, as shown in Figure 1 (-), and vertical writing is a method of writing in which each character is lined up horizontally, as shown in Figure 1 (b). This means rotating clockwise and arranging them horizontally.
縦書き用文字パターンと横書き用文字パターンとを出力
するようにした従来の縦IiFき、横書き用文字パター
ン発生装置の−っは、一般の汎用メモリに縦1き用およ
び横書き用のそれぞわのフォントを記憶させる方式であ
る。The conventional vertical IiF/horizontal character pattern generation device that outputs character patterns for vertical writing and character patterns for horizontal writing has two types of character patterns for vertical writing and horizontal writing in a general general-purpose memory. This is a method for storing fonts.
この方式は、例えば32X32ビツトの7オントの場合
、第2図および第3図に示されているよりに32ビツト
fc1ワードとして行単位でデータを扱うようにしてい
る。したがって、これをメモリから読み出す場合には、
データは行単位で出力される為、#書き用、横書き用両
方のフォントを第2図および第3図に示されているよう
に別りの汎用メモリに記憶する必要があシ、メモリの容
量が犬きくなるとい9欠点がある。なお、32ビツトを
1ワードとして列単位でデータを扱9方法もあるが、こ
の方式も前記と同様に、縦書き用、横書き用両方のフォ
ントを別々のメモリに1己憶する必要がある。In this system, for example, in the case of 32.times.32 bits, 7 onts, data is handled row by row as a 32-bit fc1 word, rather than as shown in FIGS. 2 and 3. Therefore, when reading this from memory,
Since data is output line by line, it is necessary to store both fonts for # writing and horizontal writing in separate general-purpose memory as shown in Figures 2 and 3, which requires memory capacity. There are 9 disadvantages when you become like a dog. There are nine methods of handling data column by column with 32 bits as one word, but this method also requires storing both fonts for vertical writing and horizontal writing in separate memories, as described above.
また、縦書き用文字パターンと横書き用文字パターンと
を出力するようにした他の従来の文字パターン発生装置
は、例えば、行単位で記憶されているフォントを列単位
で出力するようにしたものである。Furthermore, other conventional character pattern generators that output character patterns for vertical writing and character patterns for horizontal writing output fonts stored in rows in units of columns, for example. be.
tなわち、汎用のメモリを使用しlal類(縦書き又は
横書き用)の文字パターンよシ縦書き用および横書き用
2種類のフォントを作るよ?Kしたものであり、例えば
、第3図に示す32X32ビツトの横書き用フォントパ
ターンが記憶されている場合を考える。In other words, let's use general-purpose memory to create two types of fonts, one for vertical writing and one for horizontal writing, based on character patterns of the LAL type (for vertical or horizontal writing). For example, consider a case where a 32×32 bit horizontal writing font pattern shown in FIG. 3 is stored.
(1)縦書きの時には、第3図のバタ・−ンよシ、まず
最上段の1ワード(32ピツト)を読み出し、右に1ビ
ツトシフトして、シフトアウトされたビットをバッファ
にためる1、次に2行目〜32行目についても同様に、
読み出した各ワードを右に1ビツトソフトしてシフトア
ウトされたビットを1−次パッ7アに入れる。(1) When writing vertically, read out the topmost word (32 pits) first, shift it 1 bit to the right, and store the shifted out bit in the buffer. Next, similarly for lines 2 to 32,
Each read word is soft 1 bit to the right and the shifted out bit is placed in the primary pad 7a.
以上の操作によりニスギヤ/ライン分のフォントビット
パターンが得られる。、
次のスキャンラインの時は上記と同様に、最上段の1ソ
ード(32ピント)を読み出し、これを右に2ピントシ
フトする。イ°シて、ソフトアウトされた2ビツト目を
バッファに入れる。続いて、2行目〜3行目についても
同様に1ワードずつ読み出し、これを右に2ビツトシフ
トする。そして、シフトアウトされた2ビツト目をバッ
ファに入れる。このようにして、2番目のスキャンライ
ンのフォントビットパターンを得る。以下同様の操作を
繰シ返し、縦1き用のフォントを作る。By the above operations, a font bit pattern for varnish gear/line is obtained. , At the time of the next scan line, similarly to the above, one sword (32 pints) at the top row is read out and shifted to the right by 2 pints. The soft-out second bit is placed in the buffer. Subsequently, the second and third lines are similarly read one word at a time and shifted to the right by two bits. Then, the second bit that has been shifted out is put into the buffer. In this way, the font bit pattern of the second scan line is obtained. Repeat the same steps below to create a font for vertical orientation.
(2)横4fきの時は、第1の従来方式で述べたのと同
様に、行即位で1ワードずつ読み出す1゜この従来方式
tよメモリ容量は第1の従来方式の半分で済むが、前記
のように、横書き用の7オントパターンから縦書き用の
フォントを作る場合、ニスギヤ/ラインのビットパター
ンを作るのに32X32ビツトのフォントの場合で、3
2回メモリをアクセスする必要がある。このため、処理
時間が大幅にかかυ、高速処理を必要とするラスクース
キャン方式には不利である。(2) When the width is 4F, as described in the first conventional method, one word is read out one word at a time in rows.This conventional method requires only half the memory capacity of the first conventional method. , As mentioned above, when creating a font for vertical writing from a 7-ont pattern for horizontal writing, in the case of a 32x32 bit font, it takes 3 to create the varnish gear/line bit pattern.
Memory needs to be accessed twice. For this reason, the processing time is large, υ, which is disadvantageous for the Lascous scan method, which requires high-speed processing.
本発明の目的は、メモリから行方向および列方向の両方
にデータを読み出せるようにすることtこより、容量の
小さいメモリで縦書きおよび横書きの出力ができるよう
にすることにある。また、他の目的は、処理時間を短<
L5、i%速処理を必要とするラスクスキャン方式に適
した縦横両用文字パターン発生装置を提供するにある。An object of the present invention is to make it possible to read data from a memory in both the row and column directions, thereby making it possible to output vertically and horizontally with a small-capacity memory. Another purpose is to shorten the processing time.
An object of the present invention is to provide a character pattern generating device for both vertical and horizontal use, which is suitable for a rask scan method that requires L5, i% speed processing.
本発明の特徴は、マトリクス状に配置された複数のメモ
リチップからなり、1個のアドレスで該メモリチップに
記憶されている該アドレスのデータが同時に読み出され
るメモリブロック、該メモリブロックを形成する前記メ
モリチップの最上段から下段に向けてIFt次データを
選択出力する行データセレクタ、該メモリブロックを形
成する前記メモリチップの最右列から左方に向けて順次
データを選択出力する列データセレクタ、該行データセ
レクタおよび列データセレクタの出力のいずれか一方を
選択出力する行/列セレクタ、該行/列セレクタを通っ
たデータを1ライン分一時記憶するパックァレジスメ、
および上記した各構成要素の動作を制御するボントロー
ル回路を具備し、縦横両用の文字パターンを発生するよ
うにした点にある。The present invention is characterized by a memory block consisting of a plurality of memory chips arranged in a matrix, in which data stored in the memory chip at one address is simultaneously read out; a row data selector that selects and outputs IFt-order data from the top to the bottom of the memory chip; a column data selector that sequentially selects and outputs data from the rightmost column of the memory chip forming the memory block to the left; a row/column selector that selects and outputs either the output of the row data selector or the column data selector; a packer register that temporarily stores one line of data that has passed through the row/column selector;
The present invention also includes a Bontroll circuit for controlling the operation of each of the above-mentioned components, and generates character patterns for both vertical and horizontal directions.
以下に、本発明を実施例によって説明する。先ず本発明
の原理を514図で説明する。nビット×nビットのメ
モリに「A」という文字パターンを記憶させている場合
を想定する。本発明では、このnビット×nビットのメ
モリを、mビット×mビット(ただし、mはnの約数)
のメモリからなるブロックに分割し、図示のように、行
方向1個(ただし、t=)、列方向l@の計12個で形
成する。そして、各ブロックについては、行方向および
列方向の両方から、メモリに格納されている文字パメー
/のデータを読み出せるようにする。The present invention will be explained below by way of examples. First, the principle of the present invention will be explained with reference to Fig. 514. Assume that a character pattern "A" is stored in an n-bit x n-bit memory. In the present invention, this n bit x n bit memory is converted into m bit x m bit (however, m is a divisor of n).
As shown in the figure, a total of 12 blocks are formed, one block in the row direction (t=) and l@ in the column direction. For each block, the data of the character pame/ stored in the memory can be read out from both the row and column directions.
このよりな構成のメモリから、「A」という文字パター
ンを横書きで読み出す場合は、先ず第1番目のブロック
の第1行目のデータを読み出す。次に第2番目のブロッ
クの第1行目を読み出し、続いて第3番目のブロックの
第1行目を読み出す。When reading out the character pattern "A" in horizontal writing from the memory with this twisted structure, first, the data in the first row of the first block is read out. Next, the first line of the second block is read, and then the first line of the third block is read.
同様に、次々と各ブロックの第1行目を読み出し、第1
番目のブロックの第1行目まで読み出す。Similarly, read the first row of each block one after another, and
Read up to the first line of the block.
この読み出した第1行目のデータは、例えばラインバッ
ファに一時格納する。そして印刷装置又はディスプレイ
で、印刷又は表示する際の@i番目のラインのデータと
する。The read data of the first row is temporarily stored in, for example, a line buffer. Then, it is used as the data of the @i-th line when printed or displayed on a printing device or display.
第1〜第1番目のブロックの第1行目のデータ読み出し
が終わると、次は、第1番目〜第1番目のブロックの第
2行目のデータ読み出しに移る。When the reading of the data of the first row of the first to first blocks is completed, the next step is to read the data of the second row of the first to first blocks.
この第2行目のデータ読み出しが終ると、これtライン
バッファに入力し、印刷又は表示の第2ラインのデータ
とする。このようにして、第1番目〜第1#i目の7′
ロツクの第3行目、第4行目、・・・・・・、第m行目
のデータの読み出しが打力われる、。When the reading of the second line data is completed, it is input to the t-line buffer and used as the second line data to be printed or displayed. In this way, the 1st to 1st #i-th 7′
The reading of the data on the 3rd line, 4th line, . . . , m-th line of the lock is performed.
第1番目〜第1番目のフ゛ロックの第m行目のデータ読
み出しが終了すると、今度は、第(t−4−x )番目
〜第21番目のブロックが第1行目から順に第m行目ま
で読み出もれる。同様にしで、第(1+2 )II目〜
第31番目のフ゛ロック、第(lトa)番目〜第41番
目のブロック、・・・・・・、第(tLt+x)番目〜
第12番目のブロックまでのデータの読み出しを行ない
、読み出されたデータをラインバッファに一時格納しで
、印刷又は表示の各ラインのデータとする。When data reading of the m-th row of the 1st to 1st blocks is completed, the (t-4-x)th to 21st blocks are sequentially read from the 1st row to the m-th row. It is possible to read up to Similarly, the (1+2)th II~
31st block, (lth a)th ~ 41st block, ..., (tLt+x)th ~
The data up to the 12th block is read, and the read data is temporarily stored in a line buffer and used as data for each line to be printed or displayed.
以上のように、メモリ刀・らデータを読み出すことによ
υ、横書き用の文字パターン「A」を読み出すことがで
きる。As described above, by reading out the memory data, the character pattern "A" for horizontal writing can be read out.
次に、第4図のメモリから、「<」という縦書き用の文
字パターンを読み出す方法について説明する。この場合
は、先ず、第l萱目のブロックの最右列(右から1列目
)のデータを読み出す。これが終ると、次に、第21番
目のブ[1ツクの最右列のデータを読み出す。同様にし
て、第31香目、@ 4 l :lir目、・・・・・
・、第72番目のブロックの最右列のデータを順々囮読
み出す。これらの最右列の読み出されたデータは、一時
ラインバッファに納められ、印刷装置又はディ2プレイ
の第12イン目のデータに使われる、
第t、zt、3t、・・・・・・l1番目の)゛ロック
の最右列のデータの読み出しが終ると、次は、上記各ブ
ロックの右から2列目のデータの読み出しに移る1、す
なわち、第1.21,31.・・・・・・ 、+2番目
のブロックの右から2列目のデータが次々と読み出され
る。これらの読み出されたデータは上記と同様にライン
バッファに一時納められ、印刷装置又はディスプレイの
第2ライン目のデータになされる。Next, a method of reading out the vertical writing character pattern "<" from the memory shown in FIG. 4 will be explained. In this case, first, data in the rightmost column (first column from the right) of the 1st block is read. When this is completed, the data in the rightmost column of the 21st block is read out. Similarly, the 31st aroma, @ 4 l: lir, etc.
, The data in the rightmost column of the 72nd block is sequentially read as a decoy. These read data in the rightmost column are temporarily stored in a line buffer and used for the 12th in data of the printing device or display. When the reading of the data in the rightmost column of the 11th lock is completed, the next step is to read the data in the second column from the right of each block. . . . The data in the second column from the right of the +2nd block is read out one after another. These read data are temporarily stored in the line buffer in the same manner as above, and are used as the second line data of the printing device or display.
このようにして、第t、zt、3t、・・・・・・、1
2番目のブロックの右端から第m列目咬でのデータの読
み出しが終ると、次は、第(t−1)。In this way, the tth, zt, 3t,..., 1
After reading data at the m-th column from the right end of the second block, the next step is the (t-1)th data.
(zi−x)、(al−t)、・・・・・・+ (N−
’ 1 )番目のブロックのデータが、それぞれのブロ
ックの最右列から順に読み出される1、そして、これら
の各ブロックの右から第m列目までのデータの読み出し
が終ると、次は、第(1−2) 、 (zt−2)+(
31−2) 、・・・・・・、(l”−2)番目のブロ
ックのデータが、最右列から順に第m列目壕で読み出さ
れる。(zi-x), (al-t), ......+ (N-
' 1) The data of the block is read out in order from the rightmost column of each block 1, and when the reading of the data from the right to the m-th column of each block is completed, the next ( 1-2), (zt-2)+(
31-2) , . . . , the data of the (l''-2)th block is read out in the m-th column in order from the rightmost column.
このような順序によるデータ読み出しが、以下同様に行
なわれ、最後には、第1.第(’+1)。Data reading in this order is carried out in the same manner, and finally, the first... No.('+1).
第(2t+1)+・・・・・・、第(tLt−H)番目
のブロックの最左列まで読み出される。(2t+1)+..., up to the leftmost column of the (tLt-H)th block is read.
これらの読み出されたデータは、印刷装置又はディスプ
レイの第1ラインから第nラインまでに印刷又は表示さ
れる。この印刷又は表示された文字パターンは「イ」と
なシ、縦書用の文字となる。These read data are printed or displayed on the first line to the nth line of the printing device or display. This printed or displayed character pattern is ``i'' and ``nasi'', which are characters for vertical writing.
以上のことをまとめると、第4図(、)に示されている
メモリからの読み出しの順序は、第4図(b)に示され
ているように、横書き用の文字パターンのデータを読み
出す場合には、実線矢印の■、■。To summarize the above, the order of reading from the memory shown in Figure 4(,) is as shown in Figure 4(b) when reading character pattern data for horizontal writing. The solid arrows ■,■.
■・・・・・・の順番になる。一方、縦書き用の文字パ
ターンのデータを読み出す場合は、点線矢印の■。■...The order is as follows. On the other hand, if you want to read character pattern data for vertical writing, click the dotted arrow ■.
■、■・・・・・・の順番になる。The order is ■, ■, etc.
次に、本発明の一実施例を、第5図に示されているよう
に、n=32、m==8、l=4のメモリを例にして説
明する。第6図は、本発明の一実施例の縦横両用文字パ
ターン発生装置のブロック図を示す。図において、1は
第5図に示されているメモリの8ビツト×8ビツトのブ
ロックを複数ブロック構成するメモリアレイを示す。メ
モリアレイ1の構成については、後で第7図を用いて詳
述する。2,3はそれぞれ行データセレクタおよび列テ
ークセレクタを示し、前者り横書き用の文字を出力する
ときに用いられ、後者1縦111′き用の文字を出力す
るときに用いられる。行データセレクタ2はコントロー
ル回路4からの行選択信号によシ、読み出すべき行デー
タを選択し、一方、列フ一タセレクタ3は同じくコント
ロール回路4から送られてぐる列選択信号により、読み
出すべき列テークを選択する。Next, an embodiment of the present invention will be described using a memory in which n=32, m==8, and l=4 as shown in FIG. 5 as an example. FIG. 6 shows a block diagram of a character pattern generator for both vertical and horizontal use according to an embodiment of the present invention. In the figure, reference numeral 1 denotes a memory array comprising a plurality of 8-bit x 8-bit blocks of the memory shown in FIG. The configuration of the memory array 1 will be explained in detail later using FIG. 7. 2 and 3 indicate a row data selector and a column take selector, respectively; the former is used when outputting characters for horizontal writing, and the latter is used when outputting characters for 1 vertical 111' writing. The row data selector 2 selects the row data to be read based on the row selection signal from the control circuit 4, while the column filter selector 3 selects the column data to be read based on the column selection signal also sent from the control circuit 4. Select a take.
5は行/列セレクタであり、横書き用の文字を出力する
ときには、行が選択され、縦IItI用の文字を出力す
るときには、列が選択される。この選択は、コントロー
ル回路4から出力される行/列データ切換信号によって
制御される5、、6は・(ノファレジスタで、行/列セ
レクタ5庖通って込られてきた文字情報が、コントロー
ル回路4から出力さ)℃るバッファコントロール信号に
もとづいて、一時記憶される。このバッファレジスタ6
には、通常、図示されていないディスプレイ又は印刷手
段の1ライン分の文字情報が格納される。ノ;ノファレ
ジスタ6からはディスプレイ用テーク又はプリントテー
クが出力される。。A row/column selector 5 selects a row when outputting characters for horizontal writing, and selects a column when outputting characters for vertical writing. This selection is controlled by the row/column data switching signal output from the control circuit 4. (5, 6 are nofer registers, and the character information input through the row/column selector 5 is controlled by the row/column data switching signal. The data is temporarily stored based on the buffer control signal outputted from the circuit 4. This buffer register 6
Normally, character information for one line of a display or printing means (not shown) is stored. No; The display take or print take is output from the register 6. .
第6図中の10はメモリアレイアトl/ス線、llは行
選択信号線、12は列選択信号線、13は行/列データ
切換信号[、t4はバッファコントロール信号線、15
は列データ線、16は行データ線である。なお、後述す
る理由から明らかなように、メモリアドレス線10はメ
モリアレイ1を構成する各メモリグツブの記憶容量に応
じた本数で構成されている。In FIG. 6, 10 is a memory array at/s line, 1 is a row selection signal line, 12 is a column selection signal line, 13 is a row/column data switching signal [, t4 is a buffer control signal line, 15
1 is a column data line, and 16 is a row data line. As will be clear from the reasons described later, the number of memory address lines 10 corresponds to the storage capacity of each memory block constituting the memory array 1.
また、行選択信号線llJ?よび列選択信号線12はそ
れぞれ、3本の線で構成されておシ、列テータ線l5お
よび行データ線16はそれぞれ8本の線で構成されてい
る。Also, the row selection signal line llJ? and column selection signal line 12 are each composed of three lines, and column data line 15 and row data line 16 are each composed of eight lines.
次に、第6図で概略を説明したメモリアレイ1、行デー
タセレクタ2および列データセレクタ3の詳細について
、!87図で説明する。なお、メモリアレイlij本実
施例では前述したように、■ブロックが8ピント×8ビ
ツトのメモリで構成されているが、班S7図ては話を簡
単にするために、1ブロツクが4ビツト×4ピントのメ
モリで記されている。Next, details of the memory array 1, row data selector 2, and column data selector 3 outlined in FIG. This will be explained with reference to Figure 87. Note that in the memory array lij of this embodiment, as described above, each block consists of 8 pins x 8 bits of memory, but in order to simplify the discussion, one block consists of 4 bits x 8 bits. It is written in 4-focus memory.
メモリアレイ1は、行列に配列されたメモリチップm”
2m ’ 2.nl’ ” 1m” Hm ” ’
+m22+””’1fn44 の16個からなる。こ
れらの各メモリチップは、例えば、16にビット、64
にビット等の記憶容量を有するMOSメモリで構成され
ている。これらの各メモリチップ17111.111’
2+・・・・・9m44 には共通のメモリーアレ
イアドレス線lOが接続されており、1つのアドレスの
指定でこれらのメモリチップの同じ番地全部を一度に指
定することができる。The memory array 1 includes memory chips m" arranged in rows and columns.
2m' 2. nl'"1m" Hm "'
It consists of 16 pieces: +m22+""'1fn44. Each of these memory chips has, for example, 16 bits and 64 bits.
The memory is composed of a MOS memory having a storage capacity of 1,000 bits, etc. Each of these memory chips 17111.111'
A common memory array address line lO is connected to 2+...9m44, and the same address of all of these memory chips can be specified at once by specifying one address.
例えば、各メモリチップm” +1’rL ’ 2g・
・・・・1m44 が16KMOSメモリの場合には
、メモリアドレス線lOを使って、14ビツト構成のア
ドレス信号が送ら五でくる。このため、例えば、アドレ
ス線lOから00000000000001 のアドレ
スが送られてきた時には、各メモリテップm11 、m
’ 2+・・−・・9m44の1番地のアドレスが指定
される4、同様に、アドレス線lOから0000000
0000010 のアドレスが送られてきた時には、各
メモリチップ111” ’ +m’ 2.・・・・・9
m44 の2番地のアドレスが指定される。以下、同
様にアドレス線lOを通って送られてくるアドレスによ
って、者メモリチップmt 1 、ml 2 、・−・
・・2m44 の共通のアドレスが指定される。For example, each memory chip m"+1'rL' 2g・
...If 1m44 is a 16KMOS memory, a 14-bit configured address signal is sent using the memory address line IO. Therefore, for example, when the address 00000000000001 is sent from the address line lO, each memory step m11, m
'2+...9m44 address 1 is specified 4, similarly, 0000000 from address line lO
When the address 0000010 is sent, each memory chip 111'''+m' 2.....9
The address at address 2 of m44 is specified. Thereafter, the memory chips mt 1 , ml 2 , . . .
...2m44 common address is specified.
つまり、各メモリチップ111” 1 、l’ll 1
2、−・−、m44 として、16KMOSメモリを
使用した場合には16に個の4ビツト×4ビツトメモリ
アレイが実現されることになる。That is, each memory chip 111" 1, l'll 1
2, -.-, m44, if a 16K MOS memory is used, 16 4-bit x 4-bit memory arrays will be realized.
メモリチップmll、m+2.・・・・・1m44
の読み出し信号を伝送する出力線は、第11第2、第3
、第4の行データセレクタ2 a g 2 b + 2
e + 2 dと第1、第2、第3、第4の列データ
セレクタ3a。Memory chip mll, m+2. ...1m44
The output lines for transmitting the read signal are the 11th, 2nd, and 3rd.
, fourth row data selector 2 a g 2 b + 2
e + 2 d and the first, second, third, and fourth column data selectors 3a.
3b、3c、3dに接続されている。3b, 3c, and 3d.
具体的には、第1行目のメモリチップm+ 1 、ml
2 。Specifically, the memory chip m+1, ml in the first row
2.
111131m14 の出力線l目、lI2.lIB
、114のそれぞれは第1の列データセレクタ3aK接
続され、址だ、第1、第2、第3、第4の行う“−一セ
レクタ2a、2b、2e、2dのそれぞれにも接続され
ている。111131m14 output line lth, lI2. IIB
, 114 are connected to the first column data selector 3aK, and are also connected to each of the first, second, third, and fourth selectors 2a, 2b, 2e, and 2d. .
第2行目のメモリチップ111 、mt 21m2 m
+1n24の出力線121.122,423,1ff
i4のそれぞれtJ、第20列データセレクタ3bに接
続され、また、第1、第2、第3、第4の行データセレ
クタza、2b。Second row memory chip 111, mt 21m2 m
+1n24 output line 121.122,423,1ff
i4 are connected to the 20th column data selector 3b, respectively tJ, and the first, second, third, and fourth row data selectors za, 2b.
2c、2dのそれぞれにも接続されている。同様に、第
3行目のメモリチップm3I+m32+m’ ” rT
n” ’の出力線z3I、lsz、lss、zsa 1
7)それぞれは9J3の列データセレクタ3cに接続さ
れ、かつ第1、第2、第3、第4の行データセレクタ2
1L、2b。It is also connected to each of 2c and 2d. Similarly, the third row memory chip m3I+m32+m' ” rT
Output lines z3I, lsz, lss, zsa 1 of n"'
7) Each is connected to the column data selector 3c of 9J3, and the first, second, third, and fourth row data selectors 2
1L, 2b.
2c、2dのそれぞれに接続されている。さらに、第4
行目のメモリテップm41 、m42 、m43 、m
44の出力−1a+ 、ltx、14s、144のそれ
ぞれは第4の列データセレクタ3dに接続され、かつ、
第1、第2、第3、第4の行データセレクタ2a、2b
、2c。2c and 2d, respectively. Furthermore, the fourth
Memory steps m41, m42, m43, m
Each of the outputs -1a+, ltx, 14s, 144 of 44 is connected to the fourth column data selector 3d, and
First, second, third, and fourth row data selectors 2a, 2b
, 2c.
2dのそれぞれに接続されている。2d.
上記のような構成のメモリアレイ1において、コントロ
ール回路4からのメモリアレイアドレス信号によって、
第7図のメモリアレイのある番地Xが選ばれたとすると
、全てのメモリチップm口。In the memory array 1 configured as described above, the memory array address signal from the control circuit 4 allows
If address X in the memory array shown in FIG. 7 is selected, all memory chips have m ports.
HH12,・・−・・1m44の腋番地Xから、これら
の番地Xに記憶されている情報がそれぞれのメモリチッ
プの出力m tlxriI!*・・・・・、144
に出力される。From the armpit address X of HH12,...1m44, the information stored in these addresses X is the output of each memory chip m tlxriI! *・・・・・・, 144
is output to.
次に、コントロール回路4から、例えば行選択信号が行
選択信号線11を経て送られてくると、行データセレク
タ2m 、2b 、2e 、2dは、最初に第1組の出
力線t11,7!I!、711.’14を選択する。Next, when a row selection signal, for example, is sent from the control circuit 4 via the row selection signal line 11, the row data selectors 2m, 2b, 2e, 2d first select the first set of output lines t11, 7! I! , 711. Select '14.
そし2て、メモリチップm” 9m’ ” Hm’ ”
l1rl”の番地Xに記憶されてい丸竹データを出力
する3、これらの行データの読み出しが終ると、次に行
データセレクタ2a、2b、2c、2dは、第2組の出
力線121.t22,123.lQ4を選択する。これ
によって、メモリチップm21 、m22+mj 3
、mj 4の番地Xに記憶されていた行データが読み出
される。!:J、’F同様に、行データセレクタ2 m
、 2 b 、 2 e 、 2. dは第3組の出
力線t31,1112,1ssJ’A4をノへ択し、続
いて第4組の出力線1<+、141.la8.lイ4を
ツバ択ノ〜る。And 2, memory chip m"9m'"Hm'"
3. After reading out these row data, the row data selectors 2a, 2b, 2c, and 2d output the round bamboo data stored at the address , 123.lQ4.This selects memory chips m21, m22+mj 3
, mj 4, the row data stored at address X is read out. ! :J, 'F Similarly, row data selector 2 m
, 2 b , 2 e , 2. d selects the third set of output lines t31, 1112, 1ssJ'A4, and then selects the fourth set of output lines 1<+, 141. la8. I choose 4.
図中のBl、B2.B3.B4は行データヒレフタ2a
。Bl, B2. B3. B4 is the row data filler 2a
.
2b、2c、2dを経て出力される行j−夕を表わす。2b, 2c, and 2d, the row j represents the output.
なお、第7図の例では、行選択信号線1+として例えば
2本の線を用意し、これらに六〇#′1〃の信号を送る
。これにより、4種の信号を行データセレクタ2m、2
b、2e、2dに送p1この411の信号によシ、該行
データセレクタが前記第1組から第4組の出力線を順次
選択するようにすればよい。In the example shown in FIG. 7, for example, two lines are prepared as the row selection signal line 1+, and the signal 60#'1 is sent to these lines. This allows four types of signals to be sent to the row data selectors 2m and 2.
The row data selector may sequentially select the output lines of the first to fourth sets according to the signal 411 sent to p1.b, 2e, and 2d.
一方、コントロール回路4が列選択信号を列選択信号線
12を経て送ってきた場合には、列セレクタ3a、3b
、3c、3dはそれぞれ最初に第1組の出力線lI4,
124,134,144を選び、次に第2組の出力線1
13,123,133,14Bを選択する。続いて、第
3組の出力線112,122,132,142を選び、
最後に第4組の出力線111,121.ls】、14t
を選ぶ。On the other hand, when the control circuit 4 sends a column selection signal via the column selection signal line 12, the column selectors 3a and 3b
, 3c and 3d are first connected to the first set of output lines lI4,
124, 134, 144, then the second set of output lines 1
Select 13, 123, 133, 14B. Next, select the third set of output lines 112, 122, 132, 142,
Finally, a fourth set of output lines 111, 121 . ls], 14t
Choose.
したがって、最初にメモリチップm14.m24,1f
f134゜m44の番地Xに記憶されていた列データが
読み出され、順次111” ” +m” 32m” ”
H’rn’ 3:m ’ 2+Jn2” 1m8”
Hm’ ” ;Dn’ ” +rn211ITI3”
9m”の番地Xに記憶されていた列データが読汐出され
る。図中のCI、C2,C3,C4は列データセレクタ
3a、3b、3c、3dを経て出力される列データを示
す。Therefore, first the memory chip m14. m24, 1f
The column data stored at address
H'rn'3:m'2+Jn2"1m8"
Hm'”;Dn' ” +rn211ITI3”
The column data stored at address X of "9m" is read out. CI, C2, C3, and C4 in the figure indicate column data outputted via column data selectors 3a, 3b, 3c, and 3d.
なお、列選択信号線12として、2本の線全用意し、2
ビツトの信号で4種の11号を作り、これで列セレクタ
3a 、3b 、3c 、3dの接続を制御−jる↓う
にすることは、行データセレクタの出力線の選択の場合
と同じである。In addition, as the column selection signal line 12, two lines are prepared,
Creating four types of No. 11 using bit signals and controlling the connections of column selectors 3a, 3b, 3c, and 3d with these signals is the same as selecting the output line of the row data selector. .
以上の第7図によるメモリアレイ1の説明は4ビツト×
4ビツトのブロックを複数個有する例で説明したが、本
実施例では、前述のように、8ピツ1×8ビツトのブロ
ックを複数個有するメモリアレイ1が使用されている。The above explanation of the memory array 1 according to FIG.
Although the example has been explained using a plurality of 4-bit blocks, the present embodiment uses a memory array 1 having a plurality of 8-bit, 1.times.8-bit blocks, as described above.
したがって、本実施例のメモリアレイ1は第8図のよう
に表わすことができる。図において、A目〜A a g
は例えば16KMOSメモリからなるメモリチップを表
わし、lla〜llhは8→1セレクタで構成され丸打
データセレクタ、12IL〜12hは8→1セレクタで
構成された列セレクタを表わす。また、ll、12はそ
れぞれ行選択信号線、列選択信号線を示し、Bl −
1311は行データセレクタlla〜llbで選択され
た行データを示し、C1〜C8は列データセレクタ12
−〜12hで選択された列データを示す。Therefore, the memory array 1 of this embodiment can be represented as shown in FIG. In the figure, A to A a g
represents a memory chip consisting of, for example, a 16KMOS memory, lla to llh represent round data selectors comprised of 8→1 selectors, and 12IL to 12h represent column selectors comprised of 8→1 selectors. Further, ll and 12 indicate a row selection signal line and a column selection signal line, respectively, and Bl -
1311 indicates row data selected by row data selectors lla to llb, and C1 to C8 indicate column data selectors 12
- Shows the column data selected in ~12h.
なお、行データセレクタlla〜lihのそれぞれは、
8本のメモリチップの出力線から行選択信号にもとすい
て、1本ずつ順次選択することは勿論である。列データ
セレクタ12a−12hも同様である。ここに、本実施
例では、行選択信号線11j5−よび列選択信号線12
を、それぞれ3本の線から構成し、3ビツトの信号によ
り、8種の信号を作るようにする。Note that each of the row data selectors lla to lih is
It goes without saying that the output lines of the eight memory chips can be used as row selection signals to sequentially select one line at a time. The same applies to column data selectors 12a-12h. Here, in this embodiment, the row selection signal line 11j5- and the column selection signal line 12
Each of these is composed of three lines, and eight types of signals are generated using three bit signals.
第8図のメモリアレイ1から、行選択信号および列選択
信号によって選択されるメモリチップを第1表に示す・
(4o、、’−ンー参P、ギ、9゜次に、第5図に示さ
れているよりに、「A」およびrBJという文字をそれ
ぞれ8ビツト×8ビツトのブロック16個に分割し、こ
れらの各文字が1ブロック分のメモリアレイの連続する
番地に記憶されている場合を想定して、第6図に示した
本実施例の動作を説明する。、
ことに、メモリアレイ1には、第5図に示されている文
字「A」の8ビツト×Bビツト構成のメモリの第1〜第
16ブロツク、および文字1B」の8ビット×8ピント
構成のメモリの第1〜第16までのブロックが含壕れて
おり、これらの各ブロックが第5図に示されているよつ
な文字情報を有することは明らかであろ90
なお、条件として、文字Aおよび文字Bi記憶している
前記各プIffツクに第2表のようなメモリアレイ番地
が付されているものとする。。Table 1 shows the memory chips selected from the memory array 1 in FIG. 8 by the row selection signal and column selection signal.
(4o,,'--NP, GI, 9° Next, as shown in Figure 5, divide the letters "A" and rBJ into 16 blocks of 8 bits x 8 bits each, The operation of this embodiment shown in FIG. 6 will be explained assuming that each of these characters is stored in consecutive addresses of one block of memory array. , the 1st to 16th blocks of the memory with 8 bits x 8 bits of the character "A" shown in FIG. It is clear that each of these blocks has character information as shown in FIG. It is assumed that each disk is assigned a memory array address as shown in Table 2.
まだ、数値1〜80行選択信号および数値1〜80列選
択信号は、第3表に示されているようなメモリアレイの
行又は列を選択するものとする3、横書き用の文字パタ
ーン[ABJの出力を得る場合)第cy 図のブロック
図の動作をコントロール回路4の機能を説明する第9図
のフローチャートを参照しつつ以下に説明する。Still, the numerical value 1 to 80 row selection signal and the numerical value 1 to 80 column selection signal shall select the row or column of the memory array as shown in Table 3. 3. Character pattern for horizontal writing [ABJ cy) The operation of the block diagram in FIG. 4 will be described below with reference to the flowchart in FIG. 9 for explaining the functions of the control circuit 4.
第 2 表
第 3 表
コントロール回路4は、例えばマイコンから形成されて
おり、図示されていない人力装置から、横書き用の文字
パターン「AB」を出力せよといり指令が来ると、スタ
ートする。そして、次のようなステップの処理を開始す
る。Table 2 Table 3 The control circuit 4 is formed of, for example, a microcomputer, and starts when a command to output a character pattern "AB" for horizontal writing is received from a human-powered device (not shown). Then, processing of the following steps is started.
ステップS1・・・文字Aの先頭番地「0旧」をアドレ
スaに代入し、また文字Bの先頭(lv地r101Jを
アドレスbに代入する。Step S1...Substitute the first address "0 old" of character A to address a, and substitute the first address of character B (lv address r101J) to address b.
ステップS2・・・行/列データ切換信号を行にし、行
/列セレクタの行を選択する。Step S2...The row/column data switching signal is set to row, and the row/column selector selects a row.
ステップ(・・・行選択信号を「1」にして、行データ
セレクタ2で、第1のブロックのメモリアレイの最上段
のメモリチップA11.A12.・・−・・。Step (...The row selection signal is set to "1", and the row data selector 2 selects the top memory chips A11, A12, etc. of the memory array of the first block.
AI8(第8図参照)を選択する。Select AI8 (see Figure 8).
ステップS4・・・アドレスαおよびIに「0」を代入
する。Step S4...Substitute "0" into addresses α and I.
ステップS5・・・メモリアレイアドレスを「a+α」
にセットする。これによって、文字入の第1のブロック
のメモリアレイが選択される。Step S5...Set the memory array address as "a+α"
Set to . This selects the memory array of the first block containing characters.
ステップS6・・・上記メモリチップAll、AI2.
・・−・・。Step S6...The above memory chips All, AI2.
・・・-・・.
A+s↓リデータを読不出し、該データをバッファレジ
スタ6 K 格納f ル。A+s↓Redata is not read, and the data is stored in the buffer register 6K.
以上で、文字A(’)第1ブロツクの最上段のメモリチ
ップA口IAI!!、・−・・、Al11 からのデ
ータの読み出しが終る。This concludes the memory chip A (IAI) at the top of the first block of letter A (')! ! ,..., reading of data from Al11 is completed.
ステップS7・・・α=3であるか否かを判断し、ノで
ちればステップS8へ進む。Step S7: Determine whether α=3, and if yes, proceed to step S8.
ステップ団・・・前記dに「l」を加算する。Step group: Add "l" to the above d.
これによって、ステップS5では、メモリアドレスを[
a+IJにセットし、文字Aの第2ブロツクの最上段の
メモリチップAI 、 9 、A’ + IO+・・・
・・AI、+6からのデータの読み出しが行なわれる。As a result, in step S5, the memory address is set to [
Set it to a+IJ, and the top memory chip AI, 9, A'+IO+... of the second block of letter A.
...Data is read from AI, +6.
続いて、ステップS6で、読み出されたメモリチップA
1,9゜A’ + 1o+・・・、AI、Illのデー
タがバッファレジスタ6に格納される。次いで、ステッ
プS7でα=3になったか否かの判断がなされる。Subsequently, in step S6, the read memory chip A
Data of 1,9°A'+1o+..., AI, Ill are stored in the buffer register 6. Next, in step S7, it is determined whether α=3.
以上のようにして、文字Aの第3、@4ブロックの最上
段に位置するメモリチップからのデータの読み出しが行
なわれ、読み出されだ1−夕は、バッファレジスタ6に
格納される1゜
ステップS7で、α−3になると、ステップS9へ移る
。As described above, data is read from the memory chip located at the top of the third and fourth blocks of character A, and the read data is stored in the buffer register 6. In step S7, when α-3 is reached, the process moves to step S9.
ステップS9・・・メモリアレイを「b+β」にセント
する3、これによって、文字Bσ)第1ブロツクのメモ
リアレイが選択される。ま九、行選択信号は「l」であ
るから、文字Bの第1ブロツクの最上段のデータが出力
される。Step S9...Sent the memory array to "b+β" 3, thereby selecting the memory array of the first block (letter Bσ). (9) Since the row selection signal is "l", the data at the top of the first block of character B is output.
ステップ810・・・読み出されたデータが、(ツファ
レジスタ6に格納される。Step 810...The read data is stored in the buffer register 6.
ステップ811・・・β=3か否かが判断され、)・−
であれば、ステップ812に進む。Step 811... It is determined whether β=3 or not).-
If so, proceed to step 812.
ステップS12・・・βに「1」が加算される。。Step S12... "1" is added to β. .
次いで、ステップS9へ進み、文字Bの第2ブロツクの
アドレスがセットされ、かつ、該ブロックの最上段のメ
モリチップに格納されたデータが読み出される。このデ
ータは、ステップS10で、バッファレジスタ6に格納
される。この操作は、β=3tで続き、文字Bの第3、
第4ブロツクの最上段のデータが次々とバッファレジス
タ6に格納される。β=3になると、ステップ813へ
進む。Next, the process advances to step S9, where the address of the second block of character B is set, and the data stored in the topmost memory chip of this block is read out. This data is stored in the buffer register 6 in step S10. This operation continues with β = 3t, the third of the letter B,
The data at the top of the fourth block are stored in the buffer register 6 one after another. When β=3, the process advances to step 813.
ステップ813・・・上記のようにして、バッファレジ
スタ6に格納された文字AとBのそれぞれのMS1〜4
ブロックの最上段のデータがバッファコントロール信号
によシパツファレ)y。Step 813: MS1 to MS4 of each of the characters A and B stored in the buffer register 6 as described above.
The data at the top of the block is transmitted by the buffer control signal).
り6からプリントデータとして出力され、プリントされ
る。The data is output as print data from the printer 6 and printed.
ステップ814・・・行選択信号が8か否か判断され、
ノーであればステップ815へ進む。Step 814...It is determined whether the row selection signal is 8 or not;
If no, the process advances to step 815.
ステップ815・・・行選択信号が1加算される。Step 815: 1 is added to the row selection signal.
次に、ステップS4へ進む。続いて、萌述のステップ8
4.85.86.87 、S8が順次寅行される。これ
によって、文字Aの第1.2,3゜4ブロックのメモリ
アレイの上から2段目のメモリチップに記憶されている
データが読み出される。Next, the process advances to step S4. Next, step 8 of Moeju
4.85.86.87, S8 is executed sequentially. As a result, the data stored in the memory chip in the second stage from the top of the memory array of the 1st, 2nd, 3rd and 4th blocks of the character A is read out.
これが終ると、ステップ89 、810,811,81
2へ進む。そして、文字Bの第1.2,3.4ブロツク
のメモリアレイの上から2段目のメモリチップに記憶さ
れているデータが読み出される。。Once this is done, steps 89, 810, 811, 81
Proceed to step 2. Then, the data stored in the memory chips of the 1st, 2nd and 3.4th blocks of the character B in the second stage from the top of the memory array are read out. .
これらの文字A、Hの第1.2,3.4ブロツクの第2
段目のデータは、ステップ813でバッファレジスタ6
よシ読み出され、プリントされる。The second of the 1.2, 3.4 blocks of these letters A, H
The data in the row is stored in the buffer register 6 in step 813.
It is then read out and printed.
上記の繰シ返しにより、ステップ814で行選択信号が
8になるまで繰作が進むと、文字AおよびBのそれぞれ
の第1〜4ブロツクまでのデータの読み出しが終了し、
またこれらのデータはプリントアウトされる。行選択信
号が8に等(−くなると、ステップS16へ進む。When the above-mentioned repetition progresses until the row selection signal reaches 8 in step 814, reading of the data of the first to fourth blocks of each of characters A and B is completed.
Also, these data are printed out. When the row selection signal becomes equal to 8 (-), the process advances to step S16.
ステップ816・・・(a+α)が16rcなりたか否
かの判断がなされる。すなわち、文字A、Hについて、
第16プロソクまでのデータの読み出しが終了したか否
かの判断がなされる。ノーであれば、ステップ817へ
進む。Step 816...A determination is made as to whether (a+α) has become 16rc. That is, for letters A and H,
A determination is made as to whether reading of data up to the 16th process has been completed. If no, proceed to step 817.
ステップ817−aに(B+a+1 ) + bに(b
+β+1)が代入される。Step 817-a (B+a+1) + b (b
+β+1) is substituted.
そして、ステップS3から順次操作が繰シ返される。ス
テップS17以後の1サイクルにより、文字A、Bの第
5.6,7.8ブロツクのメモリアレイに格納されてい
るデータを、それぞれのブロックの最上段から順次読み
出し、これをプリントアウトする。これが終ると、ステ
ップ814のa+αは8になる1、このため、ステップ
S16へ進む。The operations are then repeated sequentially from step S3. In one cycle after step S17, the data stored in the memory arrays of the 5.6th and 7.8th blocks of characters A and B are sequentially read from the top of each block and printed out. When this is completed, a+α in step 814 becomes 8 (1), so the process advances to step S16.
以上のステップが順次行なわれると、横書き用の文字パ
ターンrAB Jがプリントアウトされることは明らか
であろう。It will be clear that if the above steps are performed in sequence, the character pattern rAB J for horizontal writing will be printed out.
次に、縦書き用の文字パターン「<薗」出力を得る場合
の本実施例の動作を、第10図のフローチャートを参照
しつつ説明する。Next, the operation of this embodiment when obtaining the output of the character pattern "<sono" for vertical writing will be explained with reference to the flowchart of FIG.
コントロール回路4に図示されていない入力装置から縦
書き用の文字パターン「<p」を出力せよという指令が
来ると、コントロール回路4はスタートする。そして、
次のようなステップの処理を開始する。When the control circuit 4 receives a command from an input device (not shown) to output a character pattern "<p" for vertical writing, the control circuit 4 starts. and,
Begin processing steps such as:
ステップS20・・・文字Aの先頭番地004′!11
−アドレスaに代入する3、また、文字Bの先頭番地1
04をアドレスbに代入する。Step S20...Start address 004' of character A! 11
- 3 to be assigned to address a, and the first address of character B, 1
Assign 04 to address b.
ステップS21・・・行/列切換イ1キ号を列にし、行
/列セレクタ50列を選択する。Step S21...The row/column switch No. 1 is set to the column, and the row/column selector 50 selects the column.
ステップ822・・・列選択信号を1−1」にし、行選
択信号を「0」にする。Step 822: Set the column selection signal to "1-1" and set the row selection signal to "0".
ステップ823・・・α、βに共に0を代入する。Step 823...Substitute 0 into both α and β.
ステップ824・・メモリアドレスをa+nにセットす
る。ここではa+αは004になるから文字Aを記憶し
ているメモリの第4ブロツクのメモリアレイが選択され
る。Step 824: Set memory address to a+n. Here, since a+α is 004, the memory array of the fourth block of memory storing the character A is selected.
ステップ825・・・ステップ822で列選択信号が「
1」にされているから、第4ブロツクのメモリアレイの
最古列のメモリチップに記憶されているデータが読み出
され、バッファレジスタ6に記憶される。Step 825...In step 822, the column selection signal is
1'', the data stored in the memory chip in the oldest column of the memory array of the fourth block is read out and stored in the buffer register 6.
ステップ826・・・α=12か否かが判断され、ノー
であればステップ827へ進ム。Step 826: It is determined whether α=12, and if no, the process proceeds to step 827.
ステップS27・・・αに4が加算される。Step S27...4 is added to α.
これによって、メモリアレイアドレスはa+α=008
に’x C、文字Aの第8ブロツクのメモリアレイが
選択される。そして、第8ブロツクの最古列のメモリチ
ップに記憶されているデータがバッファレジスタ6に格
納される。As a result, the memory array address is a+α=008
'x C, the 8th block of memory array with letter A is selected. Then, the data stored in the oldest row memory chip of the eighth block is stored in the buffer register 6.
ステップ827で、αにさらに4が加算されると、メモ
リアレイアドレスa+αは012になる。このため、文
字Aの第12ブロツクが選択され、前記と同様にこのブ
ロックの最古列のメモリチップに記憶されているデータ
がバッファレジスタ6に読・振出される。In step 827, when 4 is further added to α, the memory array address a+α becomes 012. Therefore, the twelfth block of the letter A is selected, and the data stored in the memory chip in the oldest row of this block is read and transferred to the buffer register 6 in the same manner as described above.
続い1、第16ブロソクの最古列のデータが読み出され
る。Subsequently, the data in the oldest column of the 1st and 16th blocks is read out.
以上が終了すると、α−12となり、ステップ828へ
進む。。When the above is completed, the value becomes α-12, and the process proceeds to step 828. .
ステップ828・・・メモリアレイアドレスfr:b+
Iにセットする。ここでは、b→βは104になるから
、文字Bの第4ブロツクのメモリアレイが選ばれる。そ
して、列選択信号が「1」であるので、文字Bの第4ブ
ロツクのメモリアレイの最古列のデータが読み出される
。Step 828...Memory array address fr:b+
Set to I. Here, since b→β becomes 104, the memory array of the fourth block of letter B is selected. Since the column selection signal is "1", data in the oldest column of the memory array of the fourth block of character B is read out.
ステップ829・・・上記メモリよりy、み出されたデ
ータハパソファレジスタ6に格納サレル。Step 829: The data extracted from the memory is stored in the Hapa Sofa register 6.
ステップ830・・・β=12であるか否かが判断され
、否でおれば、ステップ831へ進む。Step 830... It is determined whether β=12, and if not, the process proceeds to step 831.
ステップ831・・・βに4が加算される。Step 831...4 is added to β.
このため、メモリアドレスb+/は108となり、文字
Bの第8ブロツクの最古列のデータが読み出される。以
F同様に、文字Bの第12.第16プロソクの最古列の
データが読み出され、それぞれバッファレジ7タ6に格
納される。Therefore, the memory address b+/ becomes 108, and the data in the oldest column of the eighth block of character B is read out. Similarly to F, the 12th . of letter B. The data in the oldest column of the 16th prosok is read out and stored in the buffer register 7 and register 6, respectively.
以上が終了すると、β=12となり、次のステップ83
2へ進む。When the above steps are completed, β=12, and the next step 83
Proceed to step 2.
ステップ832・・・バッファレジスタに蓄積された文
字Aおよび文字Bのそれぞil、のメモリの第4 、8
、12 、l 6ブロツクの最古列のデータが、バッ
フ ’7レジスタ6から読み出され、プリントアウトさ
れる。。Step 832...Character A and character B stored in the buffer register, il, 4th and 8th in memory, respectively.
, 12, l The data in the oldest column of the 6 blocks is read from the buffer '7 register 6 and printed out. .
ステップS33・・・列選択信号が8になったかどうか
が判断されノーでおれば、ステップS34へ進む。Step S33: It is determined whether the column selection signal has reached 8. If the answer is NO, the process proceeds to step S34.
ステップ834・・・列選択信号を1増加する。Step 834: Increment the column selection signal by 1.
・・以上前記と同じ処理をする。この処理は、列選択信
号が「2」という条件で行なわれるから、文字Aを記憶
するメモリおよび文字Bt−記憶するメモリの第4.8
,12.16プロソクの右から2列目のデータがプリン
トアウトされる。...Perform the same processing as above. This process is performed under the condition that the column selection signal is "2", so the memory for storing the character A and the memory for storing the character Bt-4.
, 12.16 The data in the second column from the right of the prosock is printed out.
以上同様に列選択信号が「8」になるまで、上記と同じ
処理が繰り返される。これによって、文字Aおよび文字
Bのメモリの第4.8,12.16ブロツクのデータが
最右列から順に読み出され、プリントアウトされる。列
選択信号が「8」になると、ステップS35へ進む。The same process as above is repeated until the column selection signal becomes "8". As a result, the data of the 4.8th and 12.16th blocks of the memory for characters A and B are sequentially read out from the rightmost column and printed out. When the column selection signal becomes "8", the process advances to step S35.
ステップ835・・・a+α=13が成立するか否かが
判断される。ノーであれば、ステップ836へ進む、。Step 835... It is determined whether a+α=13 holds. If no, proceed to step 836.
ステップ836・・・aにa−1,すなわち003が代
入され、bにb−1、すなわち103が代入される。そ
して、前記したステップ822〜5341でが実行され
る。これによって、文字Aおよび文字Bの第3.7,1
1.15ブロツクのメモリアレイが、最右列から順々に
右方の列へと読み出される。Step 836... a-1, that is, 003, is substituted for a, and b-1, that is, 103, is substituted for b. Then, steps 822 to 5341 described above are executed. By this, the 3.7, 1 of letters A and B
1.15 blocks of the memory array are read out sequentially from the rightmost column to the right column.
文字AおよびBの第3.7,11.15ブロツクの読み
出しが終了すると、ステップ835のa+σは15とな
シ、再度ステップ836へ進む。ステップ336ではa
K 002、bに102が代入され、これニ続くステ
ップ822〜834の処理により、文字AおよびBf)
第2.13,10.14ブロツクのメモリアレイが最右
列から屡次左方の列へと読み出される。When the reading of the 3.7th and 11.15th blocks of characters A and B is completed, a+σ in step 835 becomes 15, and the process returns to step 836. In step 336 a
102 is assigned to K 002, b, and through the subsequent processing of steps 822 to 834, characters A and Bf)
The memory arrays of blocks 2.13, 10.14 are read out from the rightmost column to the leftmost column.
これが終了すると、ステップS35のa+σは14とな
り、再度ステップ836へ進む。そして、これに続くス
テップ822〜834の処理により、文字AおよびBの
第1.5,9.13ブロツクのメモリアレイが読み出さ
れる。When this is completed, a+σ in step S35 becomes 14, and the process proceeds to step 836 again. Then, through the subsequent steps 822 to 834, the memory arrays of the 1.5th and 9.13th blocks of characters A and B are read out.
このようにして、文字AとBの縦書き用文字パターンr
、11gJが読み出されプリント−アウトされると、ス
テップ835のa+α=13になる。このため、コント
0−2回路4の処理は終了する。In this way, the character pattern r for vertical writing of characters A and B
, 11gJ are read out and printed out, a+α=13 in step 835. Therefore, the processing of the control 0-2 circuit 4 ends.
以上のようにして、本実施例ではマトリックス状に配置
されたメモリチップから、横方向又は縦方向に行単位又
は列単位で任意にデータを読み出すことができるので、
横書き用の文字および縦書き川の文字を任意に出力し、
これをノ°リントアウト又はティスゲレイに表示するこ
とができる。As described above, in this embodiment, data can be arbitrarily read out in rows or columns in the horizontal or vertical direction from the memory chips arranged in a matrix.
Output characters for horizontal writing and vertical writing freely,
This can be displayed in the printout or in the display.
なお、前記実施例では1つの文字を記憶しているメモリ
が32ビツト×32ビツトからなり、これらが8ピノ]
・×8ビットのブロックの集まりから形成されているど
したが、これは説明な簡単にするために2ニリよシに限
定したにすぎない。したがって、このよりな収値に限定
されず、454図で述べたように、これ1.1一般化し
でもよいことり、勿論である。In the above embodiment, the memory that stores one character consists of 32 bits x 32 bits, and these are 8 pins].
・Although it has been said that it is formed from a collection of ×8 bit blocks, this is only limited to 2 bits to simplify the explanation. Therefore, the present invention is not limited to this higher yield value, and of course may be generalized to 1.1 as described in FIG. 454.
り上の説明から明らかなように、本発明によれば、容量
の小さいメモリで、縦書きおよび横引き用の文字パター
ンを発生することができる。しかもその処理時間は、本
発明のメモリ秤量と同じメモリを用いて縦駒きおよび横
書きの両方の文字パターンを発生させるようにした従来
の方式(従来技術の所で述べた第2の方式)に比べて大
幅に短縮されるという効果がある。例えば、約紀実施例
で説明したよりに、32ビツト×32ビツトのメモリを
8ビツト×8ビツトのブロックの集まりから形成した場
合には、約1/8に短縮することができる。したがって
、本発明による縦横両用文字パターン発生装置は、高速
処理を必要とするラヌタスキャン方式に適しているとい
うことができる。As is clear from the above description, according to the present invention, character patterns for vertical writing and horizontal writing can be generated with a memory having a small capacity. Moreover, the processing time is shorter than that of the conventional method (the second method described in the section of the prior art) that uses the same memory as the present invention to generate both vertical and horizontal character patterns. This has the effect of significantly shortening the time. For example, if a 32-bit x 32-bit memory is formed from a collection of 8-bit x 8-bit blocks as described in the embodiment, the memory size can be reduced to about 1/8. Therefore, it can be said that the vertical and horizontal character pattern generating device according to the present invention is suitable for the Lanuta scan method, which requires high-speed processing.
第1図は、横書きおよび縦書き文字パターンの概念図、
第2図および第3図は32ビツト×32ビツトのメモリ
に記憶された文字パターン「A」の概念図、第4図は本
発明に適用されるメモリに記憶された文字パターンrA
Jの概念図、第5図は本発明の一実施例に適用される8
ビツト×8ビツトのブロックを集めることによシ形成さ
れた32ビツト×32ビツトのメモリに記憶された文字
パターン「A」および「B」の概念図、第6図は本発明
の一実施例のブロック図、第、7図はビット数を減らし
て詳細に説明した第6図のメモリアレイの詳細ブロック
図、第8図は第6図のメモリアレイのブロック図、第9
図は横書き用の文字パターンrABJを出力する場合の
第6図のコントロール回路の機能を説明するだめのフロ
ーチャート、第JO図d、縦■き用の文字パターン「<
m」を出力する場合の前記コントロール回路の機能を説
明するためのフローチャートである。
■・・・メモリアレイ(メモリブロック)、2・・・行
データセレクタ、3・・・列テークセレクタ、4・・・
コントロール回路、5・・・行/列セレクタ、6・・・
バッファレジスタ
代理人弁理士 平 木 道 人 外1名第1図
(Q)
(シ)
第5図
32ビヂト 32
ビ・シト第2図
32ビ、ト
第3図
32ビ〜トFigure 1 is a conceptual diagram of horizontal writing and vertical writing character patterns.
2 and 3 are conceptual diagrams of the character pattern "A" stored in a 32-bit x 32-bit memory, and FIG. 4 is a conceptual diagram of the character pattern rA stored in the memory applied to the present invention.
A conceptual diagram of J, FIG. 5, is applied to one embodiment of the present invention.
FIG. 6 is a conceptual diagram of character patterns "A" and "B" stored in a 32-bit x 32-bit memory formed by collecting blocks of bits x 8 bits. 7 is a detailed block diagram of the memory array of FIG. 6 with a reduced number of bits, and FIG. 8 is a block diagram of the memory array of FIG. 6, and FIG. 9 is a block diagram of the memory array of FIG.
The figure is a flowchart explaining the function of the control circuit in Figure 6 when outputting the character pattern rABJ for horizontal writing.
2 is a flowchart for explaining the function of the control circuit when outputting "m". ■...Memory array (memory block), 2...Row data selector, 3...Column take selector, 4...
Control circuit, 5... Row/column selector, 6...
Buffer Register Patent Attorney Michihito Hiraki and 1 other person Figure 1 (Q) (S) Figure 5 32 bits 32
Figure 2: 32 bits, Figure 3: 32 bits
Claims (1)
らなりz i個の゛アドレスで該メモリチップに記憶
されている該アドレスのデータが同時に読み出されるメ
モリブロック、該メモリブロックを形成ノーる前記メモ
リチップの最上段から下段に向けて順次データを選択出
力する行データセレクタ、該メモリブロックを形成する
前記メモリチップの最右列から左方の列に向けて順次デ
ータを選択出力する列データセレクタ、該行デ・−タセ
レクタおよび列データセレクタの出力のいずれか一方を
選択出力する行/列セレクタ、該行/列セレクタを通っ
たデータを1ライン分一時記憶するバッファレジスタ、
ならびに前記メモリブロックにはメモリアレイアドレス
信号を、前記性および列データセレクタの各々には行選
択信号および列選択信号を、前記行/列セレクタには行
/列データ切換信号を、前記バッフ7レジスタにはバク
ファコントロール信号金出力するコン)u−ル回路を具
備したことを特徴とする縦横両用文字パターン発生装置
。(1) A memory block consisting of a plurality of memory chips arranged in a matrix, from which data at addresses stored in the memory chips is simultaneously read out using z i addresses, and the memory forming the memory block. a row data selector that sequentially selects and outputs data from the top to the bottom of the chip; a column data selector that sequentially selects and outputs data from the rightmost column to the left column of the memory chip forming the memory block; a row/column selector that selects and outputs either the output of the row data selector or the column data selector; a buffer register that temporarily stores one line of data passing through the row/column selector;
and a memory array address signal to the memory block, a row selection signal and a column selection signal to each of the gender and column data selectors, a row/column data switching signal to the row/column selector, and a row/column data switching signal to the buffer 7 register. 1. A character pattern generator for vertical and horizontal use, characterized in that it is equipped with a controller circuit for outputting a background control signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57190800A JPS5981685A (en) | 1982-11-01 | 1982-11-01 | Vertical/horizontal character pattern generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57190800A JPS5981685A (en) | 1982-11-01 | 1982-11-01 | Vertical/horizontal character pattern generator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5981685A true JPS5981685A (en) | 1984-05-11 |
Family
ID=16263946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57190800A Pending JPS5981685A (en) | 1982-11-01 | 1982-11-01 | Vertical/horizontal character pattern generator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5981685A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61103189A (en) * | 1984-10-26 | 1986-05-21 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Data transfer |
-
1982
- 1982-11-01 JP JP57190800A patent/JPS5981685A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61103189A (en) * | 1984-10-26 | 1986-05-21 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Data transfer |
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