JPS59761A - 複数プロセツサによる画像処理方式 - Google Patents
複数プロセツサによる画像処理方式Info
- Publication number
- JPS59761A JPS59761A JP57110974A JP11097482A JPS59761A JP S59761 A JPS59761 A JP S59761A JP 57110974 A JP57110974 A JP 57110974A JP 11097482 A JP11097482 A JP 11097482A JP S59761 A JPS59761 A JP S59761A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- processors
- screen
- processing
- slave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Multi Processors (AREA)
- Image Processing (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数のプロセッサにより制御されるラスター
スキャン方式のグラフィックディスプレイシステムにお
いて、各プロセッサの稼動率を向上させるように画面要
素たとえば画素とプロセッサの対応づけ及び、プロセッ
サ間の結合を行なう画像処理方式に関する。
スキャン方式のグラフィックディスプレイシステムにお
いて、各プロセッサの稼動率を向上させるように画面要
素たとえば画素とプロセッサの対応づけ及び、プロセッ
サ間の結合を行なう画像処理方式に関する。
技術の背景
従来性なわれている複数のプロセッサによるラスタース
キャン方式グラフィックディスプレイシステムにおいて
は１表示画面をブロックに分割して、各ブロックの処理
を別々のプロセッサに割り当て、並行処理を行なわせて
いる。そのため発生させる図形の大きさ１位置によシ稼
動するプロセッサの負荷に偏りが生じて、プロセッサ全
体での総合的な稼動率が低下し、プロセッサの台数を増
やしても、その割には画像処理速度が向上しないという
欠点がある。
キャン方式グラフィックディスプレイシステムにおいて
は１表示画面をブロックに分割して、各ブロックの処理
を別々のプロセッサに割り当て、並行処理を行なわせて
いる。そのため発生させる図形の大きさ１位置によシ稼
動するプロセッサの負荷に偏りが生じて、プロセッサ全
体での総合的な稼動率が低下し、プロセッサの台数を増
やしても、その割には画像処理速度が向上しないという
欠点がある。
第１図は、上記従来方式のグラフィックディスプレイシ
ステム構成例を概略的に示したものである。同図におい
て、１はグラフィックディスプレイの画面領域、２は表
示される図形、３はマスタプロセッサ、４乃至７はスレ
ーブプロセッサの乃至■を示す。
ステム構成例を概略的に示したものである。同図におい
て、１はグラフィックディスプレイの画面領域、２は表
示される図形、３はマスタプロセッサ、４乃至７はスレ
ーブプロセッサの乃至■を示す。
画面領域は、垂直方向に４つの画面ブロック■。
ｎ、ｍ、 ■に分割され、そして各ブロック内の図形処
理は、それぞれ４台のスレーブプロセッサの。
理は、それぞれ４台のスレーブプロセッサの。
■、■、■によって分担して行なわれる。マスクプロセ
ッサ３は、！スレーブプロセッサのスケジュール管理、
外部周辺装置との通信制御等を行なう。
ッサ３は、！スレーブプロセッサのスケジュール管理、
外部周辺装置との通信制御等を行なう。
各スレーブプロセッサの稼動率は、担当する画面ブロッ
クに含まれる図形部分の演算量できまるから、たとえば
図示の例では９図形の多い画面ブロック■を処理するス
レーブプロセッサ■の稼動率がもつとも高く１次いでス
レーブプロセッサの。
クに含まれる図形部分の演算量できまるから、たとえば
図示の例では９図形の多い画面ブロック■を処理するス
レーブプロセッサ■の稼動率がもつとも高く１次いでス
レーブプロセッサの。
■と続く。しかし、スレーブプロセッサ■は全く処理す
べき負荷をもっていない。
べき負荷をもっていない。
このように１画面上で図形が偏在していたり。
図形発生に要する演算量に偏シが起るのは１通常のグラ
フィック処理において極く普通のことであるから、スレ
ーブプロセッサの台数を増加して並行処理数を多くシ９
画像処理速度の向上を図ろうとしても９期待する程には
上らないという結果になる。
フィック処理において極く普通のことであるから、スレ
ーブプロセッサの台数を増加して並行処理数を多くシ９
画像処理速度の向上を図ろうとしても９期待する程には
上らないという結果になる。
発明の目的および構成
本発明の目的は、上述した従来方式における問題点を解
決するために、複数のプロセッサに対して１画像処理の
負荷が可能な限り均等に分配されるような画面要素の割
り当て方式を提供することにある。
決するために、複数のプロセッサに対して１画像処理の
負荷が可能な限り均等に分配されるような画面要素の割
り当て方式を提供することにある。
本発明は、そのための構成として、複数のプロセッサを
用いたラスタースキャン方式のグラフィックディスプレ
イシステムにおいて、ラスターのスキャン方向に隣接す
る画面要素を異なるプロセッサで制御し、更にそれら隣
接する画面要素を制御するプロセッサどうしの結合を他
のプロセッサとの結合より密にしたことを特徴としてい
る。
用いたラスタースキャン方式のグラフィックディスプレ
イシステムにおいて、ラスターのスキャン方向に隣接す
る画面要素を異なるプロセッサで制御し、更にそれら隣
接する画面要素を制御するプロセッサどうしの結合を他
のプロセッサとの結合より密にしたことを特徴としてい
る。
発明の実施例
第２図、１３ｍは９不発明方式全概念的に示す説明図で
ある。
ある。
本発明方式は、第２図 １に例示するように１画面のラ
スタ一方向に配列される画素の１個あるいは複数個毎に
、複数プロセッサの各々に処理を分配するものである。
スタ一方向に配列される画素の１個あるいは複数個毎に
、複数プロセッサの各々に処理を分配するものである。
そのため、第３図 に例示するように、Ｘ方向における
画像処理単位をΔＸとすると、各プロセッサは、ΔＸず
つずれたＸ座標値を分担し、かつプロセッサ数が４台で
あれは゛。
画像処理単位をΔＸとすると、各プロセッサは、ΔＸず
つずれたＸ座標値を分担し、かつプロセッサ数が４台で
あれは゛。
４Δプ毎に図形要素の演算を実行することになる。
その結果、各プロセッサが分担する処理対象の画面要素
は９画面全体に亘って、細かく均一に分散することにな
り、各プロセッサの画像処理負荷の均等化を図ることが
できる。
は９画面全体に亘って、細かく均一に分散することにな
り、各プロセッサの画像処理負荷の均等化を図ることが
できる。
第４図は９本発明実施例のグラフィックディスプレイシ
ステムの構成図である。
ステムの構成図である。
同図において、８はマスタプロセッサ、９乃至１２はル
個のプロセッサモジュールＰＭ■乃至ＰＭ■を示す。ま
た１３はシステムコントロール回路、１４はシフトレジ
スタを示す。ＰＭ■〜■の各々は、スレーブプロセッサ
、マルチプレクサＭＰＸ、 リフレッシュメモリによ
り構成されている。ＭＰＸは、リフレッシュメモリに対
す仝システムコントロールアドレスとスレーブプロセッ
サのアクセスアドレスとを切り換える。リフレッシュメ
モリは、各ビットが画素に対応するように構成され、こ
れをラスタースキャンと同期させて読み出すことにより
画像出力が得られる。また、各スレーブプロセッサは、
隣り同士がディジーチェインの割り込みループにより結
合されている。
個のプロセッサモジュールＰＭ■乃至ＰＭ■を示す。ま
た１３はシステムコントロール回路、１４はシフトレジ
スタを示す。ＰＭ■〜■の各々は、スレーブプロセッサ
、マルチプレクサＭＰＸ、 リフレッシュメモリによ
り構成されている。ＭＰＸは、リフレッシュメモリに対
す仝システムコントロールアドレスとスレーブプロセッ
サのアクセスアドレスとを切り換える。リフレッシュメ
モリは、各ビットが画素に対応するように構成され、こ
れをラスタースキャンと同期させて読み出すことにより
画像出力が得られる。また、各スレーブプロセッサは、
隣り同士がディジーチェインの割り込みループにより結
合されている。
プロセッサモジュールＰＭ■〜■は、それぞれ画面上の
各ラスターについて、連続する画面要素（たとえば画素
）ヲ、順番に分担し、かつル個の画面要素毎に図形の発
生その他の演算処理を実行するように、内部的にプログ
ラムされている。
各ラスターについて、連続する画面要素（たとえば画素
）ヲ、順番に分担し、かつル個の画面要素毎に図形の発
生その他の演算処理を実行するように、内部的にプログ
ラムされている。
マスタプロセッサ８は、外部回路から入力される画像処
理命令、たとえば２つの座標値を与えてその間を直線で
結ばせるコマンド、あるいは中心と半径を与えて円を描
かせるコマンド等を解釈して、全スレーブプロセッサに
並列に処理命令を与工、マタシステムコントロール回路
１３に制御信号を送る。
理命令、たとえば２つの座標値を与えてその間を直線で
結ばせるコマンド、あるいは中心と半径を与えて円を描
かせるコマンド等を解釈して、全スレーブプロセッサに
並列に処理命令を与工、マタシステムコントロール回路
１３に制御信号を送る。
システムコントロール回路１３ ｐ、マスタプロセッサ
８の制御の下に、リフレッシュメモリに対するリフレッ
シュアドレスの供給、シフトレジスタ１４に対するシフ
トクロックの供給をはじめとする、システムのための各
種のタイミングコントロール信号を発生する。
８の制御の下に、リフレッシュメモリに対するリフレッ
シュアドレスの供給、シフトレジスタ１４に対するシフ
トクロックの供給をはじめとする、システムのための各
種のタイミングコントロール信号を発生する。
シフトレジスタ１４は、各プロセッサモジュールＰＭが
９画面の水平方向の順次の座標位置を並列に分担して演
算した結果を、座標位置が連続する画像信号として合成
するための、並列−直列変換器として機能する。
９画面の水平方向の順次の座標位置を並列に分担して演
算した結果を、座標位置が連続する画像信号として合成
するための、並列−直列変換器として機能する。
第５図は、シフトレジスタ１４の実施例を示す。
図示のシフトレジスタはル×ｍビットの容量をもち、ｎ
個のプロセッサモジュールの各々が９ｍ個の画面要素に
ついて行なった演算結果（ｒｌＬ本のデータ線出力）を
ｎビットずつｍ組並列に格納し。
個のプロセッサモジュールの各々が９ｍ個の画面要素に
ついて行なった演算結果（ｒｌＬ本のデータ線出力）を
ｎビットずつｍ組並列に格納し。
直列に出力する。
第６図は、シフトレジスタ１４の他の実施例を示す。本
実施例では、高速動作可能なシフトレジスタの使用量を
減らすため、シフトレジスタ全体を２段に構成１〜でい
る。図中、１４−０はｎビットの高速動作シフトレジス
タ、１４−１乃至１４− ｎ、は、シフトレジスタ１４
−ｏの動作クロックの１７ ｎ分周クロックで動作する
低速動作シフトレジスタである。ＰＭ■〜■の各ｍ本の
データ線出力は、それぞれ、一旦低速動作のシフトレジ
スタ１４−１乃至１４−ｎに並列に格納し９次にこれら
のシフトレジスタから同時に直列にデータを出力し、ｎ
ビットずつ高速動作のシフトレジスタ１４−０に並列に
格納する。シフトレジスタ１４−〇の内容は直列に出力
され、続いて、シフトレジスタ１４−乃至１４−ｎから
再び次のｎビットが格納される。これらの動作１−回繰
り返すことにより、第５図の回路と同一の結果が得ら、
れ・る。また、アートワークも容易となる。
実施例では、高速動作可能なシフトレジスタの使用量を
減らすため、シフトレジスタ全体を２段に構成１〜でい
る。図中、１４−０はｎビットの高速動作シフトレジス
タ、１４−１乃至１４− ｎ、は、シフトレジスタ１４
−ｏの動作クロックの１７ ｎ分周クロックで動作する
低速動作シフトレジスタである。ＰＭ■〜■の各ｍ本の
データ線出力は、それぞれ、一旦低速動作のシフトレジ
スタ１４−１乃至１４−ｎに並列に格納し９次にこれら
のシフトレジスタから同時に直列にデータを出力し、ｎ
ビットずつ高速動作のシフトレジスタ１４−０に並列に
格納する。シフトレジスタ１４−〇の内容は直列に出力
され、続いて、シフトレジスタ１４−乃至１４−ｎから
再び次のｎビットが格納される。これらの動作１−回繰
り返すことにより、第５図の回路と同一の結果が得ら、
れ・る。また、アートワークも容易となる。
第７図に、プロセッサモジュール、特にスレーブプロセ
ッサの内部構成を示す０同図において。
ッサの内部構成を示す０同図において。
１５はバス制御回路であり、共通バスとの結合を制御す
る。１６および１７は入出力ポートであり。
る。１６および１７は入出力ポートであり。
隣接する２つのプロセッサ間での計算結果の授受を行な
うためのディジーチェインによる割り込み信号の結合に
用いられる。１８はＣＰＵであり。
うためのディジーチェインによる割り込み信号の結合に
用いられる。１８はＣＰＵであり。
マスタプロセッサから与えられる座標の計算９画素の制
御等の命令を実行する。１９はメモリであり、ＣＰＵの
プログラム、定数表、あるいは作業域が置かれている。
御等の命令を実行する。１９はメモリであり、ＣＰＵの
プログラム、定数表、あるいは作業域が置かれている。
２０はバス制御回路であり。
リフレッシュメモリに対するアクセス時にバス制御を行
なう。
なう。
ディジーチェインによる割り込み制御は、結線されてい
る両隣りのスレーブプロセッサとの間で優先的な割り込
み処理を行なうためのものであり。
る両隣りのスレーブプロセッサとの間で優先的な割り込
み処理を行なうためのものであり。
垂直あるいは水平に近い斜線を描く場合に、描線を見や
すく修正するための隣接画素の制御などに有効に機能す
る。
すく修正するための隣接画素の制御などに有効に機能す
る。
発明の効果
本発明によれば９図形発生の際に計算しなくてはならな
い座標の数が、各スレーブプロセッサにほぼ均等に分担
されるから、プロセッサの稼動率が高められるとともに
処理時間を短縮できる○さらにディジーチェインによる
隣接プロセッサ間の結合は９本発明におけるように、隣
接画素が隣接プロセッサの対応している場合に、他プロ
セツサとの間での制御や計算結果の授受効率が上り、ス
ループットの低下をおさえることができる。
い座標の数が、各スレーブプロセッサにほぼ均等に分担
されるから、プロセッサの稼動率が高められるとともに
処理時間を短縮できる○さらにディジーチェインによる
隣接プロセッサ間の結合は９本発明におけるように、隣
接画素が隣接プロセッサの対応している場合に、他プロ
セツサとの間での制御や計算結果の授受効率が上り、ス
ループットの低下をおさえることができる。
第１図は従来方式における複数プロセッサを用いたグラ
フィックディスプレイシステムの説明図。 第２図および第３図は本発明方式における複数プロセッ
サを用いたグラフィックディスプレイシステムの説明図
、第４図は、実施例システムの構成図である。第５図お
よび第６図はそれぞれシフトレジスタの実施例回路図、
第７図はプロセッサモジュール、／％にスレーブプロセ
ッサの内部構成図である。 図中、１は画面 ２ 、 ２／、 ２’／は図形、３
および８はマスタプロセッサ、４乃至７および９乃至１
２はスレーブプロセッサ、１３はシステムコントロール
回路、１４はシフトレジスタを示す。 特許出願人 富士通株式会社
フィックディスプレイシステムの説明図。 第２図および第３図は本発明方式における複数プロセッ
サを用いたグラフィックディスプレイシステムの説明図
、第４図は、実施例システムの構成図である。第５図お
よび第６図はそれぞれシフトレジスタの実施例回路図、
第７図はプロセッサモジュール、／％にスレーブプロセ
ッサの内部構成図である。 図中、１は画面 ２ 、 ２／、 ２’／は図形、３
および８はマスタプロセッサ、４乃至７および９乃至１
２はスレーブプロセッサ、１３はシステムコントロール
回路、１４はシフトレジスタを示す。 特許出願人 富士通株式会社
Claims (1)
- 【特許請求の範囲】 複数のプロセッサを用いたラスタースキャン方式のグラ
フィックディスプレイシステムにおいて。 ラスターのスキャン方向に隣接する画面要素を異なるプ
ロセッサで制御し、更にそれら隣接する画面要素を制御
するプロセッサどうしの結合を他のプロセッサとの結合
より密にしたことを特徴とする画像処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110974A JPS59761A (ja) | 1982-06-28 | 1982-06-28 | 複数プロセツサによる画像処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110974A JPS59761A (ja) | 1982-06-28 | 1982-06-28 | 複数プロセツサによる画像処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59761A true JPS59761A (ja) | 1984-01-05 |
Family
ID=14549207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110974A Pending JPS59761A (ja) | 1982-06-28 | 1982-06-28 | 複数プロセツサによる画像処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59761A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60156177A (ja) * | 1984-01-25 | 1985-08-16 | Hironobu Inoue | 画像処理装置 |
| JPS61113375A (ja) * | 1984-11-07 | 1986-05-31 | Nec Corp | 実時間動画プロセッサ |
| JPS61182181A (ja) * | 1985-02-07 | 1986-08-14 | Nichiden Mach Ltd | 画像認識装置 |
| JPS6244354U (ja) * | 1985-09-03 | 1987-03-17 | ||
| JPS62166471A (ja) * | 1986-01-20 | 1987-07-22 | Mitsubishi Electric Corp | 画像デ−タ並列処理方式 |
| US5006795A (en) * | 1985-06-24 | 1991-04-09 | Nippon Telephone and Telegraph Public Corporation | Charged beam radiation apparatus |
-
1982
- 1982-06-28 JP JP57110974A patent/JPS59761A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60156177A (ja) * | 1984-01-25 | 1985-08-16 | Hironobu Inoue | 画像処理装置 |
| JPS61113375A (ja) * | 1984-11-07 | 1986-05-31 | Nec Corp | 実時間動画プロセッサ |
| JPH0431232B2 (ja) * | 1984-11-07 | 1992-05-25 | ||
| JPS61182181A (ja) * | 1985-02-07 | 1986-08-14 | Nichiden Mach Ltd | 画像認識装置 |
| US5006795A (en) * | 1985-06-24 | 1991-04-09 | Nippon Telephone and Telegraph Public Corporation | Charged beam radiation apparatus |
| JPS6244354U (ja) * | 1985-09-03 | 1987-03-17 | ||
| JPS62166471A (ja) * | 1986-01-20 | 1987-07-22 | Mitsubishi Electric Corp | 画像デ−タ並列処理方式 |
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