JPS5974721A - シユミツト・トリガ回路 - Google Patents
シユミツト・トリガ回路Info
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- JPS5974721A JPS5974721A JP57185110A JP18511082A JPS5974721A JP S5974721 A JPS5974721 A JP S5974721A JP 57185110 A JP57185110 A JP 57185110A JP 18511082 A JP18511082 A JP 18511082A JP S5974721 A JPS5974721 A JP S5974721A
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- inverter
- input
- transistor
- waveform shaping
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はたとえばMOS集積回路に使用されるシュミッ
ト・トリガ回路に関するものである。
ト・トリガ回路に関するものである。
従来、シュミット・トリガ回路は入力信号と出力信号と
の間にヒステリシス特性を有していることから雑音余裕
度が大きく、入力信号に含まれる!I音等に対して誤動
作しに<<、また入力信号の立上がり及び立下がりのゆ
るやかなものを予め設定されたスレッシュホールド電圧
で急峻な立上がり及び立下がりをもつ波形に変換する時
などに広く用いられている。ここで、良好なヒステリシ
ス特性をもつシーミツト・トリガ回路として特公昭55
−90130号公報に開示されている従来のシュミット
・トリガ回路の一例を第1図に、その基本回路となる相
補形MOSインバータ(以下CMOSインバータと略祢
する)回路全第2図に、第2図で示したCMOSインバ
ータの入出力特性曲a全第3図に、第1図のシュミット
・トリが回路の各信号のタイミングチャートを第4図に
示す。第1図において1011 Iow及び工。3はP
チャネルMosトランジスタ及びNチャネルMOSトラ
ンジスタからなるCMOSイン・々−タ回路である。N
OI及びN。2はPチャ゛ネルMO8トランジスタ及び
NチャネルMo8 l−ランジスタからなるCMOSナ
ンドf−トであり、それぞれの出力をクロス接続してセ
ット・リセット型フリッグ・フロツノ回路を構成してい
る。入力信号INFiCMOSインバータIOI及びl
112のr−ト入力に接続され、CMOSインバータl
011の出力はC,MOSインパータエ◎3のr−)入
力に接続される。更にCMOSインノ々−夕I01及び
10Bの出力はそれぞれcvosナンドf−トNOIの
セット入力及びリセット入力に接続されている。第2図
において、TPはPチャネルMO8)ランソスタ、TN
はNチャネルMOSトランジスタ、vDDは電;原電位
、GNDは接地電位を表わす。第2図のCMOSインバ
ータの入力VIN対出力VOLITの特性は第3図■に
示す曲線となシ、該入出力特性曲線とVIN ”” v
OUTとの交点を回路閾値電圧vTとすると、VTは次
式で表わされる。。
の間にヒステリシス特性を有していることから雑音余裕
度が大きく、入力信号に含まれる!I音等に対して誤動
作しに<<、また入力信号の立上がり及び立下がりのゆ
るやかなものを予め設定されたスレッシュホールド電圧
で急峻な立上がり及び立下がりをもつ波形に変換する時
などに広く用いられている。ここで、良好なヒステリシ
ス特性をもつシーミツト・トリガ回路として特公昭55
−90130号公報に開示されている従来のシュミット
・トリガ回路の一例を第1図に、その基本回路となる相
補形MOSインバータ(以下CMOSインバータと略祢
する)回路全第2図に、第2図で示したCMOSインバ
ータの入出力特性曲a全第3図に、第1図のシュミット
・トリが回路の各信号のタイミングチャートを第4図に
示す。第1図において1011 Iow及び工。3はP
チャネルMosトランジスタ及びNチャネルMOSトラ
ンジスタからなるCMOSイン・々−タ回路である。N
OI及びN。2はPチャ゛ネルMO8トランジスタ及び
NチャネルMo8 l−ランジスタからなるCMOSナ
ンドf−トであり、それぞれの出力をクロス接続してセ
ット・リセット型フリッグ・フロツノ回路を構成してい
る。入力信号INFiCMOSインバータIOI及びl
112のr−ト入力に接続され、CMOSインバータl
011の出力はC,MOSインパータエ◎3のr−)入
力に接続される。更にCMOSインノ々−夕I01及び
10Bの出力はそれぞれcvosナンドf−トNOIの
セット入力及びリセット入力に接続されている。第2図
において、TPはPチャネルMO8)ランソスタ、TN
はNチャネルMOSトランジスタ、vDDは電;原電位
、GNDは接地電位を表わす。第2図のCMOSインバ
ータの入力VIN対出力VOLITの特性は第3図■に
示す曲線となシ、該入出力特性曲線とVIN ”” v
OUTとの交点を回路閾値電圧vTとすると、VTは次
式で表わされる。。
ここでVthN: NチャネルMOSトランジスタの閾
値電圧、vthP:Pチャネルv1osトランジスタの
閾値電圧、βN二NチャネルMosトランジスタの電流
増幅率、βP二PチャネルMO8)ランノスタの電流増
幅率。
値電圧、vthP:Pチャネルv1osトランジスタの
閾値電圧、βN二NチャネルMosトランジスタの電流
増幅率、βP二PチャネルMO8)ランノスタの電流増
幅率。
上記(1)式でβP〈βN=■とするとVT = Vt
hN、、、 (2) また(1)式を変形して 上記(3)式でβNくβP=ωとするとVT = ”D
O−1vthp l −(4)と
なる。
hN、、、 (2) また(1)式を変形して 上記(3)式でβNくβP=ωとするとVT = ”D
O−1vthp l −(4)と
なる。
以上のようにCMOSインバータ? 構成する各MO8
)ランジスタの電流増幅率βに、βPとの比によって回
路量ffi VT t−(2)式で得らレタvthN(
コの場合の入出力特性曲線は第3図■)から(4)式で
得られたVDD−1vthpl (この場合の入出力特
性面sI/′i第3図@)まで可変できる。ここで、前
記電流増幅率βはMo8 )ランノスタの寸法要素であ
るW/l、 (W ニチャネル長、L:チャネル幅)に
比例する値として得られることから、Mo8 )ランジ
スタの形状を変えることにより電流増幅率βを変化させ
CMOSインバータの回路閾値7丁を可変させ得る。次
に、第1図のシュミット・トリガ回路の動作を説明する
。入力信号INが接続されたCMOSインバータ■す1
及び工◎2は、回可変し得ることに基づき、CMOSイ
ンバータ■o1は高い閾値に、またIowは低い閾値に
設定されているとする。このシュミット・トリが回路の
久方信号IN、出方信号OUT % 0MO8+ 7
F” l’ ) No sの入力信号S、CMOS
インバータ回路■o2の出力信号P及びCMOSナンド
r−トNo2の入力信号Rの各信号のタイミング・チャ
ートを第4図に示す。まず同図において時間T1の状@
を考える。入力信号INの電位は充分低い、従ってフリ
ップ・フロツノ回路のセット入力Sはo1#、リセット
人力Rは“0”となシ出カ信号OUTは“0”となる。
)ランジスタの電流増幅率βに、βPとの比によって回
路量ffi VT t−(2)式で得らレタvthN(
コの場合の入出力特性曲線は第3図■)から(4)式で
得られたVDD−1vthpl (この場合の入出力特
性面sI/′i第3図@)まで可変できる。ここで、前
記電流増幅率βはMo8 )ランノスタの寸法要素であ
るW/l、 (W ニチャネル長、L:チャネル幅)に
比例する値として得られることから、Mo8 )ランジ
スタの形状を変えることにより電流増幅率βを変化させ
CMOSインバータの回路閾値7丁を可変させ得る。次
に、第1図のシュミット・トリガ回路の動作を説明する
。入力信号INが接続されたCMOSインバータ■す1
及び工◎2は、回可変し得ることに基づき、CMOSイ
ンバータ■o1は高い閾値に、またIowは低い閾値に
設定されているとする。このシュミット・トリが回路の
久方信号IN、出方信号OUT % 0MO8+ 7
F” l’ ) No sの入力信号S、CMOS
インバータ回路■o2の出力信号P及びCMOSナンド
r−トNo2の入力信号Rの各信号のタイミング・チャ
ートを第4図に示す。まず同図において時間T1の状@
を考える。入力信号INの電位は充分低い、従ってフリ
ップ・フロツノ回路のセット入力Sはo1#、リセット
人力Rは“0”となシ出カ信号OUTは“0”となる。
次に入力信号INの電位が上昇していき時間T2に達す
るとまず低い閾値に設定されたCMOSインバータto
wが反転して0”となる。
るとまず低い閾値に設定されたCMOSインバータto
wが反転して0”となる。
しかし、この状態では出方信号OUTは変化しない。更
に入力信号INの電位が上昇するとやがて時間T3に達
し高い閾値をもつCMOSイン・−一タIOIも反転し
て0”になる。これにより出力信号OUTが反転し”1
#となる。入力信号INは最も高い電位に達した後、次
第に降下していく。やがて時間T4に達するとまず高い
閾匝ヲもつCIV108インバータIOIが反転して“
1”となる。しかし、この状帽では出力信号OUTは変
化しない。更に入力信号INの電位が降下するとやがて
時間T5に達し低い閾値電位をもつCMOSインバータ
IO2も反転して1”になる。これにより出力信号OU
Tが反転して′1″となる。
に入力信号INの電位が上昇するとやがて時間T3に達
し高い閾値をもつCMOSイン・−一タIOIも反転し
て0”になる。これにより出力信号OUTが反転し”1
#となる。入力信号INは最も高い電位に達した後、次
第に降下していく。やがて時間T4に達するとまず高い
閾匝ヲもつCIV108インバータIOIが反転して“
1”となる。しかし、この状帽では出力信号OUTは変
化しない。更に入力信号INの電位が降下するとやがて
時間T5に達し低い閾値電位をもつCMOSインバータ
IO2も反転して1”になる。これにより出力信号OU
Tが反転して′1″となる。
以上のようにセット・リセット型フリッグ・フロツノ回
路及びCMOSインバータ回路で構成される第1図の回
路は、それぞれのCMOSインノ々−タに設定された異
なる回路閾値により入力信号INと出力信号OUTとの
間にヒステリシス特性音もつシュミット・トリが回路と
して動作する。
路及びCMOSインバータ回路で構成される第1図の回
路は、それぞれのCMOSインノ々−タに設定された異
なる回路閾値により入力信号INと出力信号OUTとの
間にヒステリシス特性音もつシュミット・トリが回路と
して動作する。
〔1イ歌技術の問題点〕
上述したような第1図のシュミット・トリが回路は、3
個のCMOSインノ々−タそれぞれで2個ずつのMQS
トランジスタ素子全必要とし、またフリラグ・フロツ
ノ回路t 11成する2(@のCMOSナンr、r−ト
それぞれで4個ずつのMQS トランジスタ素子を必要
とし、合計14個の素子が必要となる。
個のCMOSインノ々−タそれぞれで2個ずつのMQS
トランジスタ素子全必要とし、またフリラグ・フロツ
ノ回路t 11成する2(@のCMOSナンr、r−ト
それぞれで4個ずつのMQS トランジスタ素子を必要
とし、合計14個の素子が必要となる。
しかし、多数のシュミット・トリが回路を集積回路の一
部として組み込もうとする場合、上述したように素子数
の多い第1図のシュミット・トリが回路を使用するとチ
ッゾサイズの増大につながるので、シュミット・トリガ
回路の使用素子数を極力抑える必要がある。
部として組み込もうとする場合、上述したように素子数
の多い第1図のシュミット・トリが回路を使用するとチ
ッゾサイズの増大につながるので、シュミット・トリガ
回路の使用素子数を極力抑える必要がある。
本発明は上記の事情に鑑みてなされたもので、素子数の
少ない簡単な回路構成であって、シーミツト幅を自由に
可変でき良好なヒステリシス特性を有するシュミット・
トリガ回路を提供するものである。
少ない簡単な回路構成であって、シーミツト幅を自由に
可変でき良好なヒステリシス特性を有するシュミット・
トリガ回路を提供するものである。
すなわち、本発明のシュミット・トリガ回路は、互いに
相異なる回路閾値に設定された第1、第2の波形整形回
路に共通の入力信号を導いて波形整形し、この各波形整
形回路の出力信号を選択回路の2人力として導き、ここ
で2人力の論理レベルが一致したタイミングで入力選択
ヲ切り換えて出力信号の論理レベルを反転させるように
したものである。
相異なる回路閾値に設定された第1、第2の波形整形回
路に共通の入力信号を導いて波形整形し、この各波形整
形回路の出力信号を選択回路の2人力として導き、ここ
で2人力の論理レベルが一致したタイミングで入力選択
ヲ切り換えて出力信号の論理レベルを反転させるように
したものである。
したがって、各波形整形回路はインバータあるいはノン
インバータにより構成でき、選択回路は2個の伝送ダー
トとこれを切り換え制御するだめのインバータとを用い
て構成できるので、使用素子数が少なくて済む。しかも
、前記回路閾値を可変することによ1、リシュミット幅
を自由に可変でき、良好なヒステリシス特性を得ること
ができる。
インバータにより構成でき、選択回路は2個の伝送ダー
トとこれを切り換え制御するだめのインバータとを用い
て構成できるので、使用素子数が少なくて済む。しかも
、前記回路閾値を可変することによ1、リシュミット幅
を自由に可変でき、良好なヒステリシス特性を得ること
ができる。
以下図面を参照して本発明の詳細な説明する。
第5図は本発明のシュミット・トリが回路の基本的なブ
ロック溝成金示しており、第1の波形整形回路51およ
び第2の波形整形回路52は相異なる回路閾値に設定さ
れており、巨いに共通の入力信号をそれぞれの回路閾値
で波形整形するものである。選択回路53は、上記各整
形回路51.52の出力信号零それぞれ入力として導か
れ、この2個の入力の倫理レベルが一致したタイミング
で入力選択を切り換えて出力信号の論理レベルを反転さ
せるものである。
ロック溝成金示しており、第1の波形整形回路51およ
び第2の波形整形回路52は相異なる回路閾値に設定さ
れており、巨いに共通の入力信号をそれぞれの回路閾値
で波形整形するものである。選択回路53は、上記各整
形回路51.52の出力信号零それぞれ入力として導か
れ、この2個の入力の倫理レベルが一致したタイミング
で入力選択を切り換えて出力信号の論理レベルを反転さ
せるものである。
上記第1、第2の波形整形回路51.52は、インバー
タ回路あるいはノンインバータ回路ニよシ実現でき、ま
た選択回路53は伝送r−)回路および177972回
路を用いて少ない素子数で実現できる。
タ回路あるいはノンインバータ回路ニよシ実現でき、ま
た選択回路53は伝送r−)回路および177972回
路を用いて少ない素子数で実現できる。
次に、第5図のシュミット・トリが回路の具体的な回路
構成の一例を第6図に示す。第6図において、Il+1
1及びI3はPチャネルMO8)ランゾスタ及びNチャ
ネルMoSトランジスタからなるCMOSインノf−夕
回路、Ml及びM2はPチャネルMO8)ランゾスタ及
びNチャネルMoSトランジスタからなる伝送r−トで
ある。
構成の一例を第6図に示す。第6図において、Il+1
1及びI3はPチャネルMO8)ランゾスタ及びNチャ
ネルMoSトランジスタからなるCMOSインノf−夕
回路、Ml及びM2はPチャネルMO8)ランゾスタ及
びNチャネルMoSトランジスタからなる伝送r−トで
ある。
入力信号VINはCMOSインバータ11及びI、のr
−ト入力に接続され、CMO,S インバータ1.の
出力vUは伝送r−トM、の入力に、(JIOSインパ
ーク■2の出力vLは伝送r−トM、の入力にそれぞれ
接続される。伝送f−)M、及びM2の出力はワイアー
ド・オア接続され、cViOSインΔ−タI3の入力に
接続されると共に伝送ダートMlのNチャネルMOSト
ランジスタのr −ト及び伝送r−トM、のPチャネル
MO8トランジスタのr−)へも接続される。CMOS
インバータI3の出力VOUTは伝送r−トIV1.の
PチャネルMO8)ランゾスタのダート及び伝送r−)
M2のNチャネルMO8)ランゾスタの?−)に接続さ
れている。
−ト入力に接続され、CMO,S インバータ1.の
出力vUは伝送r−トM、の入力に、(JIOSインパ
ーク■2の出力vLは伝送r−トM、の入力にそれぞれ
接続される。伝送f−)M、及びM2の出力はワイアー
ド・オア接続され、cViOSインΔ−タI3の入力に
接続されると共に伝送ダートMlのNチャネルMOSト
ランジスタのr −ト及び伝送r−トM、のPチャネル
MO8トランジスタのr−)へも接続される。CMOS
インバータI3の出力VOUTは伝送r−トIV1.の
PチャネルMO8)ランゾスタのダート及び伝送r−)
M2のNチャネルMO8)ランゾスタの?−)に接続さ
れている。
前記、従来例で述べたようにCMOSインバータの回路
閾値は、CMOSインバータを構成するPチャネルMO
SトランジスタとNチャネルVIOSトランゾスタの電
流増幅率βを変化させることで可変できることは周知で
ある。本発明の実施例においてもこの原理を利用し、前
記第6図におけるCMOSインバータI1は高い閾値に
、CMOSインバータisは低い閾直に設定されている
とする。
閾値は、CMOSインバータを構成するPチャネルMO
SトランジスタとNチャネルVIOSトランゾスタの電
流増幅率βを変化させることで可変できることは周知で
ある。本発明の実施例においてもこの原理を利用し、前
記第6図におけるCMOSインバータI1は高い閾値に
、CMOSインバータisは低い閾直に設定されている
とする。
次に、第6図のシュミット・トリガ回路の動作を説明す
る。シュミット・トリガ回路の入力信号VIN 、出力
信号VOUT s 0MO8インバータI 1 (D出
力信号vu % CMOSインバータI2の出方信号V
r、 、 CMOSインバータ■30入力信号vAそれ
ぞれのタイミング・チャートを第7図に示す。
る。シュミット・トリガ回路の入力信号VIN 、出力
信号VOUT s 0MO8インバータI 1 (D出
力信号vu % CMOSインバータI2の出方信号V
r、 、 CMOSインバータ■30入力信号vAそれ
ぞれのタイミング・チャートを第7図に示す。
−まず何回において時間T I (GND≦VxN <
CMOSインバータI、の回路閾値)の状態を考える
。
CMOSインバータI、の回路閾値)の状態を考える
。
入力信号VfNの電位は接地電位近辺であるので充分に
低い。よってcMosインパータエ凰及びI2の出力v
U及びvLは共に1#である。この時、伝送グー) M
r −r Mtのいずれか一方が導通しており(伝送
f )Ml 、Ml のワイアード・オア出力″1
mにより伝送r−トM、が導通、M2は非導通である)
、CMOSインバータI3の入力は号Vムは、CMOS
インバータI1の出力@1#とな)出力信号VOUTは
′0”となる。次に、時間T 2 (CMOSインパー
タエ鵞の回路閾値≦VIH(CMOSインバータIlの
回路閾値)に達すると、まず低い閾値に設定されたCM
OSインバータI!の出力V、が反転し′0”となる。
低い。よってcMosインパータエ凰及びI2の出力v
U及びvLは共に1#である。この時、伝送グー) M
r −r Mtのいずれか一方が導通しており(伝送
f )Ml 、Ml のワイアード・オア出力″1
mにより伝送r−トM、が導通、M2は非導通である)
、CMOSインバータI3の入力は号Vムは、CMOS
インバータI1の出力@1#とな)出力信号VOUTは
′0”となる。次に、時間T 2 (CMOSインパー
タエ鵞の回路閾値≦VIH(CMOSインバータIlの
回路閾値)に達すると、まず低い閾値に設定されたCM
OSインバータI!の出力V、が反転し′0”となる。
しかし、この時伝送r−)M2はそれまで通り非導通で
あるから、cviosインバータI、の出力vLが変化
してもcqosインバータ■3の出力信号VOUTは変
化しない。更に、入力信号VINが上昇していき、やが
て時間T 3 (CMOSインバータ■10回路閾値≦
VIN≦Von)に達し、高い閾値をもっCV10Sイ
ンバータINの出力Vυも反転して′0″となる。この
時、伝送f−トM1は導通であるから、CMOSインパ
ータエ30入カ信号vAが11”から′0#へと変化し
出力信号VOUTが反転し11#となる。これにより伝
送f−トM、は導通から非導通に、M2は非導通がら導
通状態に変化する。入力信号VZNは最も高い電位(V
tg=VDD)に達した後、次第に降下していく。やが
て時間T 4 ((JOSインバータI、の回路閾値く
VIN≦Cviosインバータ■1の回路閾値)に達す
ると、まず高い閾値をもつCMOSインバータI。
あるから、cviosインバータI、の出力vLが変化
してもcqosインバータ■3の出力信号VOUTは変
化しない。更に、入力信号VINが上昇していき、やが
て時間T 3 (CMOSインバータ■10回路閾値≦
VIN≦Von)に達し、高い閾値をもっCV10Sイ
ンバータINの出力Vυも反転して′0″となる。この
時、伝送f−トM1は導通であるから、CMOSインパ
ータエ30入カ信号vAが11”から′0#へと変化し
出力信号VOUTが反転し11#となる。これにより伝
送f−トM、は導通から非導通に、M2は非導通がら導
通状態に変化する。入力信号VZNは最も高い電位(V
tg=VDD)に達した後、次第に降下していく。やが
て時間T 4 ((JOSインバータI、の回路閾値く
VIN≦Cviosインバータ■1の回路閾値)に達す
ると、まず高い閾値をもつCMOSインバータI。
の出力Vuが反転して11”となる。しかし、この時伝
送?−)Mlはそれまで通り非導通であるから、CMO
SインバータIlの出力VUが変化してもCMOSイン
バータI3 の出力信号VOtlTは変化しない。更に
入力信号VINの電位が降下すると、やy)j テ時間
T 5 (GND ≦VIN ≦CfVIO8イアバー
JI2の回路閾値)に達し、低い閾値をもつCMOSイ
ンバータI2の出力Vυも反転して@111になる。こ
の時、伝送f−)M2は導通であるから、CMOSイン
バータI3の入力信号vAが“o″がら′1#へと変化
し、出方信号vOU’rが反転し“o″となる。これに
より伝送グー)M!!′i非導通から導通に、M2は導
通がら非導通に変化する。
送?−)Mlはそれまで通り非導通であるから、CMO
SインバータIlの出力VUが変化してもCMOSイン
バータI3 の出力信号VOtlTは変化しない。更に
入力信号VINの電位が降下すると、やy)j テ時間
T 5 (GND ≦VIN ≦CfVIO8イアバー
JI2の回路閾値)に達し、低い閾値をもつCMOSイ
ンバータI2の出力Vυも反転して@111になる。こ
の時、伝送f−)M2は導通であるから、CMOSイン
バータI3の入力信号vAが“o″がら′1#へと変化
し、出方信号vOU’rが反転し“o″となる。これに
より伝送グー)M!!′i非導通から導通に、M2は導
通がら非導通に変化する。
つまり時間T10時と同一の状1服に実る。以上のよう
に伝送ダート回路及びCMOSインバータ回路で構成さ
れた第6図の回路は、それぞれ異なる閾値に設定された
CMOSインバータにより伝送r−トの切換え、をコン
トロールする事で入力信号VINと出力信号VOUTと
の間にヒステリシス特性をもつシュミット・トリが回路
として動作するO 上述した第6図のシュミット・トリガ回路によれば、3
個のCMOSインバータそれぞれで2個ずつのMOSト
ランジスタ素子を使用し、2個の伝送r−トそれぞれで
2個ずつのMOS )ランジスタ素子を使用し、合計1
0個の素子を使用しており、前述した従来例では14個
の素子を必要としたことに比べて使用素子数が約2Aに
減少している。したがって、このように回路構成が1図
単な第6図のシュミット・トリが回路はMOS集積回路
の一部として多数使用する場合に、そのチップサイズを
極力曲えることが可能であり、集積回路化に適している
。しかも、第6図のシュミット・トリガ回路は、従来例
と同様に入力信号VINが入力するCMOSインバータ
II +Is ’に構成する各ViOSトランジスタ
のノ臂うメータを設定し、各電流増幅率βN、βPの比
によって各インバータ11y11の回路閾値を可変する
ことによって、シーミツト幅を自由に可変でき、良好な
ヒステリシス特性を得ることができる。
に伝送ダート回路及びCMOSインバータ回路で構成さ
れた第6図の回路は、それぞれ異なる閾値に設定された
CMOSインバータにより伝送r−トの切換え、をコン
トロールする事で入力信号VINと出力信号VOUTと
の間にヒステリシス特性をもつシュミット・トリが回路
として動作するO 上述した第6図のシュミット・トリガ回路によれば、3
個のCMOSインバータそれぞれで2個ずつのMOSト
ランジスタ素子を使用し、2個の伝送r−トそれぞれで
2個ずつのMOS )ランジスタ素子を使用し、合計1
0個の素子を使用しており、前述した従来例では14個
の素子を必要としたことに比べて使用素子数が約2Aに
減少している。したがって、このように回路構成が1図
単な第6図のシュミット・トリが回路はMOS集積回路
の一部として多数使用する場合に、そのチップサイズを
極力曲えることが可能であり、集積回路化に適している
。しかも、第6図のシュミット・トリガ回路は、従来例
と同様に入力信号VINが入力するCMOSインバータ
II +Is ’に構成する各ViOSトランジスタ
のノ臂うメータを設定し、各電流増幅率βN、βPの比
によって各インバータ11y11の回路閾値を可変する
ことによって、シーミツト幅を自由に可変でき、良好な
ヒステリシス特性を得ることができる。
なお、第6図のシュミット・トリガ回路においては、C
MOSインバータI1およびIzが第5図における第1
の波形整形回路51および第2の波形整形回路52に対
応しており、伝送r −トM1 * M@およびCMO
SインバータI3が第5図における選択回路53に対応
している。
MOSインバータI1およびIzが第5図における第1
の波形整形回路51および第2の波形整形回路52に対
応しており、伝送r −トM1 * M@およびCMO
SインバータI3が第5図における選択回路53に対応
している。
第8図乃至第14図は、それ、ぞれ本発明のシュミット
・トリガ回路の他の具体的回路例を示すものである。第
8図は、第6図に比べて伝送r−トMl として1個の
PチャネルMO8)ランジスタ81を用い、伝送’/”
−トM= として1個のNチャネルMOS )ランジス
タ82を用いた点が異なり、その他は同じであるので第
6図中と同一符号を付している。第9図は、第8図に比
べて伝送r−トM1 としてNチャネルtlil[O8
)ランラスタ91tl−用いると共にインバータI3の
後段にCMOSインバータI4を接続し、インパータエ
3の出力VOUTを伝送ダートM1のr−)入力とし、
イン・々−タ■4の出力voutを伝送r −トM禦用
のトランジスタ92のr−ト入力とした点が異なる。第
10図は、s■s 9図に比べて伝送1’ )Mt
eM意としてそれぞれPチ′ヤネルMO8)ランジス
タ101.102を用い、インバータI3の出力を伝送
r−)M、用トランジスタ102のr−ト入力とし、イ
ンバータ■4の出力を伝送?−)M、用トランジスタ1
01のr−)入力とした点が異なる。第11図は、第6
図に比べてそのインバータI 1 + I * ニ代
えてノンイン・ぐ−タN11 + NI2 k用いた点
が異なる。第12図乃至第14図は第11図に対する変
形例であり、前述した第6図に対する変形例である第8
図乃至第10図と同様に変形されたものであり、この変
形部分に第8図乃至第10図と同じ符号を付している。
・トリガ回路の他の具体的回路例を示すものである。第
8図は、第6図に比べて伝送r−トMl として1個の
PチャネルMO8)ランジスタ81を用い、伝送’/”
−トM= として1個のNチャネルMOS )ランジス
タ82を用いた点が異なり、その他は同じであるので第
6図中と同一符号を付している。第9図は、第8図に比
べて伝送r−トM1 としてNチャネルtlil[O8
)ランラスタ91tl−用いると共にインバータI3の
後段にCMOSインバータI4を接続し、インパータエ
3の出力VOUTを伝送ダートM1のr−)入力とし、
イン・々−タ■4の出力voutを伝送r −トM禦用
のトランジスタ92のr−ト入力とした点が異なる。第
10図は、s■s 9図に比べて伝送1’ )Mt
eM意としてそれぞれPチ′ヤネルMO8)ランジス
タ101.102を用い、インバータI3の出力を伝送
r−)M、用トランジスタ102のr−ト入力とし、イ
ンバータ■4の出力を伝送?−)M、用トランジスタ1
01のr−)入力とした点が異なる。第11図は、第6
図に比べてそのインバータI 1 + I * ニ代
えてノンイン・ぐ−タN11 + NI2 k用いた点
が異なる。第12図乃至第14図は第11図に対する変
形例であり、前述した第6図に対する変形例である第8
図乃至第10図と同様に変形されたものであり、この変
形部分に第8図乃至第10図と同じ符号を付している。
以上、第8図乃至第14図の各シュミット・トリガ回路
は、第7図を参照して前述した第6図のシュミット・ト
リガ回路に準じた動作が行なわれる。
は、第7図を参照して前述した第6図のシュミット・ト
リガ回路に準じた動作が行なわれる。
第15図乃至第22図は、前記第6図乃至第10図の各
シュミット・トリが回路に用いられる閾値可変インバー
タの相異なる具体的回路例を示すものである。第15図
は、定電流源用のNチャネルWiOSトランジスタ15
1を有する差動型の電圧比較回路を利用したものであり
、vDDは電源電位、GNDは接地電位、vrl、fは
問直可変用の基準1圧、INは入力信号、VGは定覗流
決定用制御成圧、T1およびT3はPチャネルMO8)
ランジスタ、I2およびT4はNチャネルMOS )ラ
ンジスタである。第16図は、第15図の変形例であり
、vref入力用およびIN入力用としてそれぞれNチ
ャネルMOS トランジスタT 1’ l T i
ff、用い、負荷用としてPチャネルMO8)ランゾス
タT7 * T! を用いている。
シュミット・トリが回路に用いられる閾値可変インバー
タの相異なる具体的回路例を示すものである。第15図
は、定電流源用のNチャネルWiOSトランジスタ15
1を有する差動型の電圧比較回路を利用したものであり
、vDDは電源電位、GNDは接地電位、vrl、fは
問直可変用の基準1圧、INは入力信号、VGは定覗流
決定用制御成圧、T1およびT3はPチャネルMO8)
ランジスタ、I2およびT4はNチャネルMOS )ラ
ンジスタである。第16図は、第15図の変形例であり
、vref入力用およびIN入力用としてそれぞれNチ
ャネルMOS トランジスタT 1’ l T i
ff、用い、負荷用としてPチャネルMO8)ランゾス
タT7 * T! を用いている。
第17図は、第15図に比べて定電流・原用トランゾス
タ151を省略したものであり、同様に第18図は第1
6図に比べて定電流源用トランジスタ151を省略した
ものであり、いずれも゛電圧比較回路を利用している。
タ151を省略したものであり、同様に第18図は第1
6図に比べて定電流源用トランジスタ151を省略した
ものであり、いずれも゛電圧比較回路を利用している。
第19図および第20図は、それぞれ2個のNチャネル
MOS )ランゾスタ191.192および201.2
02を用いており、INN入力用トランジスタ19゜2
01の閾値電圧を選択設定するものである。
MOS )ランゾスタ191.192および201.2
02を用いており、INN入力用トランジスタ19゜2
01の閾値電圧を選択設定するものである。
同様(第21図および第22図は、それぞれ−VDD電
位の電源と2個のPチャネルMO8)ランジスタ211
,212および221,222を用いておυ、IN入力
用トランジスタ211゜221の閾1fiftE圧を選
択設定するものである。
位の電源と2個のPチャネルMO8)ランジスタ211
,212および221,222を用いておυ、IN入力
用トランジスタ211゜221の閾1fiftE圧を選
択設定するものである。
第23図乃至第26図は、前記第11図乃至第14図の
各シュミット・トリガ回路に用いられる閾値可変ノンイ
ンバータの相異なる具体的回路例を示すものズあって、
それぞれ第15図乃至第18図のインバータにおけるv
ref入力とIN入力とを入れ替えたものである。
各シュミット・トリガ回路に用いられる閾値可変ノンイ
ンバータの相異なる具体的回路例を示すものズあって、
それぞれ第15図乃至第18図のインバータにおけるv
ref入力とIN入力とを入れ替えたものである。
なお、第27図はシュミット・トリガ回路の変形例を示
している。即ち、第1の回路10においては、電源電位
VDDと接立電位GNDとの間に伝送r−ト用のPチャ
ネルMOSトランジスタ11、インバータ用のPチャネ
ルMOSトランジスタ12およびNチャネルVIO8ト
ランジスタ13、スイッチ用のNチャネルViO8)ラ
ンジスタ14が直列に成続され、上記イン・々−タ用ト
ランジスタ12.13の各ダートが共通接続されて入力
端となり、この′9ンパータ用トランゾスタ12゜13
のPレイン相1接続点とスイッチ用トランジスタ14の
r−)とが接続されて出力端となっている。同様に、第
2の回路20もPチャネルMO8)ランゾスタ21.2
2およびNチャネ゛ルMOSトランゾスタ23.24に
より溝成されているが、トランジスタ22.23のドレ
イン相互接続点とトランジスタ21のf−)とが接続さ
れて出力端となっている。また、各回路10゜20の回
路閾値は相異なるよう゛に(たとえば第2の回路20の
方が低くなるように)設定されている。そして、入力信
号VINが上記各回路1θ。
している。即ち、第1の回路10においては、電源電位
VDDと接立電位GNDとの間に伝送r−ト用のPチャ
ネルMOSトランジスタ11、インバータ用のPチャネ
ルMOSトランジスタ12およびNチャネルVIO8ト
ランジスタ13、スイッチ用のNチャネルViO8)ラ
ンジスタ14が直列に成続され、上記イン・々−タ用ト
ランジスタ12.13の各ダートが共通接続されて入力
端となり、この′9ンパータ用トランゾスタ12゜13
のPレイン相1接続点とスイッチ用トランジスタ14の
r−)とが接続されて出力端となっている。同様に、第
2の回路20もPチャネルMO8)ランゾスタ21.2
2およびNチャネ゛ルMOSトランゾスタ23.24に
より溝成されているが、トランジスタ22.23のドレ
イン相互接続点とトランジスタ21のf−)とが接続さ
れて出力端となっている。また、各回路10゜20の回
路閾値は相異なるよう゛に(たとえば第2の回路20の
方が低くなるように)設定されている。そして、入力信
号VINが上記各回路1θ。
200Å力端に接続され、各回路10.20の出力端は
一括接続されてインバータ30の入力端に接続され、こ
のインバータ30の出力端は第1の回路10の伝送ダー
ト用トランジスタ11および第2の回路20のスイッチ
用トランジスタ24のデートに接続されている。
一括接続されてインバータ30の入力端に接続され、こ
のインバータ30の出力端は第1の回路10の伝送ダー
ト用トランジスタ11および第2の回路20のスイッチ
用トランジスタ24のデートに接続されている。
而して、いまVINレベルがパ0”のとき、第1の回路
10のトランジスタ12がオン、トランジスタ13がオ
フ、第2の回路20のトランジスタ22がオン、トラン
ジスタ23がオフになり、インバータ300Å力は″′
1″レベル、出力voυ丁は“0”レベル、したがって
第1の回路10のトランジスタ11.14は共にオンに
なり、第2の回路2oのトランジスタ21.24は共に
オフになっている。次に、■!Nし4ルが第2の回路2
0の回路閾値以上であって第1の回路10の回路閾値よ
り低い値になると、第1の回路10に変化はなく、第2
の回路2oにおいてはトランジスタ22がオフ、トラン
ジスタ23がオンになり得る状態になるが、インバータ
30の入出力は変化しない。次に、■!Nレベルが第1
の回路10の回路閾値以上になると、第1の回路10の
トランジスタ12がオフ、トランジスタ13がオンにな
り、インバータ30の入力は@0“レベル、出力voυ
Tは′l#レベル、したがって第2の回路20のトラン
ジスタ21.23+24は共にオンになり、第1の回路
10のトランジスタ11.14は共にオフになる。次に
、vINレベルが第1の回路10の回路閾値より低くか
つ第2の回路2oの回路閾値以上の値になると、第2の
回路2oに変化はなく 1.!1の回路IOにおいては
トランジスタ13がオフ、トランジスタ12がオンにな
り得る状態になるが、インバータ30の入出力は変化し
ない。次[、VINレベルが第2の回路2oの回路閾値
よシ低くなると、第2の回路2oのトランジスタ23が
オフ、トランジスタ22がオンになり、インバータ3o
の入力は′″1”レベル、出力VOLITは@ 0 #
レベル、したがって第1の回路10のトランジスタ11
.12.14は共にオンになυ、第2の回路2oのトラ
ンジスタ2)。
10のトランジスタ12がオン、トランジスタ13がオ
フ、第2の回路20のトランジスタ22がオン、トラン
ジスタ23がオフになり、インバータ300Å力は″′
1″レベル、出力voυ丁は“0”レベル、したがって
第1の回路10のトランジスタ11.14は共にオンに
なり、第2の回路2oのトランジスタ21.24は共に
オフになっている。次に、■!Nし4ルが第2の回路2
0の回路閾値以上であって第1の回路10の回路閾値よ
り低い値になると、第1の回路10に変化はなく、第2
の回路2oにおいてはトランジスタ22がオフ、トラン
ジスタ23がオンになり得る状態になるが、インバータ
30の入出力は変化しない。次に、■!Nレベルが第1
の回路10の回路閾値以上になると、第1の回路10の
トランジスタ12がオフ、トランジスタ13がオンにな
り、インバータ30の入力は@0“レベル、出力voυ
Tは′l#レベル、したがって第2の回路20のトラン
ジスタ21.23+24は共にオンになり、第1の回路
10のトランジスタ11.14は共にオフになる。次に
、vINレベルが第1の回路10の回路閾値より低くか
つ第2の回路2oの回路閾値以上の値になると、第2の
回路2oに変化はなく 1.!1の回路IOにおいては
トランジスタ13がオフ、トランジスタ12がオンにな
り得る状態になるが、インバータ30の入出力は変化し
ない。次[、VINレベルが第2の回路2oの回路閾値
よシ低くなると、第2の回路2oのトランジスタ23が
オフ、トランジスタ22がオンになり、インバータ3o
の入力は′″1”レベル、出力VOLITは@ 0 #
レベル、したがって第1の回路10のトランジスタ11
.12.14は共にオンになυ、第2の回路2oのトラ
ンジスタ2)。
24は共にオフになる。
即ち、上述した第27図の回路も入力VINとと出力y
ourとの間にヒステリシス特性を持つシーミツト・ト
リガ回路として動作し、第1の回路10および第2の回
路2oの回路閾値をそれぞれ可変設定することによって
シーミツ8幅を自由に可変でき、しかも使用判子数が少
なくて済む。
ourとの間にヒステリシス特性を持つシーミツト・ト
リガ回路として動作し、第1の回路10および第2の回
路2oの回路閾値をそれぞれ可変設定することによって
シーミツ8幅を自由に可変でき、しかも使用判子数が少
なくて済む。
上述したように本発明のシュミット・トリガ回路によれ
ば、使用素子数が少なく回路構成が簡単であり、かつシ
ュミット嘱を1由に可変でき良好なヒステリシス特it
有するので、集積回路の一部として多数組み込む場合に
そのチラノサイズを甑力抑えることができるなどの利点
がある。
ば、使用素子数が少なく回路構成が簡単であり、かつシ
ュミット嘱を1由に可変でき良好なヒステリシス特it
有するので、集積回路の一部として多数組み込む場合に
そのチラノサイズを甑力抑えることができるなどの利点
がある。
【図面の簡単な説明】
第1図は従来のシュミット・トリが回路を示す回路図、
第2図は第1図のCMOSインバータを取り出して示す
回路図、jJ/I、3図は第2図のインバータの特性曲
線図、第4図は第1図の回路動作を示すタイミングチャ
ート、第5図は本発明に係るシーミツト・トリガ回路の
基本構成を示すブロック図、第6図は本発明の一実施例
に係るシュミット・トリガ回路を示す回路図、第7図は
第6図の回路動作を示すタイミングチャート、第8図乃
至第14図はそれぞれ本発明の他の実施例に係るシュミ
ット・トリガ回路を示す回路図、IJ15図乃至第22
図はそれぞれ閾値可変インバータを示す回路図、第23
図の至第26図はそれぞれ閾値可変ノンインバータを示
す回路図、第27図はシュミット・トリガ回路の変形例
を示す回路図である。 51・・・第1の波形整形回路、52・・・第2の波形
整形回路、53・・・選択回路、11〜工4・・・イン
バータ、N11+N11・・・ノンインバータ、M1+
M2・・・伝送r−ト。 出願人代理人 弁理士 伶 江 武 彦ヒ Z (1) CLαフ −0 第15図 第16図 第19図 第20″I 笛17図 第18図 第21図 第22図 第23図 第24図 第27図 第25図 fH26@ OUT
第2図は第1図のCMOSインバータを取り出して示す
回路図、jJ/I、3図は第2図のインバータの特性曲
線図、第4図は第1図の回路動作を示すタイミングチャ
ート、第5図は本発明に係るシーミツト・トリガ回路の
基本構成を示すブロック図、第6図は本発明の一実施例
に係るシュミット・トリガ回路を示す回路図、第7図は
第6図の回路動作を示すタイミングチャート、第8図乃
至第14図はそれぞれ本発明の他の実施例に係るシュミ
ット・トリガ回路を示す回路図、IJ15図乃至第22
図はそれぞれ閾値可変インバータを示す回路図、第23
図の至第26図はそれぞれ閾値可変ノンインバータを示
す回路図、第27図はシュミット・トリガ回路の変形例
を示す回路図である。 51・・・第1の波形整形回路、52・・・第2の波形
整形回路、53・・・選択回路、11〜工4・・・イン
バータ、N11+N11・・・ノンインバータ、M1+
M2・・・伝送r−ト。 出願人代理人 弁理士 伶 江 武 彦ヒ Z (1) CLαフ −0 第15図 第16図 第19図 第20″I 笛17図 第18図 第21図 第22図 第23図 第24図 第27図 第25図 fH26@ OUT
Claims (3)
- (1)乱いに相異なる回路閾値に設定されており、斤い
に共通の入力信号をそれぞれの回路閾値で波形整形する
第1の波形整形回路および第2の波形整形回路と、これ
らの各波形整形回路の出力信号がそれぞれ入力として導
かれ、この2個の入力の各論理レベルが一致したタイミ
ングで入力選択を切り換えて出力信号の論理レベルを反
転させる選択回路とを具備することを特徴とするシュミ
ット・トリガ回路。 - (2)前記第1の波形整形回路および第2の波形整形回
路は、それぞれインバータあるいはノンインバー夕であ
ることを特徴とする特許請求の範囲第1項記載のシーミ
ツト・トリガ回路。 - (3)前記選択回路は、前記2個の波形整形囲路の各出
力信号が対応して入力となる2個の伝送r−1と、この
2個の伝送r−トの各出力の共通接続点に入力端が接続
され、その出力が前記2個の伝送r−}の少なくとも一
方のr−ト入力となるインバータとを有する,こと全特
徴とする前記特許請求の範囲gi項記載のシュミット・
トリガ回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57185110A JPS5974721A (ja) | 1982-10-21 | 1982-10-21 | シユミツト・トリガ回路 |
US06/543,294 US4571504A (en) | 1982-10-21 | 1983-10-19 | Schmitt trigger circuit with selection circuit |
DE8383110534T DE3378736D1 (de) | 1982-10-21 | 1983-10-21 | Schmitt trigger circuit |
EP83110534A EP0107189B1 (en) | 1982-10-21 | 1983-10-21 | Schmitt trigger circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57185110A JPS5974721A (ja) | 1982-10-21 | 1982-10-21 | シユミツト・トリガ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5974721A true JPS5974721A (ja) | 1984-04-27 |
Family
ID=16165027
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57185110A Pending JPS5974721A (ja) | 1982-10-21 | 1982-10-21 | シユミツト・トリガ回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4571504A (ja) |
EP (1) | EP0107189B1 (ja) |
JP (1) | JPS5974721A (ja) |
DE (1) | DE3378736D1 (ja) |
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