JPS5971526A - Microcomputer system - Google Patents
Microcomputer systemInfo
- Publication number
- JPS5971526A JPS5971526A JP57182312A JP18231282A JPS5971526A JP S5971526 A JPS5971526 A JP S5971526A JP 57182312 A JP57182312 A JP 57182312A JP 18231282 A JP18231282 A JP 18231282A JP S5971526 A JPS5971526 A JP S5971526A
- Authority
- JP
- Japan
- Prior art keywords
- lsi
- circuit
- address
- data
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
Abstract
Description
【発明の詳細な説明】 本発明はマイクロコンピュータ・システムに関する。[Detailed description of the invention] The present invention relates to microcomputer systems.
従来、マイクロプロセッサ（以下ＭＰＬＩという）とメ
モリ用あるいは周辺制彷１用の集積回路（以下ＬＳＩと
いう）とを有するマイクロコンピータ・システムにおい
て、ＭＰＵが複数のメモリ用ＬＳＩや周辺制御用ＬＳＩ
の中から特定のＬＳＩを選択してデータ転送を行う場合
、各ＬＳＩに刻してＭＰＵから１対１に対応する信号線
を通してＬＳＩ選択信号を送信することによシ以後のデ
ータ転送を行うか、あるいはＭＰＵと各ＬＳＩとの間に
デコーダを設けることによｆｉＭＰＵからのＬＳＩ選択
信号をデコードして目的のＬＳＩに選択信号を送信して
以後のデータ転送を行うかのいずれかの方式が用いられ
ていた。Conventionally, in a microcomputer system that has a microprocessor (hereinafter referred to as MPLI) and an integrated circuit for memory or peripheral control 1 (hereinafter referred to as LSI), the MPU integrates multiple memory LSIs or peripheral control LSIs.
When data is transferred by selecting a specific LSI from among the LSIs, data transfer is performed by marking each LSI and transmitting an LSI selection signal from the MPU through a one-to-one corresponding signal line. Alternatively, a decoder may be provided between the MPU and each LSI to decode the LSI selection signal from the fiMPU and transmit the selection signal to the target LSI for subsequent data transfer. It was getting worse.
第１図は従来のマイクロコンピュータの第１の例のブロ
ック図である。FIG. 1 is a block diagram of a first example of a conventional microcomputer.
ＭＰＵＩとメモリ用あるいは周辺制御用のＬＳＩ５−１
〜５−８とはシリアルインターフェイス用データライン
３を通してデータ転送が行なわれ、またコントロールバ
ス２を通してこのデータ転送を行う際に必要な制御信号
が送信される。４はＭＰＵから各ＬＳＩへＬＳＩ選択信
号を送信するだめの、ＭＰＵとＬＳＩとを結ぶ８本の線
である。LSI5-1 for MPUI and memory or peripheral control
5-8, data is transferred through the serial interface data line 3, and control signals necessary for this data transfer are transmitted through the control bus 2. Reference numeral 4 denotes eight lines connecting the MPU and the LSI, which are used to transmit LSI selection signals from the MPU to each LSI.
ＭＰＵは配線４のうちデータ転送を行うＬＳＩとＭＰＵ
とを結ぶ紳を通して１，８Ｉ選択信号（Ｃ８信号と呼ぶ
）を目的のＬＳＩに対して送信することによシリ後目的
のＬＳＩとのデータ転送が可能となる。（Ｃ８＝窒１
＃が印加されたＬＳＩが選択される）従って、ＬＳＩが
ｎ個のとき、ＭＰＵと各ＬＳＩとを結ぶＬＳＩ選択用の
配線はｎ本必要である。MPU is the LSI and MPU that transfer data among the wiring 4
By transmitting a 1,8I selection signal (referred to as a C8 signal) to the target LSI through the cable connecting the two, it becomes possible to transfer data with the target LSI after serialization. (C8=nitrogen 1
(The LSI to which # is applied is selected.) Therefore, when there are n LSIs, n wirings for LSI selection are required to connect the MPU and each LSI.
上記第１の従来例の欠点は、メモリ用ＬＳＩや周辺制御
用ＬＳＩの数が増大するに伴い、ＬＳＩ選択信号のため
のＭＰＵからＬＳＩへの配線数が増大して複雑な配線と
なることと、ＬＳＩの数と同じ数だけ前記配線のだめの
端子をＭＰＵが必要とすることである。The drawback of the first conventional example is that as the number of memory LSIs and peripheral control LSIs increases, the number of wires for LSI selection signals from the MPU to the LSI increases, resulting in complicated wiring. , the MPU requires the same number of terminals for the wiring as the number of LSIs.
第２図は従来のマイクロコンピュータの第２の例のブロ
ック図である。FIG. 2 is a block diagram of a second example of a conventional microcomputer.
図の番号１，２，３及び５−１〜５−８は第１図と同様
である。ＭＰＵは８個のＬＳＩのうち、目的のＬＳＩを
選択するために、符号化した信号を３本のＬＳＩ選択信
号送信線６を通してデコーダ７に送信し、デコーダ７は
符号化された信号をデコードし、て、目的のＬＳＩに対
してＬＳＩ選択信号を送信することによシ、以後、ＭＰ
Ｕと目的のＬＳＩとの間でデータ転送が可能となる。Ｌ
ＳＩ選択信号送信線６がｎ本の場合、デコーダによシ２
ｎ個のＬＳＩの区別が可能である。このような選択方式
により、第１の従来例の欠点であった複雑な配線と、Ｌ
ＳＩ選択信号発生のだめのＭＰＵの端子数の増加という
問題はほぼ解決されるが、第２の従来例では、ＭＰＵの
発生するｎビット情報を２ｎ個のＬＳＩを区別するだめ
のＬＳＩ選択信号に変換するだめのデコーダを必要とす
るという欠点があった。Numbers 1, 2, 3 and 5-1 to 5-8 in the figures are the same as in FIG. In order to select the target LSI among the eight LSIs, the MPU transmits the encoded signal to the decoder 7 through three LSI selection signal transmission lines 6, and the decoder 7 decodes the encoded signal. , by transmitting an LSI selection signal to the target LSI.
Data transfer becomes possible between U and the target LSI. L
When there are n SI selection signal transmission lines 6, the decoder
It is possible to distinguish between n LSIs. This selection method eliminates the complicated wiring and L
The problem of increasing the number of MPU terminals required to generate SI selection signals is almost solved, but in the second conventional example, the n-bit information generated by the MPU is converted into an LSI selection signal required to distinguish between 2n LSIs. It has the disadvantage that it requires a dedicated decoder.
本発明は上記欠点を除去し、デコーダを使用せず、しか
も配線を増加させることなく複数のメモリ用あるいは周
辺制御用の集積回路の中から所望の集積回路を選択しマ
イクロプロセッサとの間のデータ転送を可能にするマイ
クロコンピュータ・システムを提供するものである。The present invention eliminates the above drawbacks, selects a desired integrated circuit from among a plurality of memory or peripheral control integrated circuits, and transfers data between it and a microprocessor without using a decoder or increasing wiring. It provides a microcomputer system that enables the transfer.
本発明のマイクロコンピュータ・システムは、マイクロ
プロセッサと、コントロールバスとシリアルインターフ
ェイス用データラインとＬＳＩ選択信号送信号送信線に
よシ前記マイクロプロセッサと接続しかつ各各固有のア
ドレス対応情報が設定された複数の周辺制御用集積回路
もしくはメモリ用集積回路と、該集積回路の各各に設け
られアドレス対応情報を入力するアドレス対応情報入力
端子と、前記マイクロプロセッサがシリアルインターフ
ェイスを介してＬＳＩアドレス情報を転送するタイミン
グと通常の処理データを転送するタイミングとを判別し
制御する制御回路と、該制御回路の制御によシ前［マイ
クロプロセッサから出力されるＬＳＩアドレスｍｌと前
Ｆアドレス対応怪′＊ト入力帷子に設定されるアドレス
対応情報とを比較づる比較回路と、該比較回路により一
致判別がなされたとき該一致判別信号を受けて前記ｒ、
ｖ回路とマイクロプロセッサとの間でデータ１送を可能
とせしめるバッファ回路とを含んで構成される。The microcomputer system of the present invention is connected to the microprocessor through a control bus, a serial interface data line, and an LSI selection signal transmission signal transmission line, and each unique address correspondence information is set. A plurality of peripheral control integrated circuits or memory integrated circuits, an address correspondence information input terminal provided in each of the integrated circuits for inputting address correspondence information, and the microprocessor transfers LSI address information via a serial interface. A control circuit that determines and controls the timing to transfer normal processing data and the timing to transfer normal processing data, and a control circuit that determines and controls the timing to transfer normal processing data, and a comparison circuit that compares the address correspondence information set on the paper; and when the comparison circuit determines a match, the r,
The microprocessor is configured to include a buffer circuit that enables one data transmission between the V circuit and the microprocessor.
次に、本発明の実施例について図面を用いて説明する。Next, embodiments of the present invention will be described using the drawings.
第３図は本発明の一実施例のブロック図である。FIG. 3 is a block diagram of one embodiment of the present invention.
各々のＬＳＩ５−１〜５−８にアドレス対応情報端子を
設ける。アドレス対応（）マ報入力端子がｎ個の場合は
２ｎ個のＬＳＩの区別が可能である。Each LSI 5-1 to 5-8 is provided with an address correspondence information terminal. When there are n address correspondence () map input terminals, it is possible to distinguish between 2n LSIs.
この実施例ではり、Ｓｌを８〜２３個とする。従って、
アドレス対応情報入力端子はＣＡ１〜ＣＡ３の３個にす
る。そし・にれらの入力端子０人１〜ＣＡ３にアドレス
対応情報として′１！淵°勘圧レベルまたは接地レベル
を入力して分類する。今、５■の電源電圧レベルを気１
〃とし、接地レベルを％ｏ〃とする。ＭＰＵは８個のＬ
ＳＩの中から特定のＬＳＩを選択する際、１ず全てのＬ
ＳＩに対し、ＬＳＩ選択信号用配＃８を通じてＬＳＩ選
択信号Ｃ３（−１つを送信する。次に、目的のＬＳＩの
アドレス対応情報に応じたＬＳＩアドレス情報３ビツト
を含んだデータをシリアルインターフェイス用データラ
イン３を通じて各Ｌ８１に転送する。各ＬＳＩは、ＭＰ
ＬＩから転送されたＬＳＩアドレス情報と、アドレス対
応情報とを比較回路によって一致判別し、一致したＬＳ
ＩとＭＰＵとの間で以後データ転送が可能となる。ＭＰ
ＵがＬＳＩ選択信号ＣＢを％Ｑ／Ｆにしてから再ひ１１
〃にしてＬＳＩアドレス情報をシリアルインターフェイ
ス用データライン３を通じて転送することによって他の
ＬＳＩへのアクセスが可能となる。上記実施例に示すＬ
ＳＩ選択方式によれば、従来のように、目的とするＬＳ
Ｉに対してＬＳＩ選択信号としてＣ８＝％１ ＃を印加
し、他はＣｆ３＝気Ｏｐとする必要がなく、全てのＬＳ
Ｉに対してＣ８＝猶１ ｔｔを印加すればよいので、第
１の従来例のように、ＬＳＩ選択信号用の配線が複雑と
ならず、ＬＳＩＪ択信号のための八（ＰＵの端子も一端
子とすることが可能である。更に、ＬＳＩ選択のための
デコーダも必要としないので、第２の従来例で指部した
欠点も解消する。また、各ＬＳＩ内部に設ける、ＬＳＩ
アドレス情報とアドレス対応情報との比較回路は全て同
一の回路で、アドレス対応情報入力端子に入力するアド
レス対応情＠を目的に応じ入力すればよく、ＬＳＩの汎
用性を失わない。アドレス対応情報入力端子をｎ端子と
すれば、ＬＳＩ選択用の配＃１本で、２１１個のＬＳＩ
の選別が可能である。In this embodiment, the number of Sl is 8 to 23. Therefore,
There are three address correspondence information input terminals, CA1 to CA3. '1' as address correspondence information to the input terminals 0 people 1 to CA3 of Soshi and Nirera! Enter the depth level or ground level to classify. Now, check the power supply voltage level of 5■
〃, and the ground level is %o〃. MPU has 8 L
When selecting a specific LSI from among the SIs, first, select all LSIs.
The LSI selection signal C3 (-1) is transmitted to the SI through LSI selection signal wiring #8. Next, data containing 3 bits of LSI address information according to the address correspondence information of the target LSI is sent to the serial interface. It is transferred to each L81 through data line 3. Each LSI
The LSI address information transferred from the LI and the address correspondence information are determined to match by a comparison circuit, and the matched LS
Data transfer between I and MPU is possible from now on. M.P.
After U sets the LSI selection signal CB to %Q/F,
By transferring the LSI address information through the serial interface data line 3, it becomes possible to access other LSIs. L shown in the above example
According to the SI selection method, as in the past, the target LS
It is not necessary to apply C8=%1# as an LSI selection signal to I, and set Cf3=QOp to all LS
Since it is only necessary to apply C8=1tt to I, unlike the first conventional example, the wiring for the LSI selection signal is not complicated, and the 8 (PU terminals) for the LSIJ selection signal are also Furthermore, since a decoder for LSI selection is not required, the disadvantage of the finger in the second conventional example is also eliminated.Also, the LSI terminal provided inside each LSI
The circuits for comparing address information and address correspondence information are all the same circuit, and the address correspondence information @ to be input to the address correspondence information input terminal can be inputted according to the purpose, so that the versatility of the LSI is not lost. If the address correspondence information input terminal is an n terminal, 211 LSIs can be connected with one wire for LSI selection.
It is possible to select.
次に、ＬＳＩの選択方式について更に詳細に説明する。Next, the LSI selection method will be explained in more detail.
第４図は第３図に示す一実施例の巣釉回路選択回路部分
の詳細回路図である。ただし、簡単のためアドレス対応
情報入力端子は２個とした。FIG. 4 is a detailed circuit diagram of the glaze circuit selection circuit portion of the embodiment shown in FIG. 3. However, for simplicity, there are two address correspondence information input terminals.
第４図において、９は入力端子８１及び出力端子ＳＯを
通してシリアルインターフェイス用データラインと内部
データバスとの間でデータ転送を行うためのバッファ回
路、１０はＭＰＵよシバッファ回路９に入力されたＬＳ
Ｉアドレス情報２ビツトをラッチする回路、１１はアド
レス対応情報入力端子ＣＡ１とＣＡ２に入力されるアド
レス対応情報とＬＳＩアドレス情報ラッチ回路１ｏよシ
出力されるＬＳＩアドレス情報ＣＡＩ’ 、ＣＡ２’
とを比較判別する比較回路、１２は入力ＳがｓＩＮのと
きに出力Ｑを％１〃にセットしく出力Ｑは司り入力Ｒ力
口１１のときに出力Ｑを％Ｑ＃にリセットしく出力Ｑは
箪１す、入力Ｓ及びＲが共に蟻０〃のときに出力Ｑ（及
びＱ）は以前の状態を保有するＲ−８フリツプフロツプ
、ゲート１４はインバータ、ゲート１５及び１６は３人
カＡＮＤ回路、ゲート１７は２人カＡＮＤ回路である。In FIG. 4, 9 is a buffer circuit for transferring data between the serial interface data line and the internal data bus through the input terminal 81 and output terminal SO, and 10 is the LS input to the MPU buffer circuit 9.
A circuit 11 latches 2 bits of address information, and 11 indicates address correspondence information input to address correspondence information input terminals CA1 and CA2, and LSI address information CAI', CA2' output from the LSI address information latch circuit 1o.
A comparison circuit 12 is used to set the output Q to %1 when the input S is sIN, and to reset the output Q to %Q# when the input R is 11. 1. When the inputs S and R are both 0, the output Q (and Q) is an R-8 flip-flop that retains the previous state, gate 14 is an inverter, gates 15 and 16 are a three-way AND circuit, Gate 17 is a two-person AND circuit.
ＭＰＵ１とデータ転送を行うタイミングを合わせるため
にＭＰＵが発生するクロックをＳＣＫクロックとし、Ｓ
ＣＫ端子よυ人カされる。また、ＬＳＩ選択信号Ｃ８は
、Ｃ８端子よシ入カされる。The clock generated by the MPU in order to synchronize the timing of data transfer with MPU1 is referred to as the SCK clock, and the SCK clock is
The CK terminal is powered. Further, the LSI selection signal C8 is inputted from the C8 terminal.
１３はＳＣＫクロックをカウントし、８クロツク目の立
下シに同期してＣ１よシバルスを発生すると同時に、Ｃ
２よシ喚１１を出方するＳＣＫクロック・カウンタで、
Ｃ８信号力ロ０〃のときＣ２の出力は箪ｏ〃となる。13 counts the SCK clock and generates a signal from C1 in synchronization with the falling edge of the 8th clock.
At the SCK clock counter that outputs 2 and 11,
When the C8 signal power is 0, the output of C2 becomes 0.
第５図は第４図に示す集積回路選択回路の動作時におけ
るタイミング図である。FIG. 5 is a timing chart during operation of the integrated circuit selection circuit shown in FIG. 4.
ＭＰＵは時刻ｔｏ でｃｓ信号気０〃がら気ＩＮに変化
させた後、ＬＳＩアドレスイｈ報２上２ビットんだ８ビ
ツトデータ（８１〜ｓ８）を、ｓＩ端子を通して１ビツ
トずつシリアルに転送する。前記データは、ＭＰＵが発
生するＳ’ＣＫクロックの立下シに同期して１ピツトず
つバッファ回路にラッチされる。バッファ回路に８ピツ
トデータがラッチされると、時刻ｔ□と１２間で、ＬＳ
Ｉアドレス情報がＬＳＩアドレス情報ラッチ回路にラッ
チされ、比較回路１１へ転送されて、ＬＳＩアドレス情
報とアドレス対応情報との一致判別がなされ、一致した
場合に、以後、ＭＰＵとの間でデータ転送が行われ、一
致しない場合には以後のデータ転送が−、−一゛−
禁止される。After the MPU changes the cs signal from 0 to 0 to IN at time to, it serially transfers 8-bit data (81 to s8) consisting of 2 bits on the LSI address signal 2 through the sI terminal bit by bit. . The data is latched one pit at a time in the buffer circuit in synchronization with the falling edge of the S'CK clock generated by the MPU. When the 8-pit data is latched in the buffer circuit, the LS
The I address information is latched by the LSI address information latch circuit and transferred to the comparison circuit 11, and a match is determined between the LSI address information and the address correspondence information.If they match, data transfer between the MPU and the MPU is performed thereafter. If they do not match, subsequent data transfer is prohibited.
更に詳しく説明すると、ＬＳＩのＣ８端子から入力され
るＣ８信号が、インバータ１４、ＡＮＤ回路１５．１６
及び８０にクロック・カウンタ１３に入、力される。８
０に端子より入力される８０にクロックはＡＮＤ回路１
５とＳＣＫクロック・カウンタ１３及びバッファ回路９
に入力される。To explain in more detail, the C8 signal input from the C8 terminal of the LSI is passed through the inverter 14 and the AND circuits 15 and 16.
and input to the clock counter 13 at 80. 8
The clock at 80 which is input from the terminal at 0 is AND circuit 1.
5, SCK clock counter 13 and buffer circuit 9
is input.
ＳＣＫクロック・カウンタ１３は出力Ｃ１よシパルスを
発生する。又、出力Ｃ２はＡＮＤ回路１５及び１７に入
力さ、Ｈ１ＡＮＤ回！８１７の出力はＬＳＩアドレス情
報ラッチタイミング信号としてＬＳＩアドレス情報ラッ
う回Ｗ８１０に入力される。SCK clock counter 13 generates a signal at output C1. Also, the output C2 is input to AND circuits 15 and 17, H1AND times! The output of 817 is input to the LSI address information latch circuit W810 as an LSI address information latch timing signal.
ＭＰＵより転送されるデータはＳ工端子よりバッファ回
路９へ入力され、ＭＰＵへデータを転送する場合はバッ
ファ回路９からＳＯ端子を通して出力され、バッファ回
路９を内部データバス１８とが接続されている。バッフ
ァ回路９に入力されたＬＳＩアドレス情報２ピツトはＬ
ＳＩアドレス情報ラッチ回路１０に入力され、ＬＳＩア
ドレス情報ＣＡＩ’ 、ＣＡ２’ として比較回路１
１に入力される。アドレス対応情報は舞子ＣＡ１及びＣ
Ａ２よシ比較回路１１に入力され、比較回路１工の出力
はＡＮＤ回路１６に入力され、ＡＮＤ回路１６の出方が
バッファ回路９に入力される。ＡＮＤ回路１６の出力が
重１１の時に、ＳＣＫクロックに同期してバッファ回路
９とシリアルインターフェイス用データラインとの間で
データ転送が行われ、ＳＣＫクロック・カウンタ１３の
パルス発生時に内部データバス１８とバッファ回路９と
の間でデータ転送が行われる。Ｃ８信号が気Ｏ〃の時、
インバータ１４によシル−Ｓフリップフロップ１２の入
力Ｒは％１＃、ＡＮＤ回路１５を介した入力Ｓは電０〃
であるので、出力Ｑは％Ｏ〃、出力Ｑは！１〃 となシ
Ｑの出力１ＯＮにょシ、ＡＮＤ回路１６の出力が蟻Ｏｌ
となる。また、ＳＣＫクロック・カウンタ１３の出力Ｃ
２はＣ８信号％Ｑ＃の入力によりｘ□ｇを出力するため
ＡＮＤ回路１７の出力は％０〃で、ＬＳＩアドレス情報
ラッチタイミング信号は発生しなて。ＭＰＵは第５図の
時刻ｔ。Data transferred from the MPU is input to the buffer circuit 9 from the S terminal, and when data is transferred to the MPU, it is output from the buffer circuit 9 through the SO terminal, and the buffer circuit 9 is connected to the internal data bus 18. . The LSI address information 2 pit input to the buffer circuit 9 is L.
The SI address information is input to the latch circuit 10, and is sent to the comparison circuit 1 as LSI address information CAI', CA2'.
1 is input. Address correspondence information is Maiko CA1 and C
A2 is input to the comparator circuit 11, the output of the comparator circuit 1 is input to the AND circuit 16, and the output of the AND circuit 16 is input to the buffer circuit 9. When the output of the AND circuit 16 is 11, data is transferred between the buffer circuit 9 and the serial interface data line in synchronization with the SCK clock, and when the SCK clock counter 13 generates a pulse, data is transferred to and from the internal data bus 18. Data transfer is performed with the buffer circuit 9. When the C8 signal is Qi O〃,
The input R of the S flip-flop 12 to the inverter 14 is %1#, and the input S of the AND circuit 15 is 0.
Therefore, the output Q is %O〃, and the output Q is! 1〃 The output of Tonashi Q is 1 ON, and the output of AND circuit 16 is ant Ol.
becomes. Also, the output C of the SCK clock counter 13
2 outputs x□g by inputting the C8 signal %Q#, so the output of the AND circuit 17 is %0, and no LSI address information latch timing signal is generated. The MPU is at time t in FIG.
でＣ８信号を気Ｏ〃から％１〃に変化させた後、ＳＣＫ
クロックの立上シに同期してＳＩ端子を通してバッフ７
回銘９回路−タ８ビツトのうちの最上位１ビツトを入力
し、ＳＣＫクロックの立下シに同期してバッファ回路９
にラッチされる。以後、同様にして８ＣＫクロツクに同
期して１ビツトずつ入力され、５ＣＫ８７０ツク目の立
下シ（時刻ｔ１）に同期して、バッファ回路９のデータ
８ビツトのうち、ＬＳＩアドレス情報２ビツトがＬＳＩ
アドレス情報ラッチ回路１０に転送される。また、時刻
ｔ１ にＳＣＫカウンタの出力Ｃ２１）： ＊ １ ｇ
を出力し、ＡＮＤ回路１７は２人力とも＋１１となって
、出力が１１１となり、このＬＳＩアドレス情報ラッチ
タイミング信号の発生によシバッファ回路９から転送さ
れるＬＳＩアドレス情報がＬＳＩアドレス情報ラッチ回
路１０に２ツチされる。８ＣＫクロツク・カウンタ１３
は時刻ｔ１ に出力Ｃ１がらパルスを発生するが、ＡＮ
Ｄ回路１６の出方が１０〃であるため、バッファ回路９
と内部データバス１８とのデータ転送は行われない。、
以後、次のＳＣＫクロックの立上＃）（第５図の時刻ｈ
）でＡＮＤ回路１５け３人力が町Ｉにょυ出力が−１ｒ
トｆｃ ｔ）、Ｒ−８フリツプフロツプは入カＳ妙ハ
ＩＩとなるためＱの出力ｌｉ ’ ０ ’となシ、ＡＮ
Ｄ回Ｐ−１７は−ＯＩを出力し、ＬＳＩアドレス情報ラ
ッチ回路１０への入力が禁止される。After changing the C8 signal from QO〃 to %1〃, SCK
The buffer 7 is connected through the SI terminal in synchronization with the rising edge of the clock.
The most significant bit of the 8 bits of the 9 circuit data is input, and the buffer circuit 9 is input in synchronization with the falling edge of the SCK clock.
latched to. Thereafter, one bit is inputted in the same manner in synchronization with the 8CK clock, and in synchronization with the falling edge of the 870th clock of the 5CK (time t1), 2 bits of LSI address information out of 8 bits of data in the buffer circuit 9 are input to the LSI.
The address information is transferred to the latch circuit 10. Also, at time t1, the output of the SCK counter C21): *1 g
The output from the AND circuit 17 becomes +11, and the output becomes 111. Due to the generation of this LSI address information latch timing signal, the LSI address information transferred from the buffer circuit 9 is transferred to the LSI address information latch circuit 10. Get double punched. 8CK clock counter 13
generates a pulse from output C1 at time t1, but AN
Since the output direction of the D circuit 16 is 10, the buffer circuit 9
Data transfer between the internal data bus 18 and the internal data bus 18 is not performed. ,
After that, the next SCK clock rises #) (time h in Figure 5).
), the AND circuit has 15 digits of power and the output is -1r.
fc t), the R-8 flip-flop becomes the input S, so the output of Q becomes '0', AN
D time P-17 outputs -OI, and input to the LSI address information latch circuit 10 is prohibited.
ＬＳＩアドレス情報ラッチ回路１ｏにラッチされたＬＳ
Ｉアドレス情＠ＣＡ１′、ＣＡ２′は比較回路１１に転
送され、アドレス対応情報入力端子ＣＡ１．ＣＡ２よシ
入力されているアドレス対応情報ＣＡＩ及びＣＡ２と、
時刻ｔ１ と時刻ｔ２ 間にそれぞれ比較され、一致
しない場合は１ｏ〃を出方するので、ＡＮＤ回路１６の
出力は気ｏＩとなシ、バッファ回路９を介したデータ転
送は行われない。LS latched by LSI address information latch circuit 1o
I address information @CA1', CA2' is transferred to the comparison circuit 11, and the address correspondence information input terminal CA1. Address correspondence information CAI and CA2 inputted by CA2,
A comparison is made between time t1 and time t2, and if they do not match, 1o is output. Therefore, the output of the AND circuit 16 is oI, and data transfer via the buffer circuit 9 is not performed.
一方、一致した場合には、比較回路１１け嘱１〃を出力
する。との時、Ｃ８信号及びＲ−８フリツプフロツプの
出力Ｑは％１〃の状態であるので、ＡＮＤ回路１６の３
人力が％ＩＮに より、出方は町〃の状態となる。従っ
て、以後、ＭＰ［Ｊ７＞、ら８１端子を通してデータが
入力される場合は、ｓＣＫクロックの立下りに同期して
１ビツトずつバッファ回路９にラッチされ、データ８ビ
ツトラツチ後、ＳＣＫカウンタ１３が発生するパルスに
同期して内部データバス１８を辿して転送される。一方
、ＳＯ端子を通してデータ８ビツトを出力する場合ニハ
、内！ｆｌｙ−タバス１８よｐバッファレジスタ９にセ
ットされたデータ８ビツトをＳＣＫクロックの立下シに
同期して１ビツトずつＳＯ端子より出力する。On the other hand, if they match, the comparison circuit 11 outputs the signal 1. At this time, the C8 signal and the output Q of the R-8 flip-flop are in the state of %1, so the 3 of the AND circuit 16
Depending on the human power %IN, the output will be the state of town. Therefore, from now on, when data is input through the MP[J7>, etc. 81 terminals, it is latched one bit at a time in the buffer circuit 9 in synchronization with the falling edge of the sCK clock, and after 8 bits of data are latched, the SCK counter 13 is generated. The data is transferred along the internal data bus 18 in synchronization with the pulses. On the other hand, when outputting 8 bits of data through the SO terminal, niha! The fly-tabus 18 outputs 8 bits of data set in the p-buffer register 9 one bit at a time from the SO terminal in synchronization with the falling edge of the SCK clock.
第５図の時刻ｔｉ と１２ 間でのアドレス情報ラッ
チ以Ｖは、ＭＰＬＪが別のＬＳＩを選択するために再び
Ｃ８信号を変化させて新たなアドレス情報を各ＬＳＩに
入力する゛まてＬＳＩアドレス悄卯を保持しているので
、ＭＰＵはＣ８信号を変化させた後の最初のデータをチ
ップアドレス情報として転送するだけてよく、データｆ
逆年にＬ８・エアドレス情報を前もって入力する必要は
かい。After the address information is latched between times ti and 12 in FIG. 5, the MPLJ changes the C8 signal again to select another LSI and inputs new address information to each LSI. Since the memory is held, the MPU only needs to transfer the first data after changing the C8 signal as chip address information, and the data f
There is no need to enter L8/air address information in advance in the reverse year.
上記＊施例では、転送データは８ビツトの場合として説
明しだが８ビット以外のデータを１ビツトずつシリアル
に転送する場合にも本発明は突流可能である。また、第
４図ではアドレス対応情報入力端子を２個としたが、こ
れは前述のようにｎ個の端子で２ｎ個のＬＳＩを選択で
きるということからＣ８信号糾数とＬＳＩの個数からア
ドレス対応情報入力端子数゛を決定する。In the above *Embodiment, the transfer data is 8 bits. However, the present invention is also applicable to the case where data other than 8 bits is serially transferred bit by bit. In addition, in Figure 4, there are two address correspondence information input terminals, but this is because, as mentioned above, 2n LSIs can be selected with n terminals, so the address correspondence is determined from the number of C8 signal lines and the number of LSIs. Determine the number of information input terminals.
以上詳細に説明したように、本発明によれは、多くの配
線も必要なく、マた、外部にデコータを必要とせずに複
数の集積回路の中から所望の集積回路を選択しヤイクロ
プロセッサとの間のデータ転送を可能とするマイクロコ
ンピュータ・システムが得られるのでその効果は太きい
。As explained in detail above, the present invention allows a desired integrated circuit to be selected from a plurality of integrated circuits without requiring much wiring or an external decoder. The effect is significant because it provides a microcomputer system that enables data transfer between computers.
第１図は従来のマイクロコンピュータの第１の例のブロ
ック図、第２図は従来のマイクロコンピュータの第２の
例のブロック図、第３図は本発明の一実施例のブロック
図、第４図は第３図に示ず一実施例の集積回路避釈回銘
部分の討細回鮎図、第５図は第４図に示す象積回路選択
回路の動作時におけるタイミング図である。
１・・・・・・ＭＰＵ（マイクロプロセッサ）、２・・
・・・・コントロールバス、３・・・・・・シリアルイ
ンターフェイス用データライン、４．・・・・・・ＬＳ
Ｉ選択信号送信約、５−１〜５−８・・・・・・ＬＳＩ
、６・・・・・・Ｉ、ｆ９Ｉ９ｎ信号送信線、７・・・
・・・デコーダ、ｆ３ 、、、、、、Ｔ、 ８ Ｉ選択
信号送＠紳、９・・・・・・バッファ回路、１０・・・
・・・ＬＳＩアドレス情報ラッチ回路、１１・・・・・
・比較回路、１２・・・・・・Ｒ−Ｓフリップフロップ
、１３・・・・・・ＳＣＫクロック・カウンタ、１４・
・・・・・インバータ、１５，１６゜１７・・・・・・
ＡＮＤ回路、１８・・・・・・内部データバス。FIG. 1 is a block diagram of a first example of a conventional microcomputer, FIG. 2 is a block diagram of a second example of a conventional microcomputer, FIG. 3 is a block diagram of an embodiment of the present invention, and FIG. The figure is a detailed review of a portion of an integrated circuit that is not shown in FIG. 3, but is an example of an integrated circuit, and FIG. 5 is a timing diagram during operation of the quadrature circuit selection circuit shown in FIG. 4. 1...MPU (microprocessor), 2...
...Control bus, 3...Data line for serial interface, 4.・・・・・・LS
I selection signal transmission approx. 5-1 to 5-8... LSI
, 6...I, f9I9n signal transmission line, 7...
...Decoder, f3, ...,,,T, 8 I selection signal transmission @gent, 9...Buffer circuit, 10...
...LSI address information latch circuit, 11...
・Comparison circuit, 12...R-S flip-flop, 13...SCK clock counter, 14.
...Inverter, 15,16°17...
AND circuit, 18...internal data bus.
Claims (1)
ンターフェイス用データラインヒＬＳＩ選択信号送信線
によυ前記マイクロプロセッサと接続しかつ各各固有の
アドレス対応情報が設定された複数の周辺制御用集積回
路もしくはメモリ用集積回路と、該集積回路の各各に設
けられアドレス対応情報を入力するアドレス対応入力端
子と、前記マイクロプロセッサがシリアルインターフェ
イスを介してＬＳＩアドレス情報を転送するタイミング
と通常の処理データを転送するタイミングとを判別し制
御する制御回路と、該制御回路の制御によシ前記マイク
ロプロセッサから出力されるＬＳＩアドレス情報と前記
アドレス対応情報入力端子に設定されるアドレス対応情
報とを比較す、る比較回路と、該比較回路によシ一致判
別がなされたとき該一致判別信号を受けて前記集積回路
とマイクロプロセッサとの間でデータ転送を可能とせし
めるバッファ回路とを含むこととを特徴とするマイクロ
コンピュータ・システム。A plurality of peripheral control integrated circuits or memory integrated circuits connected to the microprocessor through LSI selection signal transmission lines, a control bus, and a serial interface data line, each having unique address correspondence information. a circuit, an address correspondence input terminal provided in each of the integrated circuits for inputting address correspondence information, a timing at which the microprocessor transfers LSI address information via a serial interface, and a timing at which normal processing data is transferred; and a comparison circuit that compares LSI address information output from the microprocessor and address correspondence information set to the address correspondence information input terminal under the control of the control circuit. , a buffer circuit that receives the match determination signal when the comparison circuit determines the match and enables data transfer between the integrated circuit and the microprocessor. system.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182312A JPS5971526A (en) | 1982-10-18 | 1982-10-18 | Microcomputer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182312A JPS5971526A (en) | 1982-10-18 | 1982-10-18 | Microcomputer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5971526A true JPS5971526A (en) | 1984-04-23 |
| JPS648384B2 JPS648384B2 (en) | 1989-02-14 |
Family
ID=16116094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57182312A Granted JPS5971526A (en) | 1982-10-18 | 1982-10-18 | Microcomputer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5971526A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214038A (en) * | 1985-03-20 | 1986-09-22 | Toshiba Corp | Reading system for substrate control information |
| JPS63284658A (en) * | 1987-05-18 | 1988-11-21 | Nec Corp | Intra-system unit interface system |
| JPH03216752A (en) * | 1990-01-22 | 1991-09-24 | Nec Corp | Integrated circuit |
| JPH0561820A (en) * | 1991-06-24 | 1993-03-12 | Mitsubishi Electric Corp | Input/output device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114846A (en) * | 1973-02-28 | 1974-11-01 | ||
| JPS5236437A (en) * | 1975-09-17 | 1977-03-19 | Sanyo Electric Co Ltd | Address system |
-
1982
- 1982-10-18 JP JP57182312A patent/JPS5971526A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114846A (en) * | 1973-02-28 | 1974-11-01 | ||
| JPS5236437A (en) * | 1975-09-17 | 1977-03-19 | Sanyo Electric Co Ltd | Address system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214038A (en) * | 1985-03-20 | 1986-09-22 | Toshiba Corp | Reading system for substrate control information |
| JPS63284658A (en) * | 1987-05-18 | 1988-11-21 | Nec Corp | Intra-system unit interface system |
| JPH03216752A (en) * | 1990-01-22 | 1991-09-24 | Nec Corp | Integrated circuit |
| JPH0561820A (en) * | 1991-06-24 | 1993-03-12 | Mitsubishi Electric Corp | Input/output device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS648384B2 (en) | 1989-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5416909A (en) | Input/output controller circuit using a single transceiver to serve multiple input/output ports and method therefor | |
| JPH07302240A (en) | Computer system and method for extraction of isa-type subbusto outside of integrated processor | |
| US3996561A (en) | Priority determination apparatus for serially coupled peripheral interfaces in a data processing system | |
| US20080133779A1 (en) | Device and method for access time reduction by speculatively decoding non-memory read commands on a serial interface | |
| JPH07210413A (en) | Integrated circuit | |
| JPH05151768A (en) | Data transmitting method for semiconductor memory and semiconductor memory for executing this method | |
| US6170027B1 (en) | LPC/ISA bridge and its bridging method | |
| JPS5971526A (en) | Microcomputer system | |
| US7054979B2 (en) | Method and apparatus for routing configuration accesses from a primary port to a plurality of secondary ports | |
| GB2060961A (en) | Data processing system having memory modules with distributed address information | |
| JPH02140853A (en) | Bus width converting circuit | |
| US5823871A (en) | Interface control device for use with TV game equipment | |
| US6868457B2 (en) | Direct memory access controller, direct memory access device, and request device | |
| US20050120155A1 (en) | Multi-bus I2C system | |
| JPS63231665A (en) | System for effectively using bus | |
| JPS58211231A (en) | Information processing system | |
| US4330842A (en) | Valid memory address pin elimination | |
| SU1807490A1 (en) | Device for controlling digital communication channels | |
| JPH04211820A (en) | Keyboard discriminating system | |
| JPS59133757A (en) | Serial data transfer method | |
| JPH11288330A (en) | Integrated circuit with setting function | |
| Mukthi et al. | Design and Implementation of an Interfacing Protocol between I2C and APB for an AMBA Based SOC | |
| JPH06348378A (en) | Register unused bit processing circuit | |
| JPS5966729A (en) | Access system of input and output device | |
| JPS5979331A (en) | Controlling system for using bus |