JPS5971526A - Microcomputer system - Google Patents
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- JPS5971526A JPS5971526A JP57182312A JP18231282A JPS5971526A JP S5971526 A JPS5971526 A JP S5971526A JP 57182312 A JP57182312 A JP 57182312A JP 18231282 A JP18231282 A JP 18231282A JP S5971526 A JPS5971526 A JP S5971526A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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Abstract
Description
【発明の詳細な説明】 本発明はマイクロコンピュータ・システムに関する。[Detailed description of the invention] The present invention relates to microcomputer systems.
従来、マイクロプロセッサ(以下MPLIという)とメ
モリ用あるいは周辺制彷1用の集積回路(以下LSIと
いう)とを有するマイクロコンピータ・システムにおい
て、MPUが複数のメモリ用LSIや周辺制御用LSI
の中から特定のLSIを選択してデータ転送を行う場合
、各LSIに刻してMPUから1対1に対応する信号線
を通してLSI選択信号を送信することによシ以後のデ
ータ転送を行うか、あるいはMPUと各LSIとの間に
デコーダを設けることによfiMPUからのLSI選択
信号をデコードして目的のLSIに選択信号を送信して
以後のデータ転送を行うかのいずれかの方式が用いられ
ていた。Conventionally, in a microcomputer system that has a microprocessor (hereinafter referred to as MPLI) and an integrated circuit for memory or peripheral control 1 (hereinafter referred to as LSI), the MPU integrates multiple memory LSIs or peripheral control LSIs.
When data is transferred by selecting a specific LSI from among the LSIs, data transfer is performed by marking each LSI and transmitting an LSI selection signal from the MPU through a one-to-one corresponding signal line. Alternatively, a decoder may be provided between the MPU and each LSI to decode the LSI selection signal from the fiMPU and transmit the selection signal to the target LSI for subsequent data transfer. It was getting worse.
第1図は従来のマイクロコンピュータの第1の例のブロ
ック図である。FIG. 1 is a block diagram of a first example of a conventional microcomputer.
MPUIとメモリ用あるいは周辺制御用のLSI5−1
〜5−8とはシリアルインターフェイス用データライン
3を通してデータ転送が行なわれ、またコントロールバ
ス2を通してこのデータ転送を行う際に必要な制御信号
が送信される。4はMPUから各LSIへLSI選択信
号を送信するだめの、MPUとLSIとを結ぶ8本の線
である。LSI5-1 for MPUI and memory or peripheral control
5-8, data is transferred through the serial interface data line 3, and control signals necessary for this data transfer are transmitted through the control bus 2. Reference numeral 4 denotes eight lines connecting the MPU and the LSI, which are used to transmit LSI selection signals from the MPU to each LSI.
MPUは配線4のうちデータ転送を行うLSIとMPU
とを結ぶ紳を通して1,8I選択信号(C8信号と呼ぶ
)を目的のLSIに対して送信することによシリ後目的
のLSIとのデータ転送が可能となる。(C8=窒1
#が印加されたLSIが選択される)従って、LSIが
n個のとき、MPUと各LSIとを結ぶLSI選択用の
配線はn本必要である。MPU is the LSI and MPU that transfer data among the wiring 4
By transmitting a 1,8I selection signal (referred to as a C8 signal) to the target LSI through the cable connecting the two, it becomes possible to transfer data with the target LSI after serialization. (C8=nitrogen 1
(The LSI to which # is applied is selected.) Therefore, when there are n LSIs, n wirings for LSI selection are required to connect the MPU and each LSI.
上記第1の従来例の欠点は、メモリ用LSIや周辺制御
用LSIの数が増大するに伴い、LSI選択信号のため
のMPUからLSIへの配線数が増大して複雑な配線と
なることと、LSIの数と同じ数だけ前記配線のだめの
端子をMPUが必要とすることである。The drawback of the first conventional example is that as the number of memory LSIs and peripheral control LSIs increases, the number of wires for LSI selection signals from the MPU to the LSI increases, resulting in complicated wiring. , the MPU requires the same number of terminals for the wiring as the number of LSIs.
第2図は従来のマイクロコンピュータの第2の例のブロ
ック図である。FIG. 2 is a block diagram of a second example of a conventional microcomputer.
図の番号1,2,3及び5−1〜5−8は第1図と同様
である。MPUは8個のLSIのうち、目的のLSIを
選択するために、符号化した信号を3本のLSI選択信
号送信線6を通してデコーダ7に送信し、デコーダ7は
符号化された信号をデコードし、て、目的のLSIに対
してLSI選択信号を送信することによシ、以後、MP
Uと目的のLSIとの間でデータ転送が可能となる。L
SI選択信号送信線6がn本の場合、デコーダによシ2
n個のLSIの区別が可能である。このような選択方式
により、第1の従来例の欠点であった複雑な配線と、L
SI選択信号発生のだめのMPUの端子数の増加という
問題はほぼ解決されるが、第2の従来例では、MPUの
発生するnビット情報を2n個のLSIを区別するだめ
のLSI選択信号に変換するだめのデコーダを必要とす
るという欠点があった。Numbers 1, 2, 3 and 5-1 to 5-8 in the figures are the same as in FIG. In order to select the target LSI among the eight LSIs, the MPU transmits the encoded signal to the decoder 7 through three LSI selection signal transmission lines 6, and the decoder 7 decodes the encoded signal. , by transmitting an LSI selection signal to the target LSI.
Data transfer becomes possible between U and the target LSI. L
When there are n SI selection signal transmission lines 6, the decoder
It is possible to distinguish between n LSIs. This selection method eliminates the complicated wiring and L
The problem of increasing the number of MPU terminals required to generate SI selection signals is almost solved, but in the second conventional example, the n-bit information generated by the MPU is converted into an LSI selection signal required to distinguish between 2n LSIs. It has the disadvantage that it requires a dedicated decoder.
本発明は上記欠点を除去し、デコーダを使用せず、しか
も配線を増加させることなく複数のメモリ用あるいは周
辺制御用の集積回路の中から所望の集積回路を選択しマ
イクロプロセッサとの間のデータ転送を可能にするマイ
クロコンピュータ・システムを提供するものである。The present invention eliminates the above drawbacks, selects a desired integrated circuit from among a plurality of memory or peripheral control integrated circuits, and transfers data between it and a microprocessor without using a decoder or increasing wiring. It provides a microcomputer system that enables the transfer.
本発明のマイクロコンピュータ・システムは、マイクロ
プロセッサと、コントロールバスとシリアルインターフ
ェイス用データラインとLSI選択信号送信号送信線に
よシ前記マイクロプロセッサと接続しかつ各各固有のア
ドレス対応情報が設定された複数の周辺制御用集積回路
もしくはメモリ用集積回路と、該集積回路の各各に設け
られアドレス対応情報を入力するアドレス対応情報入力
端子と、前記マイクロプロセッサがシリアルインターフ
ェイスを介してLSIアドレス情報を転送するタイミン
グと通常の処理データを転送するタイミングとを判別し
制御する制御回路と、該制御回路の制御によシ前[マイ
クロプロセッサから出力されるLSIアドレスmlと前
Fアドレス対応怪′*ト入力帷子に設定されるアドレス
対応情報とを比較づる比較回路と、該比較回路により一
致判別がなされたとき該一致判別信号を受けて前記r、
v回路とマイクロプロセッサとの間でデータ1送を可能
とせしめるバッファ回路とを含んで構成される。The microcomputer system of the present invention is connected to the microprocessor through a control bus, a serial interface data line, and an LSI selection signal transmission signal transmission line, and each unique address correspondence information is set. A plurality of peripheral control integrated circuits or memory integrated circuits, an address correspondence information input terminal provided in each of the integrated circuits for inputting address correspondence information, and the microprocessor transfers LSI address information via a serial interface. A control circuit that determines and controls the timing to transfer normal processing data and the timing to transfer normal processing data, and a control circuit that determines and controls the timing to transfer normal processing data, and a comparison circuit that compares the address correspondence information set on the paper; and when the comparison circuit determines a match, the r,
The microprocessor is configured to include a buffer circuit that enables one data transmission between the V circuit and the microprocessor.
次に、本発明の実施例について図面を用いて説明する。Next, embodiments of the present invention will be described using the drawings.
第3図は本発明の一実施例のブロック図である。FIG. 3 is a block diagram of one embodiment of the present invention.
各々のLSI5−1〜5−8にアドレス対応情報端子を
設ける。アドレス対応()マ報入力端子がn個の場合は
2n個のLSIの区別が可能である。Each LSI 5-1 to 5-8 is provided with an address correspondence information terminal. When there are n address correspondence () map input terminals, it is possible to distinguish between 2n LSIs.
この実施例ではり、Slを8〜23個とする。従って、
アドレス対応情報入力端子はCA1〜CA3の3個にす
る。そし・にれらの入力端子0人1〜CA3にアドレス
対応情報として′1!淵°勘圧レベルまたは接地レベル
を入力して分類する。今、5■の電源電圧レベルを気1
〃とし、接地レベルを%o〃とする。MPUは8個のL
SIの中から特定のLSIを選択する際、1ず全てのL
SIに対し、LSI選択信号用配#8を通じてLSI選
択信号C3(−1つを送信する。次に、目的のLSIの
アドレス対応情報に応じたLSIアドレス情報3ビツト
を含んだデータをシリアルインターフェイス用データラ
イン3を通じて各L81に転送する。各LSIは、MP
LIから転送されたLSIアドレス情報と、アドレス対
応情報とを比較回路によって一致判別し、一致したLS
IとMPUとの間で以後データ転送が可能となる。MP
UがLSI選択信号CBを%Q/Fにしてから再ひ11
〃にしてLSIアドレス情報をシリアルインターフェイ
ス用データライン3を通じて転送することによって他の
LSIへのアクセスが可能となる。上記実施例に示すL
SI選択方式によれば、従来のように、目的とするLS
Iに対してLSI選択信号としてC8=%1 #を印加
し、他はCf3=気Opとする必要がなく、全てのLS
Iに対してC8=猶1 ttを印加すればよいので、第
1の従来例のように、LSI選択信号用の配線が複雑と
ならず、LSIJ択信号のための八(PUの端子も一端
子とすることが可能である。更に、LSI選択のための
デコーダも必要としないので、第2の従来例で指部した
欠点も解消する。また、各LSI内部に設ける、LSI
アドレス情報とアドレス対応情報との比較回路は全て同
一の回路で、アドレス対応情報入力端子に入力するアド
レス対応情@を目的に応じ入力すればよく、LSIの汎
用性を失わない。アドレス対応情報入力端子をn端子と
すれば、LSI選択用の配#1本で、211個のLSI
の選別が可能である。In this embodiment, the number of Sl is 8 to 23. Therefore,
There are three address correspondence information input terminals, CA1 to CA3. '1' as address correspondence information to the input terminals 0 people 1 to CA3 of Soshi and Nirera! Enter the depth level or ground level to classify. Now, check the power supply voltage level of 5■
〃, and the ground level is %o〃. MPU has 8 L
When selecting a specific LSI from among the SIs, first, select all LSIs.
The LSI selection signal C3 (-1) is transmitted to the SI through LSI selection signal wiring #8. Next, data containing 3 bits of LSI address information according to the address correspondence information of the target LSI is sent to the serial interface. It is transferred to each L81 through data line 3. Each LSI
The LSI address information transferred from the LI and the address correspondence information are determined to match by a comparison circuit, and the matched LS
Data transfer between I and MPU is possible from now on. M.P.
After U sets the LSI selection signal CB to %Q/F,
By transferring the LSI address information through the serial interface data line 3, it becomes possible to access other LSIs. L shown in the above example
According to the SI selection method, as in the past, the target LS
It is not necessary to apply C8=%1# as an LSI selection signal to I, and set Cf3=QOp to all LS
Since it is only necessary to apply C8=1tt to I, unlike the first conventional example, the wiring for the LSI selection signal is not complicated, and the 8 (PU terminals) for the LSIJ selection signal are also Furthermore, since a decoder for LSI selection is not required, the disadvantage of the finger in the second conventional example is also eliminated.Also, the LSI terminal provided inside each LSI
The circuits for comparing address information and address correspondence information are all the same circuit, and the address correspondence information @ to be input to the address correspondence information input terminal can be inputted according to the purpose, so that the versatility of the LSI is not lost. If the address correspondence information input terminal is an n terminal, 211 LSIs can be connected with one wire for LSI selection.
It is possible to select.
次に、LSIの選択方式について更に詳細に説明する。Next, the LSI selection method will be explained in more detail.
第4図は第3図に示す一実施例の巣釉回路選択回路部分
の詳細回路図である。ただし、簡単のためアドレス対応
情報入力端子は2個とした。FIG. 4 is a detailed circuit diagram of the glaze circuit selection circuit portion of the embodiment shown in FIG. 3. However, for simplicity, there are two address correspondence information input terminals.
第4図において、9は入力端子81及び出力端子SOを
通してシリアルインターフェイス用データラインと内部
データバスとの間でデータ転送を行うためのバッファ回
路、10はMPUよシバッファ回路9に入力されたLS
Iアドレス情報2ビツトをラッチする回路、11はアド
レス対応情報入力端子CA1とCA2に入力されるアド
レス対応情報とLSIアドレス情報ラッチ回路1oよシ
出力されるLSIアドレス情報CAI’ 、CA2’
とを比較判別する比較回路、12は入力SがsINのと
きに出力Qを%1〃にセットしく出力Qは司り入力R力
口11のときに出力Qを%Q#にリセットしく出力Qは
箪1す、入力S及びRが共に蟻0〃のときに出力Q(及
びQ)は以前の状態を保有するR−8フリツプフロツプ
、ゲート14はインバータ、ゲート15及び16は3人
カAND回路、ゲート17は2人カAND回路である。In FIG. 4, 9 is a buffer circuit for transferring data between the serial interface data line and the internal data bus through the input terminal 81 and output terminal SO, and 10 is the LS input to the MPU buffer circuit 9.
A circuit 11 latches 2 bits of address information, and 11 indicates address correspondence information input to address correspondence information input terminals CA1 and CA2, and LSI address information CAI', CA2' output from the LSI address information latch circuit 1o.
A comparison circuit 12 is used to set the output Q to %1 when the input S is sIN, and to reset the output Q to %Q# when the input R is 11. 1. When the inputs S and R are both 0, the output Q (and Q) is an R-8 flip-flop that retains the previous state, gate 14 is an inverter, gates 15 and 16 are a three-way AND circuit, Gate 17 is a two-person AND circuit.
MPU1とデータ転送を行うタイミングを合わせるため
にMPUが発生するクロックをSCKクロックとし、S
CK端子よυ人カされる。また、LSI選択信号C8は
、C8端子よシ入カされる。The clock generated by the MPU in order to synchronize the timing of data transfer with MPU1 is referred to as the SCK clock, and the SCK clock is
The CK terminal is powered. Further, the LSI selection signal C8 is inputted from the C8 terminal.
13はSCKクロックをカウントし、8クロツク目の立
下シに同期してC1よシバルスを発生すると同時に、C
2よシ喚11を出方するSCKクロック・カウンタで、
C8信号力ロ0〃のときC2の出力は箪o〃となる。13 counts the SCK clock and generates a signal from C1 in synchronization with the falling edge of the 8th clock.
At the SCK clock counter that outputs 2 and 11,
When the C8 signal power is 0, the output of C2 becomes 0.
第5図は第4図に示す集積回路選択回路の動作時におけ
るタイミング図である。FIG. 5 is a timing chart during operation of the integrated circuit selection circuit shown in FIG. 4.
MPUは時刻to でcs信号気0〃がら気INに変化
させた後、LSIアドレスイh報2上2ビットんだ8ビ
ツトデータ(81〜s8)を、sI端子を通して1ビツ
トずつシリアルに転送する。前記データは、MPUが発
生するS’CKクロックの立下シに同期して1ピツトず
つバッファ回路にラッチされる。バッファ回路に8ピツ
トデータがラッチされると、時刻t□と12間で、LS
Iアドレス情報がLSIアドレス情報ラッチ回路にラッ
チされ、比較回路11へ転送されて、LSIアドレス情
報とアドレス対応情報との一致判別がなされ、一致した
場合に、以後、MPUとの間でデータ転送が行われ、一
致しない場合には以後のデータ転送が−、−一゛−
禁止される。After the MPU changes the cs signal from 0 to 0 to IN at time to, it serially transfers 8-bit data (81 to s8) consisting of 2 bits on the LSI address signal 2 through the sI terminal bit by bit. . The data is latched one pit at a time in the buffer circuit in synchronization with the falling edge of the S'CK clock generated by the MPU. When the 8-pit data is latched in the buffer circuit, the LS
The I address information is latched by the LSI address information latch circuit and transferred to the comparison circuit 11, and a match is determined between the LSI address information and the address correspondence information.If they match, data transfer between the MPU and the MPU is performed thereafter. If they do not match, subsequent data transfer is prohibited.
更に詳しく説明すると、LSIのC8端子から入力され
るC8信号が、インバータ14、AND回路15.16
及び80にクロック・カウンタ13に入、力される。8
0に端子より入力される80にクロックはAND回路1
5とSCKクロック・カウンタ13及びバッファ回路9
に入力される。To explain in more detail, the C8 signal input from the C8 terminal of the LSI is passed through the inverter 14 and the AND circuits 15 and 16.
and input to the clock counter 13 at 80. 8
The clock at 80 which is input from the terminal at 0 is AND circuit 1.
5, SCK clock counter 13 and buffer circuit 9
is input.
SCKクロック・カウンタ13は出力C1よシパルスを
発生する。又、出力C2はAND回路15及び17に入
力さ、H1AND回!817の出力はLSIアドレス情
報ラッチタイミング信号としてLSIアドレス情報ラッ
う回W810に入力される。SCK clock counter 13 generates a signal at output C1. Also, the output C2 is input to AND circuits 15 and 17, H1AND times! The output of 817 is input to the LSI address information latch circuit W810 as an LSI address information latch timing signal.
MPUより転送されるデータはS工端子よりバッファ回
路9へ入力され、MPUへデータを転送する場合はバッ
ファ回路9からSO端子を通して出力され、バッファ回
路9を内部データバス18とが接続されている。バッフ
ァ回路9に入力されたLSIアドレス情報2ピツトはL
SIアドレス情報ラッチ回路10に入力され、LSIア
ドレス情報CAI’ 、CA2’ として比較回路1
1に入力される。アドレス対応情報は舞子CA1及びC
A2よシ比較回路11に入力され、比較回路1工の出力
はAND回路16に入力され、AND回路16の出方が
バッファ回路9に入力される。AND回路16の出力が
重11の時に、SCKクロックに同期してバッファ回路
9とシリアルインターフェイス用データラインとの間で
データ転送が行われ、SCKクロック・カウンタ13の
パルス発生時に内部データバス18とバッファ回路9と
の間でデータ転送が行われる。C8信号が気O〃の時、
インバータ14によシル−Sフリップフロップ12の入
力Rは%1#、AND回路15を介した入力Sは電0〃
であるので、出力Qは%O〃、出力Qは!1〃 となシ
Qの出力1ONにょシ、AND回路16の出力が蟻Ol
となる。また、SCKクロック・カウンタ13の出力C
2はC8信号%Q#の入力によりx□gを出力するため
AND回路17の出力は%0〃で、LSIアドレス情報
ラッチタイミング信号は発生しなて。MPUは第5図の
時刻t。Data transferred from the MPU is input to the buffer circuit 9 from the S terminal, and when data is transferred to the MPU, it is output from the buffer circuit 9 through the SO terminal, and the buffer circuit 9 is connected to the internal data bus 18. . The LSI address information 2 pit input to the buffer circuit 9 is L.
The SI address information is input to the latch circuit 10, and is sent to the comparison circuit 1 as LSI address information CAI', CA2'.
1 is input. Address correspondence information is Maiko CA1 and C
A2 is input to the comparator circuit 11, the output of the comparator circuit 1 is input to the AND circuit 16, and the output of the AND circuit 16 is input to the buffer circuit 9. When the output of the AND circuit 16 is 11, data is transferred between the buffer circuit 9 and the serial interface data line in synchronization with the SCK clock, and when the SCK clock counter 13 generates a pulse, data is transferred to and from the internal data bus 18. Data transfer is performed with the buffer circuit 9. When the C8 signal is Qi O〃,
The input R of the S flip-flop 12 to the inverter 14 is %1#, and the input S of the AND circuit 15 is 0.
Therefore, the output Q is %O〃, and the output Q is! 1〃 The output of Tonashi Q is 1 ON, and the output of AND circuit 16 is ant Ol.
becomes. Also, the output C of the SCK clock counter 13
2 outputs x□g by inputting the C8 signal %Q#, so the output of the AND circuit 17 is %0, and no LSI address information latch timing signal is generated. The MPU is at time t in FIG.
でC8信号を気O〃から%1〃に変化させた後、SCK
クロックの立上シに同期してSI端子を通してバッフ7
回銘9回路−タ8ビツトのうちの最上位1ビツトを入力
し、SCKクロックの立下シに同期してバッファ回路9
にラッチされる。以後、同様にして8CKクロツクに同
期して1ビツトずつ入力され、5CK870ツク目の立
下シ(時刻t1)に同期して、バッファ回路9のデータ
8ビツトのうち、LSIアドレス情報2ビツトがLSI
アドレス情報ラッチ回路10に転送される。また、時刻
t1 にSCKカウンタの出力C21): * 1 g
を出力し、AND回路17は2人力とも+11となって
、出力が111となり、このLSIアドレス情報ラッチ
タイミング信号の発生によシバッファ回路9から転送さ
れるLSIアドレス情報がLSIアドレス情報ラッチ回
路10に2ツチされる。8CKクロツク・カウンタ13
は時刻t1 に出力C1がらパルスを発生するが、AN
D回路16の出方が10〃であるため、バッファ回路9
と内部データバス18とのデータ転送は行われない。、
以後、次のSCKクロックの立上#)(第5図の時刻h
)でAND回路15け3人力が町Iにょυ出力が−1r
トfc t)、R−8フリツプフロツプは入カS妙ハ
IIとなるためQの出力li ’ 0 ’となシ、AN
D回P−17は−OIを出力し、LSIアドレス情報ラ
ッチ回路10への入力が禁止される。After changing the C8 signal from QO〃 to %1〃, SCK
The buffer 7 is connected through the SI terminal in synchronization with the rising edge of the clock.
The most significant bit of the 8 bits of the 9 circuit data is input, and the buffer circuit 9 is input in synchronization with the falling edge of the SCK clock.
latched to. Thereafter, one bit is inputted in the same manner in synchronization with the 8CK clock, and in synchronization with the falling edge of the 870th clock of the 5CK (time t1), 2 bits of LSI address information out of 8 bits of data in the buffer circuit 9 are input to the LSI.
The address information is transferred to the latch circuit 10. Also, at time t1, the output of the SCK counter C21): *1 g
The output from the AND circuit 17 becomes +11, and the output becomes 111. Due to the generation of this LSI address information latch timing signal, the LSI address information transferred from the buffer circuit 9 is transferred to the LSI address information latch circuit 10. Get double punched. 8CK clock counter 13
generates a pulse from output C1 at time t1, but AN
Since the output direction of the D circuit 16 is 10, the buffer circuit 9
Data transfer between the internal data bus 18 and the internal data bus 18 is not performed. ,
After that, the next SCK clock rises #) (time h in Figure 5).
), the AND circuit has 15 digits of power and the output is -1r.
fc t), the R-8 flip-flop becomes the input S, so the output of Q becomes '0', AN
D time P-17 outputs -OI, and input to the LSI address information latch circuit 10 is prohibited.
LSIアドレス情報ラッチ回路1oにラッチされたLS
Iアドレス情@CA1′、CA2′は比較回路11に転
送され、アドレス対応情報入力端子CA1.CA2よシ
入力されているアドレス対応情報CAI及びCA2と、
時刻t1 と時刻t2 間にそれぞれ比較され、一致
しない場合は1o〃を出方するので、AND回路16の
出力は気oIとなシ、バッファ回路9を介したデータ転
送は行われない。LS latched by LSI address information latch circuit 1o
I address information @CA1', CA2' is transferred to the comparison circuit 11, and the address correspondence information input terminal CA1. Address correspondence information CAI and CA2 inputted by CA2,
A comparison is made between time t1 and time t2, and if they do not match, 1o is output. Therefore, the output of the AND circuit 16 is oI, and data transfer via the buffer circuit 9 is not performed.
一方、一致した場合には、比較回路11け嘱1〃を出力
する。との時、C8信号及びR−8フリツプフロツプの
出力Qは%1〃の状態であるので、AND回路16の3
人力が%INに より、出方は町〃の状態となる。従っ
て、以後、MP[J7>、ら81端子を通してデータが
入力される場合は、sCKクロックの立下りに同期して
1ビツトずつバッファ回路9にラッチされ、データ8ビ
ツトラツチ後、SCKカウンタ13が発生するパルスに
同期して内部データバス18を辿して転送される。一方
、SO端子を通してデータ8ビツトを出力する場合ニハ
、内!fly−タバス18よpバッファレジスタ9にセ
ットされたデータ8ビツトをSCKクロックの立下シに
同期して1ビツトずつSO端子より出力する。On the other hand, if they match, the comparison circuit 11 outputs the signal 1. At this time, the C8 signal and the output Q of the R-8 flip-flop are in the state of %1, so the 3 of the AND circuit 16
Depending on the human power %IN, the output will be the state of town. Therefore, from now on, when data is input through the MP[J7>, etc. 81 terminals, it is latched one bit at a time in the buffer circuit 9 in synchronization with the falling edge of the sCK clock, and after 8 bits of data are latched, the SCK counter 13 is generated. The data is transferred along the internal data bus 18 in synchronization with the pulses. On the other hand, when outputting 8 bits of data through the SO terminal, niha! The fly-tabus 18 outputs 8 bits of data set in the p-buffer register 9 one bit at a time from the SO terminal in synchronization with the falling edge of the SCK clock.
第5図の時刻ti と12 間でのアドレス情報ラッ
チ以Vは、MPLJが別のLSIを選択するために再び
C8信号を変化させて新たなアドレス情報を各LSIに
入力する゛まてLSIアドレス悄卯を保持しているので
、MPUはC8信号を変化させた後の最初のデータをチ
ップアドレス情報として転送するだけてよく、データf
逆年にL8・エアドレス情報を前もって入力する必要は
かい。After the address information is latched between times ti and 12 in FIG. 5, the MPLJ changes the C8 signal again to select another LSI and inputs new address information to each LSI. Since the memory is held, the MPU only needs to transfer the first data after changing the C8 signal as chip address information, and the data f
There is no need to enter L8/air address information in advance in the reverse year.
上記*施例では、転送データは8ビツトの場合として説
明しだが8ビット以外のデータを1ビツトずつシリアル
に転送する場合にも本発明は突流可能である。また、第
4図ではアドレス対応情報入力端子を2個としたが、こ
れは前述のようにn個の端子で2n個のLSIを選択で
きるということからC8信号糾数とLSIの個数からア
ドレス対応情報入力端子数゛を決定する。In the above *Embodiment, the transfer data is 8 bits. However, the present invention is also applicable to the case where data other than 8 bits is serially transferred bit by bit. In addition, in Figure 4, there are two address correspondence information input terminals, but this is because, as mentioned above, 2n LSIs can be selected with n terminals, so the address correspondence is determined from the number of C8 signal lines and the number of LSIs. Determine the number of information input terminals.
以上詳細に説明したように、本発明によれは、多くの配
線も必要なく、マた、外部にデコータを必要とせずに複
数の集積回路の中から所望の集積回路を選択しヤイクロ
プロセッサとの間のデータ転送を可能とするマイクロコ
ンピュータ・システムが得られるのでその効果は太きい
。As explained in detail above, the present invention allows a desired integrated circuit to be selected from a plurality of integrated circuits without requiring much wiring or an external decoder. The effect is significant because it provides a microcomputer system that enables data transfer between computers.
第1図は従来のマイクロコンピュータの第1の例のブロ
ック図、第2図は従来のマイクロコンピュータの第2の
例のブロック図、第3図は本発明の一実施例のブロック
図、第4図は第3図に示ず一実施例の集積回路避釈回銘
部分の討細回鮎図、第5図は第4図に示す象積回路選択
回路の動作時におけるタイミング図である。
1・・・・・・MPU(マイクロプロセッサ)、2・・
・・・・コントロールバス、3・・・・・・シリアルイ
ンターフェイス用データライン、4.・・・・・・LS
I選択信号送信約、5−1〜5−8・・・・・・LSI
、6・・・・・・I、f9I9n信号送信線、7・・・
・・・デコーダ、f3 、、、、、、T、 8 I選択
信号送@紳、9・・・・・・バッファ回路、10・・・
・・・LSIアドレス情報ラッチ回路、11・・・・・
・比較回路、12・・・・・・R−Sフリップフロップ
、13・・・・・・SCKクロック・カウンタ、14・
・・・・・インバータ、15,16゜17・・・・・・
AND回路、18・・・・・・内部データバス。FIG. 1 is a block diagram of a first example of a conventional microcomputer, FIG. 2 is a block diagram of a second example of a conventional microcomputer, FIG. 3 is a block diagram of an embodiment of the present invention, and FIG. The figure is a detailed review of a portion of an integrated circuit that is not shown in FIG. 3, but is an example of an integrated circuit, and FIG. 5 is a timing diagram during operation of the quadrature circuit selection circuit shown in FIG. 4. 1...MPU (microprocessor), 2...
...Control bus, 3...Data line for serial interface, 4.・・・・・・LS
I selection signal transmission approx. 5-1 to 5-8... LSI
, 6...I, f9I9n signal transmission line, 7...
...Decoder, f3, ...,,,T, 8 I selection signal transmission @gent, 9...Buffer circuit, 10...
...LSI address information latch circuit, 11...
・Comparison circuit, 12...R-S flip-flop, 13...SCK clock counter, 14.
...Inverter, 15,16°17...
AND circuit, 18...internal data bus.
Claims (1)
ンターフェイス用データラインヒLSI選択信号送信線
によυ前記マイクロプロセッサと接続しかつ各各固有の
アドレス対応情報が設定された複数の周辺制御用集積回
路もしくはメモリ用集積回路と、該集積回路の各各に設
けられアドレス対応情報を入力するアドレス対応入力端
子と、前記マイクロプロセッサがシリアルインターフェ
イスを介してLSIアドレス情報を転送するタイミング
と通常の処理データを転送するタイミングとを判別し制
御する制御回路と、該制御回路の制御によシ前記マイク
ロプロセッサから出力されるLSIアドレス情報と前記
アドレス対応情報入力端子に設定されるアドレス対応情
報とを比較す、る比較回路と、該比較回路によシ一致判
別がなされたとき該一致判別信号を受けて前記集積回路
とマイクロプロセッサとの間でデータ転送を可能とせし
めるバッファ回路とを含むこととを特徴とするマイクロ
コンピュータ・システム。A plurality of peripheral control integrated circuits or memory integrated circuits connected to the microprocessor through LSI selection signal transmission lines, a control bus, and a serial interface data line, each having unique address correspondence information. a circuit, an address correspondence input terminal provided in each of the integrated circuits for inputting address correspondence information, a timing at which the microprocessor transfers LSI address information via a serial interface, and a timing at which normal processing data is transferred; and a comparison circuit that compares LSI address information output from the microprocessor and address correspondence information set to the address correspondence information input terminal under the control of the control circuit. , a buffer circuit that receives the match determination signal when the comparison circuit determines the match and enables data transfer between the integrated circuit and the microprocessor. system.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57182312A JPS5971526A (en) | 1982-10-18 | 1982-10-18 | Microcomputer system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57182312A JPS5971526A (en) | 1982-10-18 | 1982-10-18 | Microcomputer system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5971526A true JPS5971526A (en) | 1984-04-23 |
JPS648384B2 JPS648384B2 (en) | 1989-02-14 |
Family
ID=16116094
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57182312A Granted JPS5971526A (en) | 1982-10-18 | 1982-10-18 | Microcomputer system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5971526A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61214038A (en) * | 1985-03-20 | 1986-09-22 | Toshiba Corp | Reading system for substrate control information |
JPS63284658A (en) * | 1987-05-18 | 1988-11-21 | Nec Corp | Intra-system unit interface system |
JPH03216752A (en) * | 1990-01-22 | 1991-09-24 | Nec Corp | Integrated circuit |
JPH0561820A (en) * | 1991-06-24 | 1993-03-12 | Mitsubishi Electric Corp | Input/output device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49114846A (en) * | 1973-02-28 | 1974-11-01 | ||
JPS5236437A (en) * | 1975-09-17 | 1977-03-19 | Sanyo Electric Co Ltd | Address system |
-
1982
- 1982-10-18 JP JP57182312A patent/JPS5971526A/en active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49114846A (en) * | 1973-02-28 | 1974-11-01 | ||
JPS5236437A (en) * | 1975-09-17 | 1977-03-19 | Sanyo Electric Co Ltd | Address system |
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JPH0561820A (en) * | 1991-06-24 | 1993-03-12 | Mitsubishi Electric Corp | Input/output device |
Also Published As
Publication number | Publication date |
---|---|
JPS648384B2 (en) | 1989-02-14 |
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