JPS5967724A - 半導体スイツチ回路 - Google Patents
半導体スイツチ回路Info
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- JPS5967724A JPS5967724A JP57178785A JP17878582A JPS5967724A JP S5967724 A JPS5967724 A JP S5967724A JP 57178785 A JP57178785 A JP 57178785A JP 17878582 A JP17878582 A JP 17878582A JP S5967724 A JPS5967724 A JP S5967724A
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- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- Protection Of Static Devices (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、負荷に流れる電流をパワーＭＯＳトランジ
スタでスイッチングするようにした半導体スイッチ回路
に係り、特に、負荷ショート時等において、前記パワー
ＭＯＳトランジスタを流れる電流を遮断し、これにより
当該トランジスタを保護する機能を備えた半導体スイッ
チ回路に関する。
スタでスイッチングするようにした半導体スイッチ回路
に係り、特に、負荷ショート時等において、前記パワー
ＭＯＳトランジスタを流れる電流を遮断し、これにより
当該トランジスタを保護する機能を備えた半導体スイッ
チ回路に関する。
近年、駆動回路を簡単かつ集積化し、その電源電圧を低
電圧化しようとする要望から、パワー間ＯＳトランジス
タ、中でもオン抵抗が低くパワースイッチングに適する
縦型パワーＭＯＳトランジスタをスイッチングに応用す
る動きがある。
電圧化しようとする要望から、パワー間ＯＳトランジス
タ、中でもオン抵抗が低くパワースイッチングに適する
縦型パワーＭＯＳトランジスタをスイッチングに応用す
る動きがある。
しかしながら、このようなパワーＭＯＳトランジスタを
使用した半導体スイッチ回路にあっては、ドレイン側に
接続される負荷が短絡した状態においてゲート電位が“
Ｈ”になると、ドレイン電位の上昇に加えてドレイン電
流も増加するため、両者の積により定まるパワー損失は
急増し、遂にはパワーＭＯＳトランジスタが破壊されて
しまうという問題があった。
使用した半導体スイッチ回路にあっては、ドレイン側に
接続される負荷が短絡した状態においてゲート電位が“
Ｈ”になると、ドレイン電位の上昇に加えてドレイン電
流も増加するため、両者の積により定まるパワー損失は
急増し、遂にはパワーＭＯＳトランジスタが破壊されて
しまうという問題があった。
このため、その対策として従来第１図に示す如く、パワ
ーＭＯＳトランジスタ１のソースＳ側に直列接続された
微少抵抗３によりドレイン電流Ｉｏの変化を電圧に変換
して検出し、この検出電圧をコンパレータ４において所
定の基準電圧Ｖｒｅｆと比較し、その比較出力によって
ゲートＧと入力端子ＩＮとの間に介挿されたドライブ回
路５を駆動させ、負荷ショート時はゲートＧの電位を強
制的に“１”に引き下げて、パワーＭＯＳトランジスタ
１を保護する試みもなされている。
ーＭＯＳトランジスタ１のソースＳ側に直列接続された
微少抵抗３によりドレイン電流Ｉｏの変化を電圧に変換
して検出し、この検出電圧をコンパレータ４において所
定の基準電圧Ｖｒｅｆと比較し、その比較出力によって
ゲートＧと入力端子ＩＮとの間に介挿されたドライブ回
路５を駆動させ、負荷ショート時はゲートＧの電位を強
制的に“１”に引き下げて、パワーＭＯＳトランジスタ
１を保護する試みもなされている。
ところが、このような回路構成によると、微少抵抗３に
よって常時無駄な電力が消費されるためスイッチ回路全
体の低損失化の妨げとなり、また半導体基板上に集積化
するに際して、一般に微少抵抗は占融面積が大きいため
高集積化の妨げとなるという問題があった。
よって常時無駄な電力が消費されるためスイッチ回路全
体の低損失化の妨げとなり、また半導体基板上に集積化
するに際して、一般に微少抵抗は占融面積が大きいため
高集積化の妨げとなるという問題があった。
更に、パワーＭＯＳトランジスタとしてオン抵抗の小さ
い縦形パワーＭＯＳトランジスタを使用し、かつ回路全
体を同一半導体基板上に集積形成しようとすると、縦型
パワーＭＯＳトランジスタの場合、基板自体がドレイン
として動作するため、基板電位が安定せず、このため基
板内に他の回路構成部分（例えば、コンパレータ４，ド
ライブ回路５等）を集積形成することが難しくコスト的
に不利な外付部品によって対処せねばならないという問
題があった。
い縦形パワーＭＯＳトランジスタを使用し、かつ回路全
体を同一半導体基板上に集積形成しようとすると、縦型
パワーＭＯＳトランジスタの場合、基板自体がドレイン
として動作するため、基板電位が安定せず、このため基
板内に他の回路構成部分（例えば、コンパレータ４，ド
ライブ回路５等）を集積形成することが難しくコスト的
に不利な外付部品によって対処せねばならないという問
題があった。
この発明は、このような従来の問題点に着目してなされ
たもので、その目的とするところは、スイッチ駆動電流
およびパワー損失が小さく、かつ集積可能な保護回路を
備えた半導体スイッチ回路を提供することにある。
たもので、その目的とするところは、スイッチ駆動電流
およびパワー損失が小さく、かつ集積可能な保護回路を
備えた半導体スイッチ回路を提供することにある。
この発明は、上記の目的を達成するために、前記負荷を
スイッチングするパワーＭＯＳトランジスタのドレイン
電位によって、負荷のショートを判断して当該トランジ
スタを保護する保護回路を、ＭＯＳトランジスタと、Ｍ
ＯＳ抵抗と、ＭＯＳキャパシタと、酸化珪素上に形成さ
れる抵抗とにより構成したことを特徴とするものである
。
スイッチングするパワーＭＯＳトランジスタのドレイン
電位によって、負荷のショートを判断して当該トランジ
スタを保護する保護回路を、ＭＯＳトランジスタと、Ｍ
ＯＳ抵抗と、ＭＯＳキャパシタと、酸化珪素上に形成さ
れる抵抗とにより構成したことを特徴とするものである
。
以下、第２図〜第７図に示される実施例に基づき本発明
の詳細を説明する。
の詳細を説明する。
第２図は、この発明に係る半導体スイッチ回路の一実施
例を示す回路図である。
例を示す回路図である。
第２図において、６はｎチャンネルの縦型パワＭＯＳト
ランジスタであり、このトランジスタ６のソースＳ５は
設置され、かつドレインＤ６は負荷７を介して電源ＶＯ
Ｄに接続されており、またゲートＧ５は抵抗８を介して
制御入力端子ＩＮに接続されている。
ランジスタであり、このトランジスタ６のソースＳ５は
設置され、かつドレインＤ６は負荷７を介して電源ＶＯ
Ｄに接続されており、またゲートＧ５は抵抗８を介して
制御入力端子ＩＮに接続されている。
このため、制御入力端子ＩＮの電位ＶＩＮが、“Ｌ”か
ら“Ｈ”あるいは“Ｈ”から“Ｌ”へと瞬時変化すると
、ゲートＧ５の電位は抵抗８とゲート容量ＣＧとにより
定まる時定数カーブを描きつつ上昇または下降し、これ
によりトランジスタ６はオンまたはオフして負荷７に流
れる電流ＩＤをスイッチングするように構成されている
。
ら“Ｈ”あるいは“Ｈ”から“Ｌ”へと瞬時変化すると
、ゲートＧ５の電位は抵抗８とゲート容量ＣＧとにより
定まる時定数カーブを描きつつ上昇または下降し、これ
によりトランジスタ６はオンまたはオフして負荷７に流
れる電流ＩＤをスイッチングするように構成されている
。
９はｎチャンネルの横型ＭＯＳトランジスタであり、こ
のトランジスタ９のソースＳ９は接地され、かつドレイ
ンＤ９は前記トランジスタ６のゲートＧ５へと接続され
ている。
のトランジスタ９のソースＳ９は接地され、かつドレイ
ンＤ９は前記トランジスタ６のゲートＧ５へと接続され
ている。
従って、トランジスタ９のゲート電位ＶＧ９がそのスレ
ショルド電圧ＶＴ９に達すると、トランジスタ９はオン
し、これによりトランジスタ６のゲート電位ＶＧ６をア
ース電位に引き下げるように構成されている。
ショルド電圧ＶＴ９に達すると、トランジスタ９はオン
し、これによりトランジスタ６のゲート電位ＶＧ６をア
ース電位に引き下げるように構成されている。
トランジスタ６のドレインＤ６とアースとの間には、Ｍ
ＯＳ抵抗１０とＭＯＳキャパシタ１１とを直列接続して
なる積分回路１２が設けられており、特にこの例ではＭ
ＯＳ抵抗１０としてゲート・ドレイン間を短絡してなる
ｎチャンネルの横型ＭＯＳトランジスタが使用されてい
るため、ＭＯＳ抵抗１０は定電流源としても機能するこ
ととなる。また、積分回路１２の出力は、トランジスタ
９のゲートＧ９へと供給されており、このため積分回路
１２の出力が上昇してトランジスタ９のスレショルド電
圧ＶＴ９を越えると同時に、トランジスタ９はオンする
こととなる。
ＯＳ抵抗１０とＭＯＳキャパシタ１１とを直列接続して
なる積分回路１２が設けられており、特にこの例ではＭ
ＯＳ抵抗１０としてゲート・ドレイン間を短絡してなる
ｎチャンネルの横型ＭＯＳトランジスタが使用されてい
るため、ＭＯＳ抵抗１０は定電流源としても機能するこ
ととなる。また、積分回路１２の出力は、トランジスタ
９のゲートＧ９へと供給されており、このため積分回路
１２の出力が上昇してトランジスタ９のスレショルド電
圧ＶＴ９を越えると同時に、トランジスタ９はオンする
こととなる。
１３は、積分回路１２のキャパシタ１１の放電路を形成
するｎチャンネル横型ＭＯＳトランジスタであり、その
ソースＳ１３は接地され、またドレインＤ１３は積分回
路１２の出カ端子へと接続されている。このため、トラ
ンジスタ１３のゲート電位ＶＧ１３が上昇してスレショ
ルド電圧ＶＴ１３を越えると、トランジスタ１３はオン
して、キャパシタ１１の電荷は急速に放電され、積分回
路１２の出力は略零電位に立ち下がることとなる。
するｎチャンネル横型ＭＯＳトランジスタであり、その
ソースＳ１３は接地され、またドレインＤ１３は積分回
路１２の出カ端子へと接続されている。このため、トラ
ンジスタ１３のゲート電位ＶＧ１３が上昇してスレショ
ルド電圧ＶＴ１３を越えると、トランジスタ１３はオン
して、キャパシタ１１の電荷は急速に放電され、積分回
路１２の出力は略零電位に立ち下がることとなる。
１４は、抵抗１５とｎチャンネルの横形ＭＯＳトランジ
スタ１６とを直列接続してなるインバータ回路であり、
このインバータ回路１４にはトランジスタ６のドレイン
電位ＶＤ６が電源として供給されており、またトランジ
スタ１６のゲートＧ１５は制御入力端子ＩＮに接続され
ている。
スタ１６とを直列接続してなるインバータ回路であり、
このインバータ回路１４にはトランジスタ６のドレイン
電位ＶＤ６が電源として供給されており、またトランジ
スタ１６のゲートＧ１５は制御入力端子ＩＮに接続され
ている。
従って、インバータ回路１４は、制御入力端子ＩＮに供
給されるスイッチング入カを反転して出力し、この反転
出力によりトランジスタ１３がオン、オフ制御されるこ
とになる。
給されるスイッチング入カを反転して出力し、この反転
出力によりトランジスタ１３がオン、オフ制御されるこ
とになる。
次に、以上説明した半導体スイッチ回路の動作を、第３
図のタイムチャートを参照しつつ、負荷正常時，ショー
ト時に分けて説明する。
図のタイムチャートを参照しつつ、負荷正常時，ショー
ト時に分けて説明する。
負荷正常時の動作タイムチャートを第３図（ａ）に示す
。同図に示す如く、トランジスタ６をオンすべく、入力
電位ＶＩＮが“Ｌ”から“Ｈ”に立ち上がると、トラン
ジスタ６のゲート電位ＶＧ６は抵抗８の抵抗値Ｒとトラ
ンジスタ６のゲート容量Ｃ６とで定まる時定数τ（＝Ｃ
ｃ・Ｒ）をもっで緩かに上昇し始める。
。同図に示す如く、トランジスタ６をオンすべく、入力
電位ＶＩＮが“Ｌ”から“Ｈ”に立ち上がると、トラン
ジスタ６のゲート電位ＶＧ６は抵抗８の抵抗値Ｒとトラ
ンジスタ６のゲート容量Ｃ６とで定まる時定数τ（＝Ｃ
ｃ・Ｒ）をもっで緩かに上昇し始める。
次いで、入力電位ＶＩＮの立ち上がりからｔ１時間が経
過して、トランジスタ６のゲート電位ＶＧ６がそのスレ
ショルド電圧ＶＴ６を越えると、トランジスタ６はオン
状態に移行し、負荷７にはドレイン電流ＩＤが流れ始め
、同時に負荷７による電圧降下によってトランジスタ６
のドレイン電位ＶＤ６は低下し始める。
過して、トランジスタ６のゲート電位ＶＧ６がそのスレ
ショルド電圧ＶＴ６を越えると、トランジスタ６はオン
状態に移行し、負荷７にはドレイン電流ＩＤが流れ始め
、同時に負荷７による電圧降下によってトランジスタ６
のドレイン電位ＶＤ６は低下し始める。
一方、入力電位ＶＩＮが“Ｌ”から“Ｈ”へと立ち上が
ると同時に、インバータ回路１４の出力は“Ｈ”から“
Ｌ”へと転じ、これによりトランジスタ１３はオン状態
となり、積分回路１２のキャパシタ１１に対する充電が
開始されて、積分回路１２の出力電位Ｖ１の値は、トラ
ンジスタ６のゲート電位ＶＧ６よりも更に緩かに上昇す
る。
ると同時に、インバータ回路１４の出力は“Ｈ”から“
Ｌ”へと転じ、これによりトランジスタ１３はオン状態
となり、積分回路１２のキャパシタ１１に対する充電が
開始されて、積分回路１２の出力電位Ｖ１の値は、トラ
ンジスタ６のゲート電位ＶＧ６よりも更に緩かに上昇す
る。
このため、積分回路１２の出力電位Ｖ１がトランジスタ
９のスレショルド電圧ＶＴ９に到達する以前に、すなわ
ち入力電位ＶＩＮの立ち上がりからｔ２時間が経過した
時点において、トランジスタＧのドレイン電位ＶＤ６は
トランジスタ９のスレショルド電圧ＶＴ９以下に低下し
てしまい、この結果積分回路１２の出力電位Ｖ１は、Ｖ
１−ＶＤ６−ＶＴ１０−ＶＢＣ ＶＤ６：Ｖ１の上昇が止まったときの値ＶＴ１０：ＭＯ
Ｓ抵抗１０のスレショルド電圧Ｖ８Ｇ；バックゲート効
果 で与えられる値にクリップされる。
９のスレショルド電圧ＶＴ９に到達する以前に、すなわ
ち入力電位ＶＩＮの立ち上がりからｔ２時間が経過した
時点において、トランジスタＧのドレイン電位ＶＤ６は
トランジスタ９のスレショルド電圧ＶＴ９以下に低下し
てしまい、この結果積分回路１２の出力電位Ｖ１は、Ｖ
１−ＶＤ６−ＶＴ１０−ＶＢＣ ＶＤ６：Ｖ１の上昇が止まったときの値ＶＴ１０：ＭＯ
Ｓ抵抗１０のスレショルド電圧Ｖ８Ｇ；バックゲート効
果 で与えられる値にクリップされる。
ここで、Ｖ１＜ＶＴ９となるように設定しておけば、積
分出力Ｖ１の値はＶＴ９まで上昇しないため、トランジ
スタ６のゲート電位ＶＧ６は“Ｈ”状態に維持され、ト
ランジスタ６には電流１Ｄが流れ続けることとなる。
分出力Ｖ１の値はＶＴ９まで上昇しないため、トランジ
スタ６のゲート電位ＶＧ６は“Ｈ”状態に維持され、ト
ランジスタ６には電流１Ｄが流れ続けることとなる。
次に、トランジスタ６をオフすべく、入力電位ＶＩＮを
“Ｈ”から“Ｌ”に瞬時立ち下げると、トランジスタ６
のゲート容量Ｃ６に充電された電荷は抵抗８を介して放
電され、次いでＶＧ５＜ＶＴ６となった時点において、
トランジスタＧは完全にオフし、ドレイン電流ＩＤも流
れなくなる。
“Ｈ”から“Ｌ”に瞬時立ち下げると、トランジスタ６
のゲート容量Ｃ６に充電された電荷は抵抗８を介して放
電され、次いでＶＧ５＜ＶＴ６となった時点において、
トランジスタＧは完全にオフし、ドレイン電流ＩＤも流
れなくなる。
また、キャパシタ１１に充電された電荷もトランジスタ
１３を介して急速に放電され、これにより積分回路１２
の出力電位Ｖ１は略零ボルトに低下する。
１３を介して急速に放電され、これにより積分回路１２
の出力電位Ｖ１は略零ボルトに低下する。
このように、負荷７が正常である限り、トランジスタ６
は入力電位ＶＩＮの“Ｈ°，“Ｌ”に応じて正常にスイ
ッチングされることとなる。
は入力電位ＶＩＮの“Ｈ°，“Ｌ”に応じて正常にスイ
ッチングされることとなる。
次に、負荷ショート時における動作タイムチャートを第
３図（ｂ）に示す。同図において、トランジスタ６をオ
ンさせるべく、入力電位ＶＩＮを“Ｌ”から“Ｈ“に立
ち上げると、前述の負荷正常時と同様にしてトランジス
タ６のゲート電位ＶＧ６は所定の時定数カーブを描いて
上昇し始め、ｔ１時間が経過してＶＧ６＝Ｖｔ６となっ
た時点において、トランジスタ６はオン状態へと移行し
、ドレイン電流１０が流れ始める。
３図（ｂ）に示す。同図において、トランジスタ６をオ
ンさせるべく、入力電位ＶＩＮを“Ｌ”から“Ｈ“に立
ち上げると、前述の負荷正常時と同様にしてトランジス
タ６のゲート電位ＶＧ６は所定の時定数カーブを描いて
上昇し始め、ｔ１時間が経過してＶＧ６＝Ｖｔ６となっ
た時点において、トランジスタ６はオン状態へと移行し
、ドレイン電流１０が流れ始める。
また、負荷７はショートしているため、トランジスタ６
のドレインＤ６には電源電圧ＶＤ６がそのまま印加され
、このためドレイン電位ＶＤ６はＶＤＤに維持される。
のドレインＤ６には電源電圧ＶＤ６がそのまま印加され
、このためドレイン電位ＶＤ６はＶＤＤに維持される。
一方、積分回路１２の出カ電位Ｖｔも、入カ電位ＶＩＮ
の立ち上がりに応答して徐々に上昇を開始するが、トラ
ンジスタ６がオンしてもドレイン電位ＶＤ６は電源電位
ＶＤＤに維持されているため、前述した負荷が正常な場
合とは異なり、積分回路１２の出力電位Ｖ１の上昇は更
に続き、やがてｔ３時間経過後第２トランジスタ９のス
レショルド電圧ＶＴ９を越えることとなる。
の立ち上がりに応答して徐々に上昇を開始するが、トラ
ンジスタ６がオンしてもドレイン電位ＶＤ６は電源電位
ＶＤＤに維持されているため、前述した負荷が正常な場
合とは異なり、積分回路１２の出力電位Ｖ１の上昇は更
に続き、やがてｔ３時間経過後第２トランジスタ９のス
レショルド電圧ＶＴ９を越えることとなる。
すると、トランジスタ９がオンしてトランジスタＧのゲ
ート電位ＶＧ６は下がり始め、これによりドレイン電流
ＩＤも徐々に減少し始める。そして、ｔ４時間が経過し
てＶＧ６＝ＶＴ５となると、ドレイン電流ＩＤは完全に
流れなくなる。
ート電位ＶＧ６は下がり始め、これによりドレイン電流
ＩＤも徐々に減少し始める。そして、ｔ４時間が経過し
てＶＧ６＝ＶＴ５となると、ドレイン電流ＩＤは完全に
流れなくなる。
従って、ドレイン電流ＩＤは入力電位ＶＩＮが“Ｌ”か
ら“Ｈ”に立ち上がった時点より（ｔ４−ｔ１）の極め
て短時間しか流れないため、従来のスイッチング回路の
ようにパワー損失によってスイッチング素子が破壊され
ることを未然に防止することができる。
ら“Ｈ”に立ち上がった時点より（ｔ４−ｔ１）の極め
て短時間しか流れないため、従来のスイッチング回路の
ようにパワー損失によってスイッチング素子が破壊され
ることを未然に防止することができる。
ここで、前記時間ｔ１，ｔ２，ｔ４の値はＭＯＳ抵抗１
０のゲート幅／ゲート長，ＭＯＳキャパシタ１１の容量
，抵抗８の抵抗値を変えることによって適宜に設定が可
能である。
０のゲート幅／ゲート長，ＭＯＳキャパシタ１１の容量
，抵抗８の抵抗値を変えることによって適宜に設定が可
能である。
次に、入力電位ＶＩＮが“Ｈ”から“Ｌ”に立ち下がっ
た場合には、前述の負荷正常時と同様にしてキャパシタ
１１の電荷はトランジスタ１３を介して急速に放電され
、積分回路はリセット状態となる。
た場合には、前述の負荷正常時と同様にしてキャパシタ
１１の電荷はトランジスタ１３を介して急速に放電され
、積分回路はリセット状態となる。
なお、負荷７が正常でかつトランジスタ６がオンしてい
る状態において、突然負荷７がショートしたような場合
には、第３図（ａ）において、積分回路１２の出力電位
Ｖ１がそれまでのレベルより直ちに上昇を開始し、微少
時間の経過後、第３図（ｂ）に示す如くトランジスタ９
のスレショルド電圧ＶＴ９を越えることとなり、移行ト
ランジスタ６のゲート電位は同図（ｂ）の如く低下し、
ドレイン電流ＩＤは遮断されることになる。
る状態において、突然負荷７がショートしたような場合
には、第３図（ａ）において、積分回路１２の出力電位
Ｖ１がそれまでのレベルより直ちに上昇を開始し、微少
時間の経過後、第３図（ｂ）に示す如くトランジスタ９
のスレショルド電圧ＶＴ９を越えることとなり、移行ト
ランジスタ６のゲート電位は同図（ｂ）の如く低下し、
ドレイン電流ＩＤは遮断されることになる。
かくして、この実施例に示される保護回路にあっては、
負荷７がショートしたことを、トランジスタ６のドレイ
ン電位ＶＤ５の値に基づいて検出しているため、トラン
ジスタ６のソース側に微少抵抗を介挿して負荷電流の変
化に基づいて負荷７のショートを検出するようにした従
来例のように、トランジスタ７がオンしている間に、微
少抵抗によって無駄な電力が消費されることはない。
負荷７がショートしたことを、トランジスタ６のドレイ
ン電位ＶＤ５の値に基づいて検出しているため、トラン
ジスタ６のソース側に微少抵抗を介挿して負荷電流の変
化に基づいて負荷７のショートを検出するようにした従
来例のように、トランジスタ７がオンしている間に、微
少抵抗によって無駄な電力が消費されることはない。
また、この実施例によれば、積分回路１２を構成するＭ
ＯＳキャパシタ１１と並列に、放電用トランジスタ１３
を接続するとともに、このトランジスタ１３をインバー
タ回路１４を介して、スイッチング入力の反転信号によ
ってオン、オフ制御しているため、入力電位ＶＩＮが“
Ｈ”から“Ｌ”に立ち下がった場合に、積分回路１２の
出力Ｖ１は直ちに“Ｌ”となり、入力端子ＩＮに微少間
隔で“Ｈ”を繰り返し供給した場合にも、積分回路１２
の遅延時間にバラツキが生じることが少く、またＭＯＳ
抵抗１０としてドレイン・ゲート間を短絡してなる定電
流源を使用しているため、積分回路１２の出力電位Ｖｔ
は時間の関数として一時的に増加し、単なるリニア抵抗
を使用した場合に比べ、遅延時間の設定がその製作上容
易となり、高精度な積分回路を構成することができる。
ＯＳキャパシタ１１と並列に、放電用トランジスタ１３
を接続するとともに、このトランジスタ１３をインバー
タ回路１４を介して、スイッチング入力の反転信号によ
ってオン、オフ制御しているため、入力電位ＶＩＮが“
Ｈ”から“Ｌ”に立ち下がった場合に、積分回路１２の
出力Ｖ１は直ちに“Ｌ”となり、入力端子ＩＮに微少間
隔で“Ｈ”を繰り返し供給した場合にも、積分回路１２
の遅延時間にバラツキが生じることが少く、またＭＯＳ
抵抗１０としてドレイン・ゲート間を短絡してなる定電
流源を使用しているため、積分回路１２の出力電位Ｖｔ
は時間の関数として一時的に増加し、単なるリニア抵抗
を使用した場合に比べ、遅延時間の設定がその製作上容
易となり、高精度な積分回路を構成することができる。
また、この実施例では、パワースイッチング用そしとし
てｎチャンネルのソース接地パワーＭＯＳトランジスタ
６を使用するとともに、そのゲート短絡用素子としてｎ
チャンネルのソース接地ＭＯＳトランジスタ９，積分回
路として、ＭＯＳ抵抗１０とＭＯＳキャパシタ１１，放
電用素子１３およびインバータ素子１６として、それぞ
れｎチャンネルのソース接地ＭＯＳトラシジスタを使用
しているため、パワーＭＯＳトランジスタとして極めて
オン抵抗の小さい縦型素子を使用した場合にも、何等特
別なアイソレーションを施さずともこれを同一半導体基
板内に容易に集積化することができる。
てｎチャンネルのソース接地パワーＭＯＳトランジスタ
６を使用するとともに、そのゲート短絡用素子としてｎ
チャンネルのソース接地ＭＯＳトランジスタ９，積分回
路として、ＭＯＳ抵抗１０とＭＯＳキャパシタ１１，放
電用素子１３およびインバータ素子１６として、それぞ
れｎチャンネルのソース接地ＭＯＳトラシジスタを使用
しているため、パワーＭＯＳトランジスタとして極めて
オン抵抗の小さい縦型素子を使用した場合にも、何等特
別なアイソレーションを施さずともこれを同一半導体基
板内に容易に集積化することができる。
また、パワートランジスタのゲートに接続される入力抵
抗８およびインバータ回路の負荷抵抗１５については、
何れも比較的抵抗値の大きなもので済むため、その占有
面積も小さくて済み、よって高密度集積化が可能となる
。
抗８およびインバータ回路の負荷抵抗１５については、
何れも比較的抵抗値の大きなもので済むため、その占有
面積も小さくて済み、よって高密度集積化が可能となる
。
また、この実施例にあっては、トランジスタ９を駆動す
る積分回路１２の電源およびＭＯＳ抵抗１０のゲート電
圧として、パワーＭＯＳトランジスタＧのドレイン電位
ＶＤ６を使用しているため、トランジスタ６がオンした
後、ゆっくりとドレイン電位ＶＤ６が低下する大容量ラ
ンプ負荷等の場合でも、積分回路１２の出力比（ショー
ト時／正常時）を大きく取ることができ、このためショ
ートか否かの判断時間を短縮することができるという効
果がある。
る積分回路１２の電源およびＭＯＳ抵抗１０のゲート電
圧として、パワーＭＯＳトランジスタＧのドレイン電位
ＶＤ６を使用しているため、トランジスタ６がオンした
後、ゆっくりとドレイン電位ＶＤ６が低下する大容量ラ
ンプ負荷等の場合でも、積分回路１２の出力比（ショー
ト時／正常時）を大きく取ることができ、このためショ
ートか否かの判断時間を短縮することができるという効
果がある。
この効果をパワーＭＯＳトラシジスタ６のドレイン電圧
ＶＤ５を直接に検出してショートか否かの判断を行なう
場合、すなわち入力電位が“Ｌ”から“Ｈ”に立ち上が
った後、一定時間が経過しても、ドレイン電位ＶＤ５が
“Ｈ”であることに基づいて、ショートを検出する場合
と比較して、第４図を参照しながら説明する。
ＶＤ５を直接に検出してショートか否かの判断を行なう
場合、すなわち入力電位が“Ｌ”から“Ｈ”に立ち上が
った後、一定時間が経過しても、ドレイン電位ＶＤ５が
“Ｈ”であることに基づいて、ショートを検出する場合
と比較して、第４図を参照しながら説明する。
第４図（ａ）は負荷正常時におけるドレイン電位ＶＤ６
および積分出力Ｖｔの変化を示し、また第４図（ｂ）は
、負荷ショート時におけるドレイン電位ＶＤ６および積
分出力Ｖ１の変化を示す。
および積分出力Ｖｔの変化を示し、また第４図（ｂ）は
、負荷ショート時におけるドレイン電位ＶＤ６および積
分出力Ｖ１の変化を示す。
第４図（ａ）に示す如く、電源電圧ＶＤＤ＝１２ポルト
，入力電位ＶＩＮの“Ｈ”を５ボルトとした状態におい
て、負荷７として大容量ランプを使用すると、負荷７が
正常な場合には、ドレイン電位ＶＤ６がＭＯＳトランジ
スタのスレショルド電圧ＶＴ（≒１〜２ボルト）まで低
下するには少くともＴ１時間が必要である。
，入力電位ＶＩＮの“Ｈ”を５ボルトとした状態におい
て、負荷７として大容量ランプを使用すると、負荷７が
正常な場合には、ドレイン電位ＶＤ６がＭＯＳトランジ
スタのスレショルド電圧ＶＴ（≒１〜２ボルト）まで低
下するには少くともＴ１時間が必要である。
従って、仮にＭＯＳトランジスタのスレショルド電圧Ｖ
Ｔを利用して、かつドレイン電位ＶＤ５がＶＴ以下に低
下するか否かに基づいて、負荷７の短絡を判定しようと
すれば、少くともスイッチング入力ＶＩＮが“Ｈ”とな
ってからＴ１時間を必要とする。ここで、Ｔ１時間の間
は、トランジスタ６に電流が流れ続けるため、負荷７が
大容量なものである場合には、時間Ｔ１の長大化（≧１
０ｍｓ）によりトランジスタ６を破損させる虞れがある
。
Ｔを利用して、かつドレイン電位ＶＤ５がＶＴ以下に低
下するか否かに基づいて、負荷７の短絡を判定しようと
すれば、少くともスイッチング入力ＶＩＮが“Ｈ”とな
ってからＴ１時間を必要とする。ここで、Ｔ１時間の間
は、トランジスタ６に電流が流れ続けるため、負荷７が
大容量なものである場合には、時間Ｔ１の長大化（≧１
０ｍｓ）によりトランジスタ６を破損させる虞れがある
。
しかしながら、この実施例では積分回路１２の入力とし
て、ドレイン電位ＶＤ６が使用されているため、負荷７
が正常でドレイン電位ＶＤ５が低下しつつある状態にお
ける積分出力Ｖ１の上昇カーブと、負荷がショートして
ドレイン電位ＶＤ５が一定に維持されている状態におけ
る積分出力Ｖ１の上昇カーブとでは著しい相違が生じる
。すなわち、負荷が正常な場合、積分出力Ｖ１はトラン
ジスタ９のスレショルド電圧Ｖｔ９を越えることはない
のに対して、負荷ショートしている場合、ＶＩＮの立ち
上がり後、僅かＴ２時間でＶ１はＶｔ３を越えるから、
Ｔ１よりも短時間であるｔ２時間以内に負荷の正常、シ
ョートを判定することができ、トランジスタ６の破損を
未然に防止することができる。
て、ドレイン電位ＶＤ６が使用されているため、負荷７
が正常でドレイン電位ＶＤ５が低下しつつある状態にお
ける積分出力Ｖ１の上昇カーブと、負荷がショートして
ドレイン電位ＶＤ５が一定に維持されている状態におけ
る積分出力Ｖ１の上昇カーブとでは著しい相違が生じる
。すなわち、負荷が正常な場合、積分出力Ｖ１はトラン
ジスタ９のスレショルド電圧Ｖｔ９を越えることはない
のに対して、負荷ショートしている場合、ＶＩＮの立ち
上がり後、僅かＴ２時間でＶ１はＶｔ３を越えるから、
Ｔ１よりも短時間であるｔ２時間以内に負荷の正常、シ
ョートを判定することができ、トランジスタ６の破損を
未然に防止することができる。
次に、以上説明した半導体スイッチ回路を同一チップ上
に集積化したときの各部の構造を、第５図〜第７図を参
照して説明する。
に集積化したときの各部の構造を、第５図〜第７図を参
照して説明する。
第５図はトランジスタ６の構造を、第６図はＭＯＳ抵抗
１０とＭＯＳキャパシタ１１の構造を、第７図は抵抗８
と他のＭＯＳトランジスタ９の構造をそれぞれ示す。
１０とＭＯＳキャパシタ１１の構造を、第７図は抵抗８
と他のＭＯＳトランジスタ９の構造をそれぞれ示す。
第５図は、公知の縦型ＭＯＳトランジスタの構造を示す
もので、６１はソース電極，６２はゲート電極，６３は
ドレイン電極，６４はソース領域，６５はチャンネル形
成領域，６６はドレイン領域，６７は高濃度領域，６８
は基板である。
もので、６１はソース電極，６２はゲート電極，６３は
ドレイン電極，６４はソース領域，６５はチャンネル形
成領域，６６はドレイン領域，６７は高濃度領域，６８
は基板である。
そして、電波はｎ型のドレイン領域６６からｐ型のチャ
ンネル形成領域６５のゲート電極下に形成されるチャン
ネルを通ってｎ型のソース領域６４へ流れる。この構造
によれば、電流を略縦方向に流すことかできるためオン
抵抗を小さくでき、パワースイッチングに適したものと
なる。
ンネル形成領域６５のゲート電極下に形成されるチャン
ネルを通ってｎ型のソース領域６４へ流れる。この構造
によれば、電流を略縦方向に流すことかできるためオン
抵抗を小さくでき、パワースイッチングに適したものと
なる。
第６図は、第５図に示した縦型ＭＯＳトランジスタのド
レイン領域６６中に、チャンネル形成領域１０５を形成
し、その中に横型ＭＯＳトランジスタで形成したＭＯＳ
抵抗１０とＭＯＳキャパシタ１１を示している。同図に
おいて、１０１はソース電極、１０２はゲート電極、１
０３はドレイン電極、１０４はソース領域、１０５はチ
ャンネル形成領域、１０６はドレイン領域、１０７は高
濃度領域、１１はＭＯＳキャパシタである。
レイン領域６６中に、チャンネル形成領域１０５を形成
し、その中に横型ＭＯＳトランジスタで形成したＭＯＳ
抵抗１０とＭＯＳキャパシタ１１を示している。同図に
おいて、１０１はソース電極、１０２はゲート電極、１
０３はドレイン電極、１０４はソース領域、１０５はチ
ャンネル形成領域、１０６はドレイン領域、１０７は高
濃度領域、１１はＭＯＳキャパシタである。
同図に示す如く、キャパシタ１１は接地されたｎ型不純
物の高濃度領域を下面電極、Ａｌを上面電極として、ゲ
ートＳｉＯ２膜を挾んで形成されている、また、ＭＯＳ
抵抗１０およびＭＯＳキャパシタ１１は、接地されたチ
ャンネル形成領域１０５中に形成されているため、縦型
パワーＭＯＳトランジスタ６がオンしてドレイン領域６
６の電位が変動してもその特性に変化は生じない。
物の高濃度領域を下面電極、Ａｌを上面電極として、ゲ
ートＳｉＯ２膜を挾んで形成されている、また、ＭＯＳ
抵抗１０およびＭＯＳキャパシタ１１は、接地されたチ
ャンネル形成領域１０５中に形成されているため、縦型
パワーＭＯＳトランジスタ６がオンしてドレイン領域６
６の電位が変動してもその特性に変化は生じない。
第７図も、第６図同様に縦型パワーＭＯＳトランジスタ
６のドレイン領域６６中にｐ型のチャンネル形成領域９
５を形成し、その中に横型ＭＯＳトランジスタ９を形成
したものを示す。また、同図には、ｐｏｌｙ−Ｓｉで形
成した入力抵抗８も同時に示す。
６のドレイン領域６６中にｐ型のチャンネル形成領域９
５を形成し、その中に横型ＭＯＳトランジスタ９を形成
したものを示す。また、同図には、ｐｏｌｙ−Ｓｉで形
成した入力抵抗８も同時に示す。
図において、８はｐｏｌｙ−Ｓｉ抵抗，９１はソース電
極，９２はゲート電極，９３はドレイン電極，９４はソ
ース領域，９５はチャンネル形成領域，９６はドレイン
領域、９７は高濃度領域である。
極，９２はゲート電極，９３はドレイン電極，９４はソ
ース領域，９５はチャンネル形成領域，９６はドレイン
領域、９７は高濃度領域である。
ソース領域９４とチャンネル形成領域９５とは共にソー
ス電極９１により接地されているため、縦型パワーＭＯ
Ｓトランジスタ６のスイッチングによりそのドレイン領
域６６の電極が変動しても、チャンネル形成領域９５の
電位は影響されず、これにより横型ＭＯＳトランジスタ
９は正常に動作することになるのである。また、ｐｏｌ
ｙ−Ｓｉ抵抗８は、フィールドＳｉＯ２上にｐｏｌｙ−
Ｓｉで形成されているため、ドレイン領域６６とは完全
に絶縁されており、ドレイン領域６６の電位変動の影響
を受けない。
ス電極９１により接地されているため、縦型パワーＭＯ
Ｓトランジスタ６のスイッチングによりそのドレイン領
域６６の電極が変動しても、チャンネル形成領域９５の
電位は影響されず、これにより横型ＭＯＳトランジスタ
９は正常に動作することになるのである。また、ｐｏｌ
ｙ−Ｓｉ抵抗８は、フィールドＳｉＯ２上にｐｏｌｙ−
Ｓｉで形成されているため、ドレイン領域６６とは完全
に絶縁されており、ドレイン領域６６の電位変動の影響
を受けない。
かくして、第５図〜第７図の構造とすれば、第２図に示
す半導体スイッチ回路は縦型ＭＯＳトランジスタ６と同
一チップに集信することができる。
す半導体スイッチ回路は縦型ＭＯＳトランジスタ６と同
一チップに集信することができる。
なお、前記実施例では各回路素子を同一チップに集積形
成したが、勿論各回路素子をディスクリート部品で構成
しても、所期の回路的効果を得ることができる。
成したが、勿論各回路素子をディスクリート部品で構成
しても、所期の回路的効果を得ることができる。
以上の実施例の説明でも明らかなように、この発明によ
ればスイッチ駆動電流およびパワー損失が小さく、かつ
集積可能なショート保護回路を備えた半導体スイッチ回
路を提供することができ、特にこのショート保護回路は
ショート検出応答性が高いという効果がある。
ればスイッチ駆動電流およびパワー損失が小さく、かつ
集積可能なショート保護回路を備えた半導体スイッチ回
路を提供することができ、特にこのショート保護回路は
ショート検出応答性が高いという効果がある。
第１図は従来の半導体スイッチ回路を示す回路図、第２
図は本発明に係る半導体スイッチ回路を示す回路図、第
３図は負荷正常時と負荷ショート時に分けて、本発明回
路の動作を示す波形図、第４図は本発明回路の動作を他
の回路の動作と比較して示す図、第５図は縦型バワーＭ
ＯＳトランジスタの構造を示す図、第６図はＭＯＳ抵抗
とＭＯＳキャパシタの構造を示す図、第７図はｐｏｌｙ
−Ｓｉ抵抗と横型ＭＯＳトランジスタの構造を示す図で
ある。 ６・・・・・・第１のＭＯＳトランジスタ７・・・・・
・負荷 ８・・・・・・入力抵抗 ９・・・・・・第２のＭＯＳトランジスタ１０・・・集
積回路 １３・・・第３のＭＯＳトランジスタ １４・・・インバータ回路 特許出願人 日産自動車株式会社 代理人 弁理士 和田成則 ＶＯ２ 第２図 第３図 （ａ） （ｂ） 第４図 （０） （ｂ） 一２〆′ 第５図 第７図
図は本発明に係る半導体スイッチ回路を示す回路図、第
３図は負荷正常時と負荷ショート時に分けて、本発明回
路の動作を示す波形図、第４図は本発明回路の動作を他
の回路の動作と比較して示す図、第５図は縦型バワーＭ
ＯＳトランジスタの構造を示す図、第６図はＭＯＳ抵抗
とＭＯＳキャパシタの構造を示す図、第７図はｐｏｌｙ
−Ｓｉ抵抗と横型ＭＯＳトランジスタの構造を示す図で
ある。 ６・・・・・・第１のＭＯＳトランジスタ７・・・・・
・負荷 ８・・・・・・入力抵抗 ９・・・・・・第２のＭＯＳトランジスタ１０・・・集
積回路 １３・・・第３のＭＯＳトランジスタ １４・・・インバータ回路 特許出願人 日産自動車株式会社 代理人 弁理士 和田成則 ＶＯ２ 第２図 第３図 （ａ） （ｂ） 第４図 （０） （ｂ） 一２〆′ 第５図 第７図
Claims (1)
- （１）負荷に流れる電流をスイッチングする第１のＭＯ
Ｓトランジスタと、 前記第１のＭＯＳトランジスタのゲートと入力端子間に
接続された入力抵抗と、 前記第１のＭＯＳトランジスタのドレイン電位で充電さ
れる積分回路と、 ソース接地されるとともに、ドレインを前記第１のＭＯ
Ｓトランジスタのゲートに接続され、かつ前記積分回路
の出力でスイッチング動作する第２のＭＯＳトランジス
タと、 前記入力端子におけるスイッチング入力を反転するイン
バータ回路と、 ソース接地されるとともに、ドレインを前記積分回路の
出力端子に接続され、かつ前記インバータ回路の出カで
スイッチング動作する第３のＭＯＳトランジスタとから
なることを特徴とする半導体スイッチ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178785A JPS5967724A (ja) | 1982-10-12 | 1982-10-12 | 半導体スイツチ回路 |
| EP83110101A EP0107137B1 (en) | 1982-10-12 | 1983-10-10 | A semiconductor switching circuit with an overcurrent protection |
| DE8383110101T DE3366617D1 (en) | 1982-10-12 | 1983-10-10 | A semiconductor switching circuit with an overcurrent protection |
| US06/540,666 US4551779A (en) | 1982-10-12 | 1983-10-11 | Semiconductor switching circuit with an overcurrent protection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178785A JPS5967724A (ja) | 1982-10-12 | 1982-10-12 | 半導体スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5967724A true JPS5967724A (ja) | 1984-04-17 |
| JPH0151091B2 JPH0151091B2 (ja) | 1989-11-01 |
Family
ID=16054591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57178785A Granted JPS5967724A (ja) | 1982-10-12 | 1982-10-12 | 半導体スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5967724A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62135220A (ja) * | 1985-12-02 | 1987-06-18 | テイア−ルダブリユ− インコ−ポレ−テツド | 電源スイツチ回路 |
| JP2006033222A (ja) * | 2004-07-14 | 2006-02-02 | Sony Corp | 電流出力型駆動回路 |
| EP1635463A2 (en) * | 2004-09-14 | 2006-03-15 | Delphi Technologies, Inc. | Discrete circuit for driving field effect transistors |
| CN102983558A (zh) * | 2011-07-27 | 2013-03-20 | 技嘉科技股份有限公司 | 电路保护装置及电路保护方法 |
-
1982
- 1982-10-12 JP JP57178785A patent/JPS5967724A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62135220A (ja) * | 1985-12-02 | 1987-06-18 | テイア−ルダブリユ− インコ−ポレ−テツド | 電源スイツチ回路 |
| JP2006033222A (ja) * | 2004-07-14 | 2006-02-02 | Sony Corp | 電流出力型駆動回路 |
| EP1635463A2 (en) * | 2004-09-14 | 2006-03-15 | Delphi Technologies, Inc. | Discrete circuit for driving field effect transistors |
| EP1635463A3 (en) * | 2004-09-14 | 2007-04-25 | Delphi Technologies, Inc. | Discrete circuit for driving field effect transistors |
| CN102983558A (zh) * | 2011-07-27 | 2013-03-20 | 技嘉科技股份有限公司 | 电路保护装置及电路保护方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0151091B2 (ja) | 1989-11-01 |
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