JPS5964969A - Coded signal decoding device - Google Patents

Abstract

PURPOSE:To produce a decoded picture signal at a high speed by processing plural bits of the picture signal as a word and producing picture signals for each word from initial and terminal word addresses and a bit address. CONSTITUTION:An MH code signal C is converted into run length RL by a converting circuit 1000, and a byte data forming circuit 2000 produces a picture signal BD for each unit form the RL as well as an address signal SB which stores the signal BD into a memory 3000. The circuit 2000 contains a storage circuit for recording start byte and recording start bit addresses and a storage circuit for recording end bit and recording end bit addresses. In addition, a mask circuit multiplexer, an AU, a byte date generating circuit, etc. are provided. Then picture signals are produced for each word unit at a high speed from the initial and terminal word addresses and the bit address. Thus a decoded picture signal is obtained at a high speed.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は７アク７ミリ符号復号化装置の画像生成方式に
係シ、特に画像信号の複数ビットを１ワードして、特に
高速化処理に好適なワード単位で並列に画１象信号を生
成する方式に関する。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to an image generation method for a 7A7mm code decoding device, and is particularly suitable for high-speed processing by converting multiple bits of an image signal into one word. This invention relates to a method for generating image signals in parallel in word units.

〔従来技術〕[Prior art]

ファクシミリ送信機は、原稿を走査して得た画１象１言
号を通常はＭｏｄｉｔｉｅｄ　Ｈｕｔｔｍａｎ　Ｃｏｄ
ｅ　（以下ＭＨ符号と呼ぶ）等の符号に変換して相手の
７アクシミリ受信機に伝送する。ファクシミリ受信機は
、受信した符号を元の画像信号に変換（復号化）し記録
する。通常この復号化した画像信号は一部メモリに記憶
されるが、従来では１ビツトを１ワードとするメモリに
記憶していたため、高速化のためには、高速に動作する
高価なメモリが必要であった。また、複数ビットを１ワ
ードとするメモリを用いたシステムにおいても、シリア
ルな１ｉｌｊｌ＃信号をカウンタと７リアル／パラレル
袈換回路でパラレルな１ワードの画ＩＡ　ｌｏ号に斐換
していたため、カウンタとシリアル／パラレル変換回路
に高速動作が要求されるという欠点があった。A facsimile transmitter scans a document and converts each image and word into Modified Huttman Cod.
e (hereinafter referred to as MH code), etc., and transmits it to the other party's 7-axis receiver. The facsimile receiver converts (decodes) the received code into an original image signal and records it. Normally, part of this decoded image signal is stored in memory, but in the past, it was stored in memory where 1 bit corresponds to 1 word, so in order to increase the speed, expensive memory that operates at high speed is required. there were. In addition, even in systems using memory in which multiple bits constitute one word, the serial 1iljl# signal is converted into a parallel 1-word picture IA lo by a counter and a 7 real/parallel converter circuit. The drawback was that the serial/parallel conversion circuit required high-speed operation.

〔発明の目的〕[Purpose of the invention]

不発１男の目的は、比較旧に低速動作形の回路要素を用
いて高速に復号化した画ＴＩＪ号を生成できる符号化信
号頌号化装置を提供することにある。The purpose of the first invention is to provide an encoded signal encoding device that can generate a TIJ code that is decoded at high speed using circuit elements that operate at low speeds compared to the old ones.

〔発明の概要〕[Summary of the invention]

本発明は、１題詠１３号の複数ビットを１ワードとして
処理し始端のワードアドレスとビットアドレス及び終端
のワードアドレスとビットアドレスから高速にワード単
位の画像信号を生成するようにし、回路要素の動作回数
を少なくして多くの画像信号を得るようにしたものであ
る。The present invention processes a plurality of bits in 1 problem 13 as one word, generates an image signal in word units at high speed from the starting word address and bit address, and the ending word address and bit address, and operates the circuit elements. This is to reduce the number of times and obtain many image signals.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の一実施例を図面を用いて説明する。第１
図は、ＭＨ符号信号Ｃを入力し、これを変換回路１００
０でランレングス信号比りに変換し、バイトデータ形成
回路２０００でランレングスからバイト単位の７謙１ｉ
ｉ号（以下バイトデータと呼ぶ）ＢＤと、このバイトデ
ータ信号ＢＤを記憶するメモリ３０００のアドレス信号
８Ｂを作成し、８ビツトを１ワードとするメモリ３００
ｏに記録するまでのＭ　Ｉ−１符号復号回路のブロック
図である。ＭＨ符号１ｄ号Ｃを人力しこれをう／レング
ス信号ＲＬに変換する変換回Ｍ１００Ｏは、特開昭５７
−９９０８３号公報で詳しく説明されているのでここで
は詳しい説明は省略する。メモリ３０００は８ビツトを
１ワードとして記憶するタイプのもので、例えば株式会
社日立製作所製のメモリ（ＨＭ６１１６）のような几Ａ
　Ｍ　（ＲａｎｄｏｎＡｃｃｅｓｓ　Ｍｅｍｏｒｙ　　
）でよい。ランレングス信号比りを入力し、バイトデー
タ信号ＢＤ及びバイトアドレス信号８Ｂを出力するバイ
トデータ形成回路２０００については第２図以下を用い
て詳細に説明する。コントローラ４０００は上記各回路
の状態を判読し、上記各回路に制御信号及びタイミング
信号を出力するもので、例えばマイクロコンピュータあ
るいはマイクロプログラムとシーケンサの組合せ回路等
で構成される。An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, an MH code signal C is input and converted to a conversion circuit 100.
0 converts it into a run length signal, and the byte data forming circuit 2000 converts the run length into byte units.
Create an address signal 8B for the i number (hereinafter referred to as byte data) BD and the memory 3000 that stores this byte data signal BD, and create a memory 300 with 8 bits as one word.
FIG. 2 is a block diagram of the M I-1 code decoding circuit up to recording in O. The conversion time M100O for manually converting the MH code No. 1d C into the length signal RL is described in Japanese Patent Application Laid-open No. 57.
Since this is explained in detail in Japanese Patent No. 99083, detailed explanation will be omitted here. The memory 3000 is of a type that stores 8 bits as one word, and is, for example, a memory (HM6116) manufactured by Hitachi, Ltd.
M (Randon Access Memory
) is fine. The byte data forming circuit 2000 which inputs the run length signal ratio and outputs the byte data signal BD and byte address signal 8B will be explained in detail with reference to FIG. 2 and subsequent figures. The controller 4000 reads the status of each of the circuits and outputs control signals and timing signals to each of the circuits, and is composed of, for example, a microcomputer or a combination circuit of a microprogram and a sequencer.

第２図は、本発明になるバイトデータ形成回路２０００
の詳細ブロック図で、ｌワードが８ビツトのバイト単位
のメモリを用いたときの列で示しである。バイトデータ
形成回路２０００への入力信号は、ランレングス信号比
りを除いて全コントローラ４０００からのものである。FIG. 2 shows a byte data forming circuit 2000 according to the present invention.
This is a detailed block diagram of 8 bits, and is shown in columns when using a byte unit memory where l word is 8 bits. The input signals to the byte data forming circuit 2000 are from all controllers 4000 except for the run length signal.

ここでは各ブロック回路の機能の説明及び各信号の機能
の説明を行い、詳細な動作説明は第４図のタイミングチ
ャートを用いて行う。記録開始バイトアドレス記憶回路
２０１ＯはメモＩＪ　３０００への記録開始点のバイト
単位のアドレスを記憶する回路である。Here, the functions of each block circuit and the functions of each signal will be explained, and the detailed operation will be explained using the timing chart of FIG. 4. The recording start byte address storage circuit 201O is a circuit that stores the address of the recording start point in the memo IJ 3000 in bytes.

記録開始ビットアドレス記憶回路２０２０はメモ！７３
０００への記録開始点のバイト内のビット位置を記憶す
る回路である。バイト内の８ビツトのデータをＤ　ｏ　
＝　Ｄ　ｔ　と表すと、例えば記録開始点がＤ３とする
と、記録−目始ビットアドレス記１意回路２０２０には
「３」が記憶される。同様に記録終了点を記憶する回路
として、記録終了バイトアドレス記憶回路２０３０と記
録終了ビットアドレス記Ｉ意回路２０４０がある。これ
らは、例えばラッチ回路で構成することができる。これ
らは、コントローラ４０００からのラッチパルス信号Ｌ
ｌ及びＬ２によって、所定の値がラッチされる。また、
これらは、記録開始バイトアドレス信号８Ｂ及び記録開
始ビットアドレス信号ｓｂ及び記録終了バイトアドレス
信号ＥＢ及び記録終了ビットアドレス信号Ｅｂ’＆出力
する。マスク回路２０５０及びマスク回路２０６０は、
それぞれ記録開始ビットアドレスｌｃ＋　’ｊ　Ｓ　ｂ
及び記録終了ビットアドレス１ｇ号Ｅｂをマスクする回
路で、コントローラ４０００からのマスク信号Ｍによっ
てコントロールされ、ピッドアドレス信号Ｓｂ、Ｅｂを
強制的に全て「０」としｆｒＡ）、そのままスルーに出
力したシする機能をもつ。これらは、例えば論理ゲート
回路でｉａ成できる。マルチプレクサ２０７０及び２０
８０は演算ユニット（Ａｒｉｔｈｍｅｔｉｃ　Ｕｎｉｔ
ｓ：ＡＵという）２０９０への入力信号を選択するもの
で、それぞれセレクト信号ＳＬ１及びＳＬ２によって制
御される。ＡＵ２０９０はＡボート及びＢポートからの
入力信号の加算や減算を行うもので、演算モードはセレ
クト信号ＳＬ３で選択される。演算結果は２進数信号で
出力し、１桁目から３桁目までをビットアドレス信号Ａ
ｂと・し、４桁目以上をバイトアドレス信号ＡＢとして
出力する。また、バイトアドレス信号Ａ　１３が「０」
の場合以外は、バイト差有無信号Ｂを７・イレペル（論
理１：単に「１」という）とし、ＡボートとＢボートに
入力されたバイトアドレスに差があることを示す。バイ
トデータ生成回路２１００は、記録開始及び終了ビット
アドレス信号Ｓｂ、Ｅｂ及びバイト差有無信号Ｂ及び色
情報信号ＣＬを入力し、バイト内のθビット目から７ビ
ツト目までの任意の位置に任意のピット長で色情報信号
ＣＬと同じ色信号（「１」かｒＯＪ）Ｄを並列に作成す
る回路で、詳細は第３図及び第４図を用いて説明する。The recording start bit address storage circuit 2020 is a memo! 73
This circuit stores the bit position within the byte of the recording start point to 000. Do the 8-bit data in the byte
= D t For example, if the recording start point is D3, “3” is stored in the record-start bit address memory circuit 2020. Similarly, as circuits for storing the recording end point, there are a recording end byte address storage circuit 2030 and a recording end bit address memorization circuit 2040. These can be configured with latch circuits, for example. These are the latch pulse signal L from the controller 4000.
A predetermined value is latched by l and L2. Also,
These output a recording start byte address signal 8B, a recording start bit address signal sb, a recording end byte address signal EB, and a recording end bit address signal Eb'&. The mask circuit 2050 and the mask circuit 2060 are
Recording start bit address lc+'j S b
and a circuit that masks the recording end bit address No. 1g Eb, which is controlled by the mask signal M from the controller 4000, forcibly sets all the bit address signals Sb and Eb to "0" (frA), and outputs them through as is. Has a function. These can be implemented using logic gate circuits, for example. Multiplexer 2070 and 20
80 is an arithmetic unit.
s:AU) 2090, and are controlled by select signals SL1 and SL2, respectively. The AU2090 performs addition and subtraction of input signals from the A port and the B port, and the operation mode is selected by the select signal SL3. The calculation result is output as a binary signal, and the first to third digits are output as a bit address signal A.
b, and outputs the fourth and higher digits as a byte address signal AB. Also, byte address signal A13 is “0”
In other cases, the byte difference presence/absence signal B is set to 7.irrepel (logical 1: simply referred to as "1"), indicating that there is a difference between the byte addresses input to the A and B boats. The byte data generation circuit 2100 inputs the recording start and end bit address signals Sb, Eb, the byte difference presence/absence signal B, and the color information signal CL, and generates an arbitrary bit at any position from the θth bit to the 7th bit in the byte. This is a circuit that creates a color signal ("1" or rOJ) D having the same pit length as the color information signal CL in parallel, and the details will be explained using FIGS. 3 and 4.

一時記憶回路２１１０はバイトデータ信号ＢＤを一時記
憶するもので、ラッチ回路等で構成されラッチパルス信
号Ｌ３によって制御卸される。また、ライトパルス信号
Ｗでクリアされる。論理和回路２１２０はバイトデータ
生成回路２１００がらのデータ信号りと一時記憶回路２
１１ｏからのデータ信号ＬＤとの論理和をとシ、メモリ
３０００に記録すべきバイトデータ信号ＢＤを作シ出す
回路である。The temporary storage circuit 2110 temporarily stores the byte data signal BD, is composed of a latch circuit, etc., and is controlled by the latch pulse signal L3. It is also cleared by the write pulse signal W. The OR circuit 2120 combines the data signal from the byte data generation circuit 2100 and the temporary storage circuit 2.
This circuit performs a logical sum with the data signal LD from 11o and generates a byte data signal BD to be recorded in the memory 3000.

第３図は、バイトデータ生成回路の詳細回路図である。FIG. 3 is a detailed circuit diagram of the byte data generation circuit.

信号５ｂｏ−８ｂ２及び信号Ｅｂｏ〜Ｅｂｘは、それぞ
れ記録開始ビットアドレス信号ｓｂ及び記録終了ビット
アドレス信号Ｅｂのθビット目から２ビツト目の信号を
表す。デコーダ２１１０及び２１２０は、たとえばテキ
サスインストルメンツ社製のＩ　Ｃ（Ｉｎｔｅｇｒａｔ
ｅｄ　Ｃ１ｒｃｕｉｔｓ）の５Ｎ７４ＬＳ１３８を用い
ることができ、入力したビットアドレスに対応した出力
ピンｒＯＪとするものである。２１３１から２１３８及
び２１４１から２１４８はゲート回路である。第３図で
示されるバイトデータ生成回路２１００は表１のような
真理値表を持つ。Signals 5bo to 8b2 and signals Ebo to Ebx represent the second bit from the θ bit of the recording start bit address signal sb and the recording end bit address signal Eb, respectively. The decoders 2110 and 2120 are, for example, IC (Integrat) manufactured by Texas Instruments.
It is possible to use the 5N74LS138 manufactured by Ed C1rcuits), and the output pin rOJ corresponds to the input bit address. 2131 to 2138 and 2141 to 2148 are gate circuits. The byte data generation circuit 2100 shown in FIG. 3 has a truth table as shown in Table 1.

表　　　　１ 一：ｒＯＪでも「１」でも良い。Table 1 1: It may be rOJ or "1".

すなわち、色情！１ｇぢＣＬが１−〇」でのれば、デー
タ信号Ｄｏ＝Ｄｙは全て「０」となシ、色情報信号ＣＬ
が「１」で、バイト差有無信号Ｂが「０」の場曾、記録
開始ビットアドレス信号ｓｂの値がＸで、記録終了ビッ
トアドレス信号Ｅｂ。In other words, lust! If 1g CL is 1-0, then the data signal Do=Dy is all 0, and the color information signal CL
is "1" and the byte difference presence/absence signal B is "0", the value of the recording start bit address signal sb is X and the recording end bit address signal Eb.

値がｙ（ｘ及びｙは０から７までの仕怠の値をとシ％　
ｘ＜ｙである）のとき、ＤｚからＤアー１　までが「ｌ
」で、他はｒＯＪとなシ、色情報信号ＣＬが「１」で、
バイト差有無信号Ｂが「１」のとき、Ｄ８からＤｚまで
が「ｌ」で他は「０」となる。If the value is y (x and y are the labor values from 0 to 7)
x < y), from Dz to D
”, the others are rOJ, the color information signal CL is “1”,
When the byte difference presence/absence signal B is "1", the values from D8 to Dz are "1" and the others are "0".

第４図は、色情報信号ＣＬが「ｌ」でランレングス几り
が「１１」の画像信号と色情報信号ＣＬが「０」でう／
レングスＲＬが「５」の画像信号を、メモＩＪ　３００
０にθ番地から順に記録していくとしたときのタイミン
グチャートで、コントローラ４０００がこれらのタイミ
ングを作シ出している。区間１〜■は説明の便宜上付け
たものである。区！ｉｊＪ　ＩはＭｅ録開始アドンス信
号ＳＢ及びＳｂにシンレングス君号几りの「１１」を加
算し、記録終了アドレス記憶回路２０３０及び２０４０
にラッチさせる。区間■では記録開始バイトアドレス１
６号ＳＢと記録終了バイトアドレス信号ＥＢの差をとシ
、バイト差有無信号Ｂを作る。この例ではバイト差有無
信号Ｂが「１」（バイト差有シ）であるから、ライトパ
ルス信号Ｗを出力してバイトデータ信号ＢＤをメモ！ｊ
３０００に記録する。FIG. 4 shows an image signal in which the color information signal CL is "l" and the run length is "11", and an image signal in which the color information signal CL is "0".
The image signal with length RL of "5" is sent to Memo IJ 300.
This is a timing chart when data is sequentially recorded from address θ to address 0, and the controller 4000 creates these timings. Sections 1 to 3 are provided for convenience of explanation. Ward! ijJ I adds "11" of the syn-length Kimigo to the Me recording start add signals SB and Sb, and records end address storage circuits 2030 and 2040.
to latch. In section ■, recording start byte address 1
Byte difference presence/absence signal B is generated by calculating the difference between No. 6 SB and recording end byte address signal EB. In this example, the byte difference presence/absence signal B is "1" (byte difference present), so the write pulse signal W is output and the byte data signal BD is memorized! j
Record to 3000.

区間■では配球開始バイトアドレス信号ＳＢをインクリ
メントする。区間■で再び記録開始バイトアドレス信号
ＳＢと記録終了バイトアドレス信号ＥＢ間の差をとシ、
バイト差有無信号Ｂを作る。In section (2), the pitching start byte address signal SB is incremented. In section ■, check the difference between the recording start byte address signal SB and the recording end byte address signal EB again.
Create byte difference presence/absence signal B.

今回は差がないためバイトデータ信号ＢＤを一時記憶回
路２１１０にラッチする。区間■では記録開始ビットア
ドレス信号ｓｂを記録終了ビットアドレス信号Ｅｂに一
致させ、色情報信号ＣＬを「０」とする。区間■では区
間Ｉのときと同様にランレングス信号几りの「６」を加
算して記録終了アドレス信号ＥＢ及びＥｂを作成する。Since there is no difference this time, the byte data signal BD is latched into the temporary storage circuit 2110. In section (2), the recording start bit address signal sb is made to match the recording end bit address signal Eb, and the color information signal CL is set to "0". In section (2), as in section I, "6" of the run length signal is added to create recording end address signals EB and Eb.

区間■では区間Ｈと同様に記録開始バイトアドレス１３
号、９Ｂと記録終了バイトアドレス信号ＥＢ間の差を求
め、差があるのでライトパルス信号Ｗを出力してバイト
データ信号ＢＤをメモＩＪ　３０００に記録する。この
とき、一時＾己伽回路２１１０には区間■でラッチした
ｒｏｏｏｏｏｌｌｌＪが１己１．はされておシ、バイト
データ生成回路２１００の出力信号りは、色情報信号Ｃ
ＬがｒｏＪでろるためｒｏｏｏｏｏｏｏｏＪであるから
、論理４１回路２１２０の出力はｒｏｏｏｏｏｌｌｌＪ
　　となシ、これがバイトデータ信号ＢＤとなる。また
、ライトパルス１Ｊ号Ｗの後端で一時記憶回路２１１０
はクリアされる。この−遅の動作より、メモリ３０００
には第５図に示すようなｒｔＪ（ハイレベルの１詠１ｇ
号）のランレングスが「１１」で、ｒＯＪ　　（ロウレ
ベルの画像信号）のランレングスが「５」の画ｉ範１’
ｏ号が記録される。In section ■, the recording start byte address 13 is used as in section H.
9B and the recording end byte address signal EB, and since there is a difference, a write pulse signal W is output to record the byte data signal BD in the memo IJ3000. At this time, the rooooollJ latched in the interval ■ is temporarily 1, 1. The output signal of the byte data generation circuit 2100 is the color information signal C.
Since L is roJ, the output of the logic 41 circuit 2120 is rooooollJ.
This becomes the byte data signal BD. In addition, a temporary storage circuit 2110 is installed at the rear end of the write pulse No. 1J W.
is cleared. Due to this slow operation, memory 3000
For example, rtJ (high level 1 poem 1g) as shown in Figure 5.
The run length of the image signal (No.) is "11" and the run length of the rOJ (low level image signal) is "5".
No. o is recorded.

第６図はコントローラ４０００のフローチャートで１ラ
イン毎に起動されるものである。処理５０００ではイニ
シャライズを行う。クリえは、メモ！ｊ　３０００への
記録開始アドレス信号ＳＢ。FIG. 6 is a flowchart of the controller 4000, which is activated for each line. In the process 5000, initialization is performed. Click here to take a note! Recording start address signal SB to j3000.

ｓｂを記録開始バイトアドレス記憶回路２０１０及び記
録開始ビットアドレス記１．ハ回路２０２０に設定し、
色情報信号ＣＬを設定し、一時記憶回路２１１０をクリ
アすることである。処理５１００はＭＨ符号をランレン
グスに復号化する処理を行う部分で、特開昭５７−９９
０８３号公報に詳しく説明されている。判定５２００は
ラインエンドを判定する処理で、ラインエンドとなると
この７０一部分から抜は出る。処理５３００では記録開
始アドレス信号ＳＢ、Ｓｂとシンレングス信号ＲＬを加
算して記録終了アドレスを求める処理を行う。sb to recording start byte address storage circuit 2010 and recording start bit address 1. Set in Ha circuit 2020,
This is to set the color information signal CL and clear the temporary storage circuit 2110. Processing 5100 is a part that performs processing to decode the MH code into run length, and is disclosed in Japanese Patent Application Laid-Open No. 57-99.
It is explained in detail in the No. 083 publication. Determination 5200 is a process for determining the end of the line, and when the end of the line is reached, a part of the line 70 is removed. In process 5300, the recording start address signals SB, Sb and the thin length signal RL are added to obtain the recording end address.

第４図の区間Ｉ、■に相当する。判定５４００では記録
開始バイトアドレス信号ＳＢと記録終了バイトアドレス
信号ＥＢ間の差を求め、差があるか否かを判定する。第
４図の区間ｎ、ＩＶ、■の前半部分に相当する。差があ
る場合は処理５６００に進み、差がない場合は処理５８
００に進む。処理５６００ではメモＩＪ　３０００にラ
イトパルス箔号Ｗを出力すると共に一時記憶回路２１１
０をクリアする。これは第４図の区間■、■の後半部分
に相当する。処理５７００では記録開始バイトアドレス
信号ＳＢをインクリメントし、記録開始ビットアドレス
信号ｓｂをクリアし、判定５４００に戻る。これは区間
■、■に相当する。処理５８００では一時記憶回路２１
１ｏにラッチパルス信号Ｌ３を出力して、バイトデータ
信号ＢＤを一時的に記憶する。第４図の区間■に相当す
る。処理５９００では記録開始ビットアドレス信号ｓｂ
を記録終了ビットアドレス信号Ｅｂに一致させる処理を
行う。第４図の区間Ｖに相当する。処理６０００では色
情報信号ＣＬを反転させて処理　　５１００に戻る。This corresponds to section I, ■ in FIG. In determination 5400, the difference between the recording start byte address signal SB and the recording end byte address signal EB is determined, and it is determined whether there is a difference. This corresponds to the first half of sections n, IV, and ■ in FIG. If there is a difference, proceed to process 5600; if there is no difference, proceed to process 58
Go to 00. In the process 5600, the light pulse foil number W is output to the memo IJ 3000, and the temporary memory circuit 211
Clear 0. This corresponds to the latter half of sections ■ and ■ in FIG. In process 5700, the recording start byte address signal SB is incremented, the recording start bit address signal sb is cleared, and the process returns to determination 5400. This corresponds to sections ■ and ■. In the process 5800, the temporary storage circuit 21
A latch pulse signal L3 is output to 1o to temporarily store the byte data signal BD. This corresponds to section ■ in Figure 4. In process 5900, the recording start bit address signal sb
Processing is performed to match the recording end bit address signal Eb. This corresponds to section V in FIG. In process 6000, the color information signal CL is inverted and the process returns to process 5100.

以上の説明から明らカ為なように、本実施例釦よれば、
カウンタやシリアル／パラレル変換回路を用いることな
くランレングスから複数ビットを１ワードとするバイト
メモリに記録すべき画像信号を高速に生成することがで
きる。また、本実施例による画像信号形成回路は、メモ
リのアドレスをも同時に生成するため、ＤＭＡＣ（Ｄｉ
ｒｅｃｔ　ＭｅｍｏｒｙＡｃｃｅｓｓ　　Ｃｏｎｔｒｏ
ｌ　ｌｅｒ　）のようなアドレス発生回路を必要としな
いという利点がある。As is clear from the above explanation, according to the button of this embodiment,
An image signal to be recorded in a byte memory in which one word is made up of a plurality of bits can be generated from a run length at high speed without using a counter or a serial/parallel conversion circuit. Furthermore, since the image signal forming circuit according to this embodiment also generates memory addresses at the same time, DMAC (Di
rect MemoryAccess Control
This method has the advantage that it does not require an address generation circuit such as (l ler ).

また、本実施例による画像信号形成回路は、カウンタの
ような自らタイミングを作シ出す回路を含まず、タイミ
ングは全てコントローラによって集中制御されているた
め、これを大規模集積（Ｌａｒｇｅ　　５ｃａｌｅ　　
Ｉｎｔｅｒｇｒａｔｅｄ　　Ｃ１ｒｃｕｉｔ　＝ＬＳＩ
）化したとき試験が容易であるという利点をもつ。In addition, the image signal forming circuit according to this embodiment does not include a circuit that generates its own timing, such as a counter, and the timing is all centrally controlled by the controller.
Intergrated C1rcuit=LSI
) has the advantage of being easy to test.

〔発明の効果〕〔Effect of the invention〕

本発明によれば画像信号を複数ビット単位で並列に生成
できるので低速動作形回路を用いて高速復号化処理が可
能となる効果がある。そしてこの画像信号を記録する場
合には複数ビットを１ワードとするメモリを用いること
ができるので、比較的低速動作形のメモリを用いて高速
に復号化画像信号を記録できる。たとえば、８ビツトを
１ワードとするメモリを用いた場合、１ビツトを１ワー
ドとするメモリを用いたときと同じ記録速度を得るには
１／８の速度を持つ低速動作形のメモリで良いことにな
シ、同一動作速度のメモリであれば８倍の速度が得られ
る。According to the present invention, since image signals can be generated in parallel in units of multiple bits, there is an effect that high-speed decoding processing can be performed using a low-speed operation type circuit. When recording this image signal, a memory in which a plurality of bits constitute one word can be used, so the decoded image signal can be recorded at high speed using a relatively low-speed operating memory. For example, when using a memory in which 8 bits constitute one word, in order to obtain the same recording speed as when using memory in which 1 bit constitutes 1 word, it is sufficient to use a low-speed operation type memory with 1/8 the speed. In fact, if the memory has the same operating speed, it will be eight times faster.

すなわち、メモリへの記録開始アドレスと記録終了アド
レスとのアドレス差を求めることによシ並列にワード単
位の＋ｔｆｊ　鐵信号を復号生成できるため、カウンタ
とシリアル／パラレル変換器を用いて１ビツト毎に直列
に処理をして画像信号を復号生成するのに比べ、高速に
画像信号を復号生成できるという効果がある。例えば、
８ビツトを１ワードとした場合、本発明によれば記録終
了アドレスを求める動作とバイトアドレス差を求める動
作の２つの動作で８ビツトの画像信号を復号生成できる
のに対し、カウンタとシリアル／パラレル変換器による
装置では８回動作する必要があシ、この場合には約４倍
の高速化が望める。That is, by finding the address difference between the recording start address and the recording end address in the memory, it is possible to decode and generate +tfj signals in word units in parallel. This has the advantage that image signals can be decoded and generated at higher speeds than when image signals are decoded and generated through serial processing. for example,
When 8 bits are one word, according to the present invention, an 8-bit image signal can be decoded and generated using two operations: the operation of determining the recording end address and the operation of determining the byte address difference. In a device using a converter, it is necessary to operate eight times, and in this case, a speed increase of about four times can be expected.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は復号器のブロック図、第２図は第１図のバイト
データ形成回路の詳細ブロック図、第３図は第２図のバ
イトデータ生成回路の詳細回路図、第４図はタイミング
チャート、第５図はメモリの内容、第６図はフローチャ
ートである。 ２０１０・・・記録開始バイトアドレス記憶回路、２０
２０・・・記録開始ビットアドレス記憶回路、２０３０
・・・記録終了バイトアドレス記憶回路、２０４０・・
・配縁終了ビットアドレス記憶回路、２０５０．２０６
０−−−マスク回路、２０７０゜２０８０・・・マルチ
プレクサ、２０９ｏ・・・ＡＵ。 ２１００・・・バイトデータ生成回路、２１１０・・・
−一４：Figure 1 is a block diagram of the decoder, Figure 2 is a detailed block diagram of the byte data generation circuit in Figure 1, Figure 3 is a detailed circuit diagram of the byte data generation circuit in Figure 2, and Figure 4 is a timing chart. , FIG. 5 shows the contents of the memory, and FIG. 6 shows a flowchart. 2010... Recording start byte address storage circuit, 20
20... Recording start bit address storage circuit, 2030
...Recording end byte address storage circuit, 2040...
・Wiring end bit address storage circuit, 2050.206
0---Mask circuit, 2070°2080...Multiplexer, 209o...AU. 2100... Byte data generation circuit, 2110...
-14:

Claims (1)

【特許請求の範囲】 ｌ。符号化信号を復号化して画１ａ信号に変換する符号
化信号復号化装置において、符号化信号を復号化して得
た画ｌ；４！信号の複数ビットを１ワードとしたときの
始端と終端のワード単位のアドレスとワード内のビット
単位のアドレスから、ワード単位の１ＩｉＩｉ像信号を
並列に生成する復号化回路を設けたことを特徴とする符
号化信号復号化装置。 ２、特許請求の範囲第１項において、前記復号化回路は
画鐵信号の腹故ビットを１ワードとして記憶するメモリ
を持ち、１鐵信号の前記メモリへの記録開始点及び記録
終了点のワード単位のアドレスとワード内のビット単位
のアドレスがらレード単位の画鐵言号を並列に生成しメ
モリに記録するようにしたことを特徴とする符号化信号
復号化装置。 ３、特許請求の範囲第２項において、前記復号化回路は
メモリへの記録開始点と記録終了点のワード単位のワー
ドアドレスとワード内のビット単位のビットアドレスを
記憶する回路と、演算回路と、前記演算回路を萌って得
る記録開始点と記録終ｒ点のワードアドレス差の有無訂
号と記録開始点及び記録終了点のビットアドレスと：１
ＩＪｊ：家１ｄ号の色情報とを入力しワード内の画１砿
１ｇ号を生成する画像信号生成回路と、ワード内の画像
信号を１時的に記憶する一時記憶回路と、ｌＩ！ｊ１象
信号生成回路からの１ワードの画鐵信号と一時記憶回路
からの１ワードの画ＩＪＪ　ＩＮ号との論理和をとる論
理オロ回路とを持ち、記録開始点と記録終了点のワード
アドレス差を求め、差がなければ論理和回路の出力を一
時記１意回路に記憶させると共に記録開始点のビットア
ドレスを記録終了点のビットアドレスに一致させ、アド
レス差があれば論理和回路から出力されている１ワード
の！［！ｌｉ慮信号を記録開始点のワードアドレスが示
すアドレスのメモリに記録し、一時記憶回路をクリアし
、記録開始点のワードアドレスをインクリメントし、記
録開始点のビットアドレスをクリアし、記録開始点のワ
ードアドレスとビットアドレスがそれぞれ記録終了点の
ワードアドレスとビットアドレスに一致するまで前記動
作をくり返すようにしたことを特徴とする符号化ｉｇ号
復号化装置。[Claims] l. In an encoded signal decoding device that decodes an encoded signal and converts it into an image 1a signal, an image l;4! obtained by decoding the encoded signal is used. The present invention is characterized by providing a decoding circuit that generates 1IiIi image signals in word units in parallel from addresses in word units at the start and end and addresses in bit units within a word when a plurality of bits of a signal are taken as one word. encoded signal decoding device. 2. In claim 1, the decoding circuit has a memory for storing the accidental bits of the picture iron signal as one word, and the word of the recording start point and the recording end point of the picture iron signal in the memory. 1. An encoded signal decoding device characterized in that a pixel code in a rad unit is generated in parallel from a unit address and a bit unit address in a word and is recorded in a memory. 3. In claim 2, the decoding circuit comprises a circuit for storing a word address in a word unit of a recording start point and a recording end point in a memory and a bit address in a bit unit within a word, and an arithmetic circuit. , presence or absence of a word address difference between the recording start point and the recording end point r obtained by using the arithmetic circuit, and the bit addresses of the recording start point and the recording end point: 1
IJj: An image signal generation circuit that inputs the color information of house number 1d and generates picture number 1 g in the word, a temporary storage circuit that temporarily stores the image signal in the word, and lI! It has a logic circuit that takes the logical sum of the 1-word picture signal from the j1-image signal generation circuit and the 1-word picture IJJIN from the temporary storage circuit, and calculates the word address difference between the recording start point and the recording end point. If there is no difference, the output of the OR circuit is stored in the temporary memory unique circuit, and the bit address of the recording start point is made to match the bit address of the recording end point, and if there is an address difference, the output from the OR circuit is stored. One word that is! [! Records the signal to the memory at the address indicated by the word address of the recording start point, clears the temporary storage circuit, increments the word address of the recording start point, clears the bit address of the recording start point, and An encoded IG code decoding device characterized in that the above operation is repeated until the word address and the bit address respectively match the word address and bit address of a recording end point.