JPS5960792A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS5960792A JPS5960792A JP57171572A JP17157282A JPS5960792A JP S5960792 A JPS5960792 A JP S5960792A JP 57171572 A JP57171572 A JP 57171572A JP 17157282 A JP17157282 A JP 17157282A JP S5960792 A JPS5960792 A JP S5960792A
- Authority
- JP
- Japan
- Prior art keywords
- turned
- circuit
- flop
- transistor
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)発明の技術分野
本発明は、半導体メモリ装置、特に例えばバイポーラR
AMなど全使用する半導体メモリ装fwにおいて、従来
からRA Mの入力段にもうけられる外部回路の7リツ
プ・フロップをIC回路内部に組入れるようにした半導
体メモリ装置に関するものである。
AMなど全使用する半導体メモリ装fwにおいて、従来
からRA Mの入力段にもうけられる外部回路の7リツ
プ・フロップをIC回路内部に組入れるようにした半導
体メモリ装置に関するものである。
03)技術の背景と問題点
従来から、バイポーラRAMなどを使用する半導体メモ
リ装置においては、RAMの入力段に外部回路としてフ
リップ・フロップをもうけ、アドレス情報を構成するビ
ットが到来する時間のズレを吸収することが行われてい
る。しかし、上記フリップ・フロップを外付けしたので
は、集積度。
リ装置においては、RAMの入力段に外部回路としてフ
リップ・フロップをもうけ、アドレス情報を構成するビ
ットが到来する時間のズレを吸収することが行われてい
る。しかし、上記フリップ・フロップを外付けしたので
は、集積度。
製造時の煩雑さ、高速化などの面で劣り、上記フリップ
・フロップをRAM IC内部に組入れることが望ま
れる。
・フロップをRAM IC内部に組入れることが望ま
れる。
(C) 発明の目的と構成
本発明は、上記の点を解決することを目的としており、
上記フリップ・フロップをIC内部に′組入れつつバッ
ファ回路がアドレス情報の到来の上記時間のズレを吸収
する間に、いわばデコーダによる解読を並行して行わせ
るようにし高速化をはかった半導体メモリ装置を提供す
ることを目的としている。そしてそのため0本発明の半
導体メモリ装置は、アドレス信号を受けかつ第1の回路
を有するバッファ回路と、該バッファ回路の出力を受け
かつ第2の回路を有して複数ワード線の1つを選択状態
にするデコーダ回路とを備え、該第1の回路と該第2の
回路とが共働して、クロック信号により動作が制御され
るクリップ・フロップ回路を構成することを特徴として
いる。以下図面を参照しつつ説明する。
上記フリップ・フロップをIC内部に′組入れつつバッ
ファ回路がアドレス情報の到来の上記時間のズレを吸収
する間に、いわばデコーダによる解読を並行して行わせ
るようにし高速化をはかった半導体メモリ装置を提供す
ることを目的としている。そしてそのため0本発明の半
導体メモリ装置は、アドレス信号を受けかつ第1の回路
を有するバッファ回路と、該バッファ回路の出力を受け
かつ第2の回路を有して複数ワード線の1つを選択状態
にするデコーダ回路とを備え、該第1の回路と該第2の
回路とが共働して、クロック信号により動作が制御され
るクリップ・フロップ回路を構成することを特徴として
いる。以下図面を参照しつつ説明する。
(ハ)発明の実施例
第1図は従来の半導体メモリ装置の構成の一例。
第2図はその要部詳細図、第3図は本発明の一実施例要
部構成、第4図はタイムチャートを示す。
部構成、第4図はタイムチャートを示す。
第1図において、1はRAMIC回路、2はフリップ・
フロップ、3はバッファ回路、4けデコーダ、5はメモ
リ・セル、6はセンス・アンプ。
フロップ、3はバッファ回路、4けデコーダ、5はメモ
リ・セル、6はセンス・アンプ。
7はライト・アンプを表わしている。そして入力される
アドレス情報はいわゆるビット相互間のスキューを吸収
するために、クリップ・フロップ2に一旦セットされ、
その内容がバッファ3を介してデコーダ4に供給される
。
アドレス情報はいわゆるビット相互間のスキューを吸収
するために、クリップ・フロップ2に一旦セットされ、
その内容がバッファ3を介してデコーダ4に供給される
。
第2図は、第1図図示の構成の要部詳細図を示している
。図中の符号2.3.4.5は第1図に対応している。
。図中の符号2.3.4.5は第1図に対応している。
即ち、入力されてくるアドレス情報(その1ビット分)
けクロック入力に同期されてフリップ・フロップ2にセ
ットされ、その内容がバッファ回路3における差動アン
プ8に導びかれる。該差動アンプ8からの出力はマルチ
・エミッタのトランジスタ9,10を介してデコーダ4
のマトリクス部11に導びかれる。該マトリクス部11
による選択結果は論理部12に導びかれて。
けクロック入力に同期されてフリップ・フロップ2にセ
ットされ、その内容がバッファ回路3における差動アン
プ8に導びかれる。該差動アンプ8からの出力はマルチ
・エミッタのトランジスタ9,10を介してデコーダ4
のマトリクス部11に導びかれる。該マトリクス部11
による選択結果は論理部12に導びかれて。
メモリ・セル5に対して図示■の如くワード(駆動線)
を駆動する。
を駆動する。
従来上述の如く構成されていたが1本発明においては、
第2図図示の7リツプ・フロップ2をRAM IC回
路の内部に組入れるようにしている。
第2図図示の7リツプ・フロップ2をRAM IC回
路の内部に組入れるようにしている。
第3図は本発明の一実施例要部構成を示している。図中
の符号3.4.8.9.10.11.12は第2図に対
応し、13はクロック・ゲート回路、14゜15は制御
線、16.17はマスク・スレーブ・フリップ・フロッ
プを表わしている。また符号21ないし27.31ない
し49は夫々トランジスタを表わしている。
の符号3.4.8.9.10.11.12は第2図に対
応し、13はクロック・ゲート回路、14゜15は制御
線、16.17はマスク・スレーブ・フリップ・フロッ
プを表わしている。また符号21ないし27.31ない
し49は夫々トランジスタを表わしている。
第3図において、バッファ回路3の部分がマスク・スレ
ーブ・クリップ・フロップのマスク部16を構成し、デ
コーダにおける論理部12の部分がマスク・スレーブ・
フリップ・フロップのスレーブ部17を構成するよう構
成されている。そして。
ーブ・クリップ・フロップのマスク部16を構成し、デ
コーダにおける論理部12の部分がマスク・スレーブ・
フリップ・フロップのスレーブ部17を構成するよう構
成されている。そして。
クロック・ゲート回路13によって上記マスク・スレー
ブ・フリップ・フロップのスイッチングを制御するよう
にしている。勿論この構成によって第2図図示のフリッ
プ・フロップ2を省略するよう処している。以下第4図
図示のタイムチャートに示す期間の、■、■にしたがっ
て、第3図図示の構成の動作について説明する。
ブ・フリップ・フロップのスイッチングを制御するよう
にしている。勿論この構成によって第2図図示のフリッ
プ・フロップ2を省略するよう処している。以下第4図
図示のタイムチャートに示す期間の、■、■にしたがっ
て、第3図図示の構成の動作について説明する。
〔1〕 タイミング期間■
この期間においては、アドレス入力がハイ状態でクロッ
ク入力がロー状態にある。この場合、トランジスタ21
.23がオン、トランジスタ22゜24.25.26が
オフ状態にある。そして、トランジスタ100ベース市
位はロー状態、トランジスタ9のベース雷1位はハイ状
態にあり、この状態はトランジスタ10と9との夫々の
エミッタ・フォロワを通してデコーダ4のマトリクス部
11に導びかれる。
ク入力がロー状態にある。この場合、トランジスタ21
.23がオン、トランジスタ22゜24.25.26が
オフ状態にある。そして、トランジスタ100ベース市
位はロー状態、トランジスタ9のベース雷1位はハイ状
態にあり、この状態はトランジスタ10と9との夫々の
エミッタ・フォロワを通してデコーダ4のマトリクス部
11に導びかれる。
なお、デコーダ4のマ) IJクス部11け9例えば入
力A、τ、 B、 Bが与えられる1つのブロック。
力A、τ、 B、 Bが与えられる1つのブロック。
入力C,C,D、 Dが与えられる1つのブロック、・
・・・・・・・・の如き複数のブロックをそなえており
、各ブロックは1例えば入力A、Hの状態に対応して。
・・・・・・・・の如き複数のブロックをそなえており
、各ブロックは1例えば入力A、Hの状態に対応して。
4つの状態ro11. rolJ、 rlOJ、
rllJのうちのいずれか1つに対応した形で4本の
線のうちの1つのみがロー状態となる(他の3本はハイ
状態)。
rllJのうちのいずれか1つに対応した形で4本の
線のうちの1つのみがロー状態となる(他の3本はハイ
状態)。
ここで上記入力A、τは第3図図示のトランジスタ10
からの出力(A)とトランジスタ9からの出力(A)と
に対応していると考えてよく、上記入力B、Hについて
は、トランジスタ1oや9に対応する別個のトランジス
タの出力が対応づけられていると考えてよい。
からの出力(A)とトランジスタ9からの出力(A)と
に対応していると考えてよく、上記入力B、Hについて
は、トランジスタ1oや9に対応する別個のトランジス
タの出力が対応づけられていると考えてよい。
デコーダ4のマトリクス部11における1つのブロック
からの4つの出力のうちの1つが第3図図示トランジス
タ31のベースに入力される。また他のブロックからの
4つの出力のうちの1つが第3図図示トランジスタ32
のベースに入力される0 今簡単のために、ブロックが2つのみであるとし、デコ
ーダ4の論理部12において、当該各ブロックに対応し
て2つのトランジスタ31.32のみが存在するものと
すると、所望のアドレスが与えられたときのみ、それに
対応する形で上91′2つのトランジスタ31と32と
のベース正位が共にロー状態となる。
からの4つの出力のうちの1つが第3図図示トランジス
タ31のベースに入力される。また他のブロックからの
4つの出力のうちの1つが第3図図示トランジスタ32
のベースに入力される0 今簡単のために、ブロックが2つのみであるとし、デコ
ーダ4の論理部12において、当該各ブロックに対応し
て2つのトランジスタ31.32のみが存在するものと
すると、所望のアドレスが与えられたときのみ、それに
対応する形で上91′2つのトランジスタ31と32と
のベース正位が共にロー状態となる。
上記の如く所望のアドレスが与えられたときにトランジ
スタ31と32との夫々のベース正位がロー状態となる
が、上記期間のにおいてd゛クロツクCLK)がロー状
態であることから、トランジスタ39のベース矩:位が
ロー状態にあり、トランジスタ31と32とのベースに
信号が来ていても9図示トランジスタ34.35のベー
ス&位H未だ変化し7ない。即ち、第4図図示■の如く
メモリ・セルにおけるワード(駆動線)の未だ駆動され
ない。
スタ31と32との夫々のベース正位がロー状態となる
が、上記期間のにおいてd゛クロツクCLK)がロー状
態であることから、トランジスタ39のベース矩:位が
ロー状態にあり、トランジスタ31と32とのベースに
信号が来ていても9図示トランジスタ34.35のベー
ス&位H未だ変化し7ない。即ち、第4図図示■の如く
メモリ・セルにおけるワード(駆動線)の未だ駆動され
ない。
〔2〕 タイミング期間■
この期間においては、アドレス入力がハイ状態でクロッ
ク入力がロー状態になる。このため、それ寸でオン状態
にあったトランジスタ21.23がオフ状態とカリ、ト
ランジスタ22.24がオン状態となる。し7かしトラ
ンジスタ10と9とのベース正位は変化し7かい。即ち
、デコーダ4の論理部12におけるトランジスタ31.
32のベースには期間0)の状態における入力がそのま
オ与えられている。
ク入力がロー状態になる。このため、それ寸でオン状態
にあったトランジスタ21.23がオフ状態とカリ、ト
ランジスタ22.24がオン状態となる。し7かしトラ
ンジスタ10と9とのベース正位は変化し7かい。即ち
、デコーダ4の論理部12におけるトランジスタ31.
32のベースには期間0)の状態における入力がそのま
オ与えられている。
期間■においてクロックがハイ状態となることによって
、トランジスタ39がオン、トランジスタ31.32が
オフ、トランジスタ38がオン。
、トランジスタ39がオン、トランジスタ31.32が
オフ、トランジスタ38がオン。
トランジスタ33.37.40がオフという状態が生じ
、トランジスタ34.35のベース正位はハイ状態、ト
ランジスタ36のベース電位はロー状態となり、第4図
図示■の如く、第3夕1図示■点がハイ状態となシ、メ
モリ・セルにおけるワード(駆動線)が選択される。
、トランジスタ34.35のベース正位はハイ状態、ト
ランジスタ36のベース電位はロー状態となり、第4図
図示■の如く、第3夕1図示■点がハイ状態となシ、メ
モリ・セルにおけるワード(駆動線)が選択される。
〔3〕 タイミング期間■
この期間においては、アドレス入力は任意であってよく
、クロック入力がロー状態となる。即ち期間■の状態か
らクロック入力が再びロー状態になると、トランジスタ
33がオン状態となる。またトランジスタ39がオフ、
トランジスタ40がオンとなることによってトランジス
タ37がオン。
、クロック入力がロー状態となる。即ち期間■の状態か
らクロック入力が再びロー状態になると、トランジスタ
33がオン状態となる。またトランジスタ39がオフ、
トランジスタ40がオンとなることによってトランジス
タ37がオン。
トランジスタ38がオフとなる。しかし、トランジスタ
36がそのままオフ状態をつづけ、トランジスタ34.
35のベースはハイ状態をつづけ。
36がそのままオフ状態をつづけ、トランジスタ34.
35のベースはハイ状態をつづけ。
■点ノハイ状態をつづける。なおこの期間においてアド
レス入力がどのような値をとっても、トランジスタ39
がオフであシ、■点の状態は変化しない0 以上説明した如く、第3図図示の場合、アドレス入力が
与えられると、当該アドレスのテコード結果が、マスク
・スレーブ・クリップ・フロップ16.17によって、
論理部120入力段にラッチされた形で保持される。
レス入力がどのような値をとっても、トランジスタ39
がオフであシ、■点の状態は変化しない0 以上説明した如く、第3図図示の場合、アドレス入力が
与えられると、当該アドレスのテコード結果が、マスク
・スレーブ・クリップ・フロップ16.17によって、
論理部120入力段にラッチされた形で保持される。
[F] 発明の詳細
な説明した如く9本発明によれば、アドレス入力が与え
られて解読された結果が、マスク・スレーブ・フリップ
・フロップを構成する形のデコーダ論理部12の入力段
にラッチされた形で保持される。このためにクロック入
力が与えられるまでの間にアドレス入力のバラツキを吸
収でき、高速化をはかることが可能となる。
られて解読された結果が、マスク・スレーブ・フリップ
・フロップを構成する形のデコーダ論理部12の入力段
にラッチされた形で保持される。このためにクロック入
力が与えられるまでの間にアドレス入力のバラツキを吸
収でき、高速化をはかることが可能となる。
第1図は従来の半導体メモリ装置の構成の一例。
第2図はその要部詳細図、第3図は本発明の一実施例製
部構成、第4図はタイムチャートを示す。 図中、3はバッファ回路、4けデコーダ、5けメモリ・
セル、8は差動アンプ、11はデコーダのマトリクス部
、12Fiデコーダの論理部、13はクロック・ゲート
回路、16.17は夫々マスク・スレーブ・フリップ・
フロップを表わす。 特許出願人 富士通株式会社
部構成、第4図はタイムチャートを示す。 図中、3はバッファ回路、4けデコーダ、5けメモリ・
セル、8は差動アンプ、11はデコーダのマトリクス部
、12Fiデコーダの論理部、13はクロック・ゲート
回路、16.17は夫々マスク・スレーブ・フリップ・
フロップを表わす。 特許出願人 富士通株式会社
Claims (1)
- アドレス信号を受けかつ第1の回路を有するバッファ回
路と、該バッファ回路の出力を受けかつ第2の回路を有
して複数ワード線の1つを選択状態にするデコーダ回路
とを備え、該第1の回路と該第2の回路とが共働して、
クロック信号によ多動作が制御されるフリップ・フロッ
プ回路を構成することを特徴とする半導体メモリ装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57171572A JPS5960792A (ja) | 1982-09-30 | 1982-09-30 | 半導体メモリ装置 |
US06/533,985 US4665509A (en) | 1982-09-30 | 1983-09-20 | Semiconductor memory device comprising address holding flip-flop |
DE8383305874T DE3376704D1 (en) | 1982-09-30 | 1983-09-29 | Semiconductor memory device |
EP83305874A EP0107394B1 (en) | 1982-09-30 | 1983-09-29 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57171572A JPS5960792A (ja) | 1982-09-30 | 1982-09-30 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5960792A true JPS5960792A (ja) | 1984-04-06 |
JPH0158591B2 JPH0158591B2 (ja) | 1989-12-12 |
Family
ID=15925629
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57171572A Granted JPS5960792A (ja) | 1982-09-30 | 1982-09-30 | 半導体メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4665509A (ja) |
EP (1) | EP0107394B1 (ja) |
JP (1) | JPS5960792A (ja) |
DE (1) | DE3376704D1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6370996A (ja) * | 1986-09-11 | 1988-03-31 | Fujitsu Ltd | 半導体記憶装置 |
JPS6446290A (en) * | 1987-08-14 | 1989-02-20 | Hitachi Ltd | Semiconductor memory device |
JPH0533465A (ja) * | 1991-08-02 | 1993-02-09 | Daiken Trade & Ind Co Ltd | 無機建築板 |
JPH0533464A (ja) * | 1991-08-02 | 1993-02-09 | Daiken Trade & Ind Co Ltd | 無機建築板 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4879680A (en) * | 1985-10-18 | 1989-11-07 | Texas Instruments Incorporated | Multi-slave master-slave flip-flop |
US4884198A (en) * | 1986-12-18 | 1989-11-28 | Sun Microsystems, Inc. | Single cycle processor/cache interface |
DE3835116A1 (de) * | 1988-10-14 | 1990-04-19 | Siemens Ag | Adressverstaerkerschaltung mit selbstverriegelung und sicherung gegen mehrfachadressierung zur verwendung in statischen gaas-rams |
JPH02141993A (ja) * | 1988-11-21 | 1990-05-31 | Toshiba Corp | 半導体記憶装置 |
JP3304577B2 (ja) * | 1993-12-24 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置とその動作方法 |
US6148385A (en) * | 1997-05-21 | 2000-11-14 | Unisys Corporation | High speed digital electronic memory having a read and write in one cycle |
US7140393B2 (en) * | 2004-12-22 | 2006-11-28 | Tokyo Electron Limited | Non-contact shuttle valve for flow diversion in high pressure systems |
JP5092897B2 (ja) * | 2008-05-26 | 2012-12-05 | 富士通株式会社 | データ移行処理プログラム、データ移行処理装置およびデータ移行処理方法 |
US9117499B2 (en) | 2012-10-25 | 2015-08-25 | Elwha Llc | Bipolar logic gates on MOS-based memory chips |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3732440A (en) * | 1971-12-23 | 1973-05-08 | Ibm | Address decoder latch |
JPS55146680A (en) * | 1979-04-26 | 1980-11-15 | Fujitsu Ltd | Decoding circuit |
US4528647A (en) * | 1981-01-07 | 1985-07-09 | Burroughs Corp. | Wafer scale integrated circuit memories |
US4409680A (en) * | 1981-08-27 | 1983-10-11 | Ncr Corporation | High speed write control for synchronous registers |
EP0218739A1 (de) * | 1985-10-14 | 1987-04-22 | Schleifring und Apparatebau GmbH | Optischer Drehkoppler zur Mehrkanal-Übertragung von Lichtsignalen |
-
1982
- 1982-09-30 JP JP57171572A patent/JPS5960792A/ja active Granted
-
1983
- 1983-09-20 US US06/533,985 patent/US4665509A/en not_active Expired - Lifetime
- 1983-09-29 EP EP83305874A patent/EP0107394B1/en not_active Expired
- 1983-09-29 DE DE8383305874T patent/DE3376704D1/de not_active Expired
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6370996A (ja) * | 1986-09-11 | 1988-03-31 | Fujitsu Ltd | 半導体記憶装置 |
JPS6446290A (en) * | 1987-08-14 | 1989-02-20 | Hitachi Ltd | Semiconductor memory device |
JP2595253B2 (ja) * | 1987-08-14 | 1997-04-02 | 株式会社日立製作所 | 半導体記憶装置 |
JPH0533465A (ja) * | 1991-08-02 | 1993-02-09 | Daiken Trade & Ind Co Ltd | 無機建築板 |
JPH0533464A (ja) * | 1991-08-02 | 1993-02-09 | Daiken Trade & Ind Co Ltd | 無機建築板 |
Also Published As
Publication number | Publication date |
---|---|
EP0107394A3 (en) | 1986-06-18 |
JPH0158591B2 (ja) | 1989-12-12 |
EP0107394A2 (en) | 1984-05-02 |
EP0107394B1 (en) | 1988-05-18 |
DE3376704D1 (en) | 1988-06-23 |
US4665509A (en) | 1987-05-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5960792A (ja) | 半導体メモリ装置 | |
JP2599841B2 (ja) | データ処理装置 | |
JPS63200391A (ja) | スタテイツク型半導体メモリ | |
JPS63237296A (ja) | 半導体記憶装置 | |
US4667310A (en) | Large scale circuit device containing simultaneously accessible memory cells | |
US4602356A (en) | Semiconductor memory device | |
US4918657A (en) | Semiconductor memory device provided with an improved precharge and enable control circuit | |
KR970051151A (ko) | 외부 데이타의 입력없이 라이트 동작을 수행하는 기능을 갖는 반도체 기억 장치 | |
JPS5927624A (ja) | 論理変更可能な集積回路 | |
US6032222A (en) | Semiconductor memory device with simultaneously write capability | |
KR960001781B1 (ko) | 직렬억세스형 기억장치 | |
KR930000960B1 (ko) | 반도체 기억장치 | |
JPH09231762A (ja) | 半導体記憶装置 | |
JPH02149997A (ja) | スタテイツクramに対するアドレス増幅回路 | |
JPS6350997A (ja) | 出力バツフア回路 | |
JPS6255171B2 (ja) | ||
KR890007290A (ko) | 레벨변환기를 구비한 반도체 메모리 장치 | |
JPH04345994A (ja) | 半導体記憶装置、及び画像表示システム | |
JP2005182530A (ja) | メモリインターフェース装置、およびメモリインターフェース制御方法 | |
KR19980077016A (ko) | 파이프 카운터 | |
JPS63261597A (ja) | Mos・バイポ−ラ複合マルチプレクサ回路を備えた半導体メモリ装置 | |
JPH0721769A (ja) | デュアルポートメモリのシリアルデータ入力装置 | |
JPH0973787A (ja) | 半導体記憶装置 | |
JPS6353793A (ja) | 半導体記憶装置 | |
JPH04362596A (ja) | 半導体スタチックram |