JPS595660A - Semiconductor memory device - Google Patents
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
この発明は、半導体記憶装置、特に読み出し専用半導体
記憶装置（以下ＲＯＭと称する）に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor memory device, and particularly to a read-only semiconductor memory device (hereinafter referred to as ROM).
ＲＯＭにおいて、絶縁ゲート電界効果トランジスタ（以
下ＭＩＳＦＥＴと称する）から構成されるような単位記
憶素子は、その複数個がマ） ＩＪクス配置されること
により工メモリアレイを構成する。同一行に配置された
複数の単位記憶素子のドレインは、その行に対応された
１つのデータ線に共通接続され、同一列に配置された複
数の単位記憶素子のゲートは、その列に対応されたワー
ド線に共通接続される。メモリアレイの複数のデータ線
と共通デー、夕線との間には、アドレス信号によつエス
イッチ制御される複数のカラムスイッチＭＯＳＦＥＴが
配置されるう
この構成におい工、複数のワード線のうちの選択された
ワード線と複数のカラムスイッチＭＯ８ＦＥＴのうちの
選択されたすなわちオン状態にされたカラムスイッチＭ
Ｏ８ＦＥＴとによって１つの単位記憶素子が選択される
。In a ROM, a plurality of unit memory elements such as those composed of insulated gate field effect transistors (hereinafter referred to as MISFETs) are arranged in a matrix to form a mechanical memory array. The drains of a plurality of unit memory elements arranged in the same row are commonly connected to one data line corresponding to that row, and the gates of the plurality of unit memory elements arranged in the same column are connected in common to one data line corresponding to that column. Commonly connected to the word line. Between the plurality of data lines of the memory array and the common data and evening lines, a plurality of column switch MOSFETs controlled by address signals are arranged. A selected word line and a selected column switch M of the plurality of column switches MO8FETs, that is, a column switch M that is turned on.
One unit memory element is selected by O8FET.
単位記憶素子の記憶情報の読み出しのために、例えば共
通データ線と電源端子との間に負荷素子が結合される。A load element is coupled, for example, between a common data line and a power supply terminal in order to read out information stored in a unit storage element.
選択された単位記憶素子がその記憶情報に従って実質的
にオフ状態処されていれば、共通データ線とアース電位
点のような回路の基準電位点との間には電流通路は形成
されない。従って共通データ線は上記負荷素子によっ℃
そのレベルがハイレベルにされる。これに対して１選択
された単位記憶素子がオン状態にされ（いれば、共通デ
ータ線と回路の基準電位点との間に、上記カラムスイッ
チＭＯ８ＦＥＴと単位記憶素子との直列経路からなる電
流通路が形成される。従っ℃。If the selected unit storage element is substantially turned off according to its stored information, no current path is formed between the common data line and a reference potential point of the circuit, such as a ground potential point. Therefore, the common data line is
That level is made high. In response, one selected unit memory element is turned on (if any), a current path consisting of a series path of the column switch MO8FET and the unit memory element is established between the common data line and the reference potential point of the circuit. is formed.Following °C.
共通データ線はロウレベルにされる。The common data line is set to low level.
しかしながら、単位記憶素子は、装置全体の記憶容量の
増大とともに小型化され、比較的大きいオン抵抗を持つ
。従っ℃、上記負荷素子のコンダクタンスと選択された
記憶素子のコンダクタンスとの比は、比較的小さい値と
なってしまう。その結果、選択された単位記憶素子から
上記共通データ線に与えられるレベル振幅は比較的小さ
くなる。However, as the storage capacity of the entire device increases, the unit storage element becomes smaller and has a relatively large on-resistance. Therefore, at °C, the ratio between the conductance of the load element and the conductance of the selected memory element becomes a relatively small value. As a result, the level amplitude applied to the common data line from the selected unit storage element becomes relatively small.
共通データ線に与えられる信号は、その変化速度が、デ
ータ線及び共通データ線に存在する浮遊容量、寄生容量
のような容量によって制限される。The rate of change of the signal applied to the common data line is limited by capacitances such as stray capacitance and parasitic capacitance existing in the data line and the common data line.
従って、読み出し動作が開始されてから共通データ線に
与えられる信号が、情報読み出しに充分なレベルにされ
るまでに比較的長い時間が必要とされる。言い換えると
、高速動作が難しい。なお、単位記憶素子を大型化する
と高速動作が容易になるが、この場合は、半導体集積回
路の集積密度が低下する。Therefore, a relatively long time is required after a read operation is started until the signal applied to the common data line is brought to a level sufficient for reading information. In other words, high-speed operation is difficult. Note that increasing the size of the unit memory element facilitates high-speed operation, but in this case, the integration density of the semiconductor integrated circuit decreases.
従って、この発明の主な目的は、高速動作が可能であり
かつ高集積度にすることが可能である半導体記憶装置を
提供することにある。Therefore, the main object of the present invention is to provide a semiconductor memory device that can operate at high speed and has a high degree of integration.
この発明の他の目的は、低消費電力の半導体記憶装置を
提供することにある。Another object of the invention is to provide a semiconductor memory device with low power consumption.
第１図は、実施例の半導体記憶装置の回路図である。FIG. 1 is a circuit diagram of a semiconductor memory device according to an embodiment.
図示の回路は、５ボルトのような電源電圧を発生する電
源ＰＳを除いて、１つの半導体チップ上に形成される。The illustrated circuit is formed on one semiconductor chip, except for the power supply PS which generates a power supply voltage such as 5 volts.
特に制限されないが、この実施例では、半導体記憶素子
はＦＡＭＯ８）ランジスタから構成される。Although not particularly limited, in this embodiment, the semiconductor memory element is composed of a FAMO transistor.
メモリ・アレイは、マトリックス配置されたメモリセル
Ｍ Ｓ 、、ないしＭＳｎｍを含んでいる。、１つのメ
モリセル例えばＭＳ、、は図示のように直列接続された
２つのＦＡＭＯＳトランジスタＭ、及びＭ、から構成さ
れている。The memory array includes memory cells M S , . . . , MS nm arranged in a matrix. , one memory cell, for example MS, is composed of two FAMOS transistors M and M connected in series as shown.
メモリセルＭ Ｓ 、、において、トランジスタＭ。In the memory cell MS, the transistor M.
は、そのドレインが制御線）ＬＬ、に結合され、そのゲ
ートが対にされたワード線Ｗ１１とＷｌｔの５ちの一方
Ｗ、Ｉに結合されている。トランジスタＭ。has its drain coupled to the control line )LL, and its gate coupled to one of the paired word lines W11 and Wlt, W and I. Transistor M.
は、そのゲートが対のリード線の他方ｗｌｔｌｃ結合さ
れ、そのソースが基準電位線ＧＬ、に結合され℃いる。has its gate coupled to the other of the pair of leads, and its source coupled to the reference potential line GL.
トランジスタＭ、のソースとトランジスタＭ、のドレイ
ンは、データ線り、に共通接続されている。The source of transistor M and the drain of transistor M are commonly connected to a data line.
メモリ、アレイＭＡＩＬＹの複数のデータ線ＤＩないし
Ｄｍは、ＹデコーダＹＤＥＣによってそれぞれスイッチ
制御されるＭＯ８ＦＥＴＱ８１ないしＱ８ｍからなるカ
ラムスイッチ回路Ｃ８Ｗに結合されている。カラムスイ
ッチ回路Ｃ８Ｗを構成するＭＯ８ＦＥＴＱ、１ないしＱ
ｓｍは、共通データ線ＣＤに結合されている。A plurality of data lines DI to Dm of the memory array MAILY are coupled to a column switch circuit C8W consisting of MO8FETs Q81 to Q8m, each of which is switch-controlled by a Y decoder YDEC. MO8FETQ, 1 to Q forming column switch circuit C8W
sm is coupled to common data line CD.
メモリ・アレイＭＡＲＹの複数の制御線ＲＬ。A plurality of control lines RL of memory array MARY.
ないしｆ’ＬＬ、は、線ＥＬＬに共通に結合され、制御
回路ＣＣ１の出力端子に結合されている。through f'LL are commonly coupled to the line ELL and to the output terminal of the control circuit CC1.
ワード線対ｗ、、、ｗ、、ないしＷ□１．Ｗ□２は書き
込み制御回路ＷＣＣに結合されている。書き込み制御回
路ＷＣＣには、ＸデコーダＸＤＣの出力端子が結合され
ている。Word line pairs w, , w, , to W□1. W□2 is coupled to a write control circuit WCC. The output terminal of the X decoder XDC is coupled to the write control circuit WCC.
共通データ線ＣＤには、データ読み出し回路ＲＡの入力
端子及び制御回路ＷＡの出力端子が結合されている。The input terminal of the data read circuit RA and the output terminal of the control circuit WA are coupled to the common data line CD.
データ読み出し回路ＲＡの出力端子は、データ入出力端
子Ｉ１０に結合され℃いる。The output terminal of the data read circuit RA is coupled to the data input/output terminal I10.
Ｘデコーダは、アドレス入力端子ＡＸ、ないしＡＸｋと
、上記データ線対Ｗ、、、Ｗ、、ないしＷ□、。The X decoder has address input terminals AX to AXk and the data line pairs W to W□.
Ｗ□、に一対一に対応された出力端子Ｗ、ないし−とを
持ち、電源電圧ｖｃｃによって動作させられる。It has output terminals W, .
上記出力端子Ｗ、ないしＷｍは、そのうちのアドレス入
力端子ＡＹ、ないしＡＹｋに供給されるアドレス信号の
状態に対応された１つのみがはｙ５ボルトの選択レベル
にされる。Of the output terminals W to Wm, only one of them is set to the selected level of y5 volts, which corresponds to the state of the address signal supplied to the address input terminals AY to AYk.
ＹデコーダＹＤＣは、アドレス入力端子ＡＹ。Y decoder YDC is address input terminal AY.
ないしＡＹ、と、スイッチＭＯ８ＦＥＴＱ８１ないしＱ
ｓｍのそれぞれのゲートに結合された出力端子とを持つ
。スイッチＭＯ８ＦＥＴＱ８、ないしＱ８ｍは、動作状
態にされているときのＹデコーダＹＤＣの出力によって
択一的にオン状態にされる。or AY, switch MO8FETQ81 or Q
and an output terminal coupled to a respective gate of sm. The switches MO8FETQ8 to Q8m are alternatively turned on by the output of the Y decoder YDC when activated.
上記回路ＷＣＣ，ＸＤＣ，ＣＣ，，ＹＤＣ，ＲＡ及びＷ
Ａは、制御回路ＣＣ，によってそれぞれの動作が制御さ
れる。制御回路ＣＣＩには、プログラム信号ＰＲＧ、チ
ップ選択信号Ｃ８及び書き込ＸデコーダＸＤＣは、制御
回路ＣＣ７にチップ選択信号Ｃ８が供給されないこと罠
よ、っ又、この制御回路ＣＣ，から制御信号Ｃ８が出力
されていないときは、非動作状態九される。このときは
、特に制限されないがＸデコーダＸＤＣのずべての出力
Ｗ、ないしＷｍは、入力アドレス信号にかかわらずには
ｙＯポルトの非選択レベルにされる。The above circuits WCC, XDC, CC, YDC, RA and W
Each operation of A is controlled by a control circuit CC. The control circuit CCI has a program signal PRG, a chip selection signal C8, and a write X decoder XDC. When there is no output, it is in a non-operating state. At this time, although not particularly limited, all outputs W to Wm of the X decoder XDC are set to the yO port non-selection level regardless of the input address signal.
書き込み制御回路ＷＣＣは、制御回路ＣＣ，から制御信
号Ｃ８が出力されていないときはＸＤＣと同様に非動作
状態にされ、すべ℃のリード線対Ｗ、、、Ｗ、、ないし
Ｗ□１．Ｗ□、をはｇＯボルトの非選択レベルにさせる
。When the control signal C8 is not output from the control circuit CC, the write control circuit WCC is kept in a non-operating state similarly to the XDC, and all lead wire pairs W, , W, , W□1. W□ is set to the non-selection level of gO volts.
書き込み制御回路ＷＣＣは、制御回路ＣＣ，にチップ選
択信号が供給されることによってこの制御回路ＣＣ３か
ら制御信号が出力されると動作状態にされる。The write control circuit WCC is brought into operation when a chip selection signal is supplied to the control circuit CC, and a control signal is output from the control circuit CC3.
動作状態の書き込み制御回路ＷＣＣによって。By the write control circuit WCC in the operating state.
ワード線対Ｗ、、 、Ｗ、、ないしＷ□１．Ｗ□２は次
のようなレベルにされる。Word line pairs W, , , W, , to W□1. W□2 is set to the following level.
先ず、プログラム信号ＰＲＧが発生されていないことに
よって制御回路ＣＣＩかも書き込み制御信号ｗｅが発生
されていない場合、書き込み制御回路ＷＣＣは、データ
読み出し動作モードにされる。このとき、ワード線対Ｗ
、、、Ｗ、、ないしＷ□、。First, when the write control signal we is not generated in the control circuit CCI because the program signal PRG is not generated, the write control circuit WCC is put into a data read operation mode. At this time, word line pair W
,,,W,, or W□,.
Ｗ□２のうちのＸデコーダＸＤＣの出力に対応された１
つのワード線対が選択レベルにされる。特に制限されな
いが、このときのワード線対の選択レベルは、２ボルト
のようなレベルにされる。1 of W□2 corresponding to the output of the X decoder XDC
One word line pair is brought to the selection level. Although not particularly limited, the selection level of the word line pair at this time is set to a level such as 2 volts.
次に、プログラム信号ＰＲＧが発生され、また書キ込み
電圧■ＰＰが２５ボルトのような書き込みレベルにされ
ている場合、書き込み制御回路ＷＣＣは、書き込み動作
モードにされる。このとき、ＸデコーダＸＤＣの出力に
応じ℃選択されるべきワード線対は、そのうちの１つが
、はに２５ボルトのようなハイレベルにされ、残りの１
つがはｙ。Next, when the program signal PRG is generated and the write voltage PP is set to a write level such as 25 volts, the write control circuit WCC is placed in a write operation mode. At this time, one of the word line pairs to be selected according to the output of the X decoder XDC is set to a high level such as 25 volts, and the remaining one
Gagaha y.
ボルトのようなロウレベルにされる。選択されるべきリ
ード線対のそれぞれのレベルは、データ入出力端子Ｉ１
０に供給される書き込みデータに応じて決められる。例
えば、ワード線対ｗ、、、Ｗ、。It is set to a low level like a bolt. The respective levels of the lead wire pairs to be selected are determined by the data input/output terminal I1.
It is determined according to the write data supplied to 0. For example, word line pair w,,,W,.
が選択されるべきとき、書き込みデータがロウレベルで
あれば、ワード線Ｗ７．はほに２５ボルトσ）ハイレベ
ルにされ、残りのワード＃Ｗ１．ははｇＯボルトのハイ
レベルにされる。書き込みデータがハイレベルであれば
、逆にワード線Ｗ、１がはｙ。is to be selected and the write data is at a low level, the word line W7. is set to high level (25 volts σ) and the remaining words #W1. Haha gO volts are raised to a high level. Conversely, if the write data is at a high level, word line W1 becomes y.
ボルトにされ、ワード線Ｗ７．がほに２５ボルトにされ
る。Bolt and word line W7. The voltage is set to 25 volts.
制御回路ＣＣ，は、制御信号ｗｅが発生されていないと
きは、電源電圧■ｃｃのレベルにはｇ等しい電圧を出力
し、制御信号ｗｅが発生されているときははｙＯボルト
の電圧を出力する。The control circuit CC outputs a voltage equal to the level of the power supply voltage ■cc when the control signal we is not generated, and outputs a voltage of yO volts when the control signal we is generated. .
ＹデコーダＹＤＣは、制御信号Ｃ８が発生されかつ制御
信号ｗｅが発生され又いないときは、その複数の出力端
子のうちの１つにはｙ５ポルトの信号を出力し、制御信
号ｗｅが発生されかつ書き込み電圧ｖＰＰが書き込みレ
ベルにされているときは、その複数の出力端子のうちの
１つＫはＳ：２５ボルトの信号を出力する。Y decoder YDC outputs a signal of y5 port to one of its plurality of output terminals when control signal C8 is generated and control signal we is not generated, and when control signal C8 is generated and control signal we is not generated, Y decoder YDC outputs a signal of y5 port to one of its plurality of output terminals. When the write voltage vPP is at the write level, one of the plurality of output terminals K outputs a signal of S:25 volts.
制御回路ＷＡは、制御信号ｗｅが発生されていないとき
は、共通データ線ＣＤＫ結合された出力端子を高出力イ
ンピーダンス状態もしくはフローテング状態にさせる。The control circuit WA puts the output terminal coupled to the common data line CDK into a high output impedance state or a floating state when the control signal we is not generated.
この回路ＷＡは、制御信号ｗｅが発生されかつ書き込み
電圧■ＰＰが書き込みレベルにされると、これに応じて
共通データ線ＣＤに１０数ボルトのような書き込み電圧
を出力する。When the control signal we is generated and the write voltage PP is set to the write level, this circuit WA outputs a write voltage of about 10-odd volts to the common data line CD in response.
データ読み出し回路ＲＡは、制御回路ＣＣ１かも制御信
号ｒｅが発生されていない場合、これによって非動作状
態にされる。このとき入出力端子Ｉ１０に結合されたこ
の回路ＲＡの出力端子は高出力インピーダンス状態もし
くはフローティング状態にされる。The data read circuit RA is rendered inactive by the control circuit CC1 when the control signal re is not generated. At this time, the output terminal of this circuit RA coupled to the input/output terminal I10 is brought into a high output impedance state or a floating state.
制御信号ｒＣは、チップ選択信号Ｃ８が発生され、かつ
書き込み電圧■ｐｐ及びプログラム信号ＰＲＧが発生さ
れていないとき発生される。このとき、データ読み出し
回路）ＬＡは、共通データ線ＣＤに発生され℃いる信号
と対応する信号を入出力端子Ｉ１０に供給する。The control signal rC is generated when the chip selection signal C8 is generated and the write voltage pp and the program signal PRG are not generated. At this time, the data read circuit LA supplies a signal corresponding to the signal generated on the common data line CD to the input/output terminal I10.
以上説明したような構成により、メモリセルにおける一
対のＦＡＭＯ８）ランジスタＭ、とＭ。With the configuration described above, a pair of FAMO8) transistors M and M in the memory cell.
は、それに書き込まれた情報に従ってその内の１つが高
しきい値電圧をもつようにされ、残りの１つが低しきい
値電圧をもつよう圧される。目いかえると、一対のＦＡ
ＭＯ８トランジスタＭ、とＭ。One of them is forced to have a high threshold voltage and the other one is forced to have a low threshold voltage according to the information written therein. If you change the eyes, a pair of FA
MO8 transistor M, and M.
は、その電気的特性が相補的にされる。are made complementary in their electrical properties.
従って、例えばワード線対Ｗ、、、Ｗ、、とスイッチＭ
Ｏ８ＦＥＴＱ８１とによってメモリセルＭｓ１゜からデ
ータを読み出す場合、データ線り、及び共通データ線Ｃ
Ｄは、次のようなレベルになる。Therefore, for example, word line pairs W, , W, and switches M
When reading data from memory cell Ms1° using O8FETQ81, data line and common data line C
D has the following levels.
すなわち、制御回路ＣＣ！から出力されているはｙ５ポ
ルトの電圧が、メモリセルＭ Ｓ 、、を介し。That is, the control circuit CC! The voltage of the y5 port is output from the memory cell M S , .
てデータ線り、に供給されることＫなる。今、メモリセ
ルＭ Ｓ 、、におけるＦＡＭＯ８）ランジスタＭ、が
高１．きい値電圧にされ、Ｍ、が低しきい値電圧にされ
ていれば、データ線りは、低オン抵抗のトランジスタＭ
！にょって、はＫＱボルトのロウレベルにされることに
なる。メモリセルＭ Ｓ 、。K is supplied to the data line. Now, FAMO8) transistor M in memory cell M S , , has a high level of 1. If M is set to a low threshold voltage, the data line is connected to a low on-resistance transistor M.
! Therefore, the KQ bolt will be set to the low level. Memory cell M S .
におけるＦＡＭＯ８）ランジスタＭ、とＭ！のしきい値
電圧関係が上記に対して逆であると、Ｍ。FAMO8) transistors M, and M! If the threshold voltage relationship of M is opposite to that above, then M.
が低オン抵抗を持ち１Ｍ、が高オン抵抗を持つ状態もし
くはオフ状態になるので、データ線り、はトランジスタ
Ｍ、によってハイレベルにされることになる。なお、デ
ータ線り、に結合された残りのメモリセルは、それぞれ
におけるＦＡＭＯ８）ランジスタがオフ状態に維持され
る。Since 1M has a low on-resistance and 1M has a high on-resistance or is in an off state, the data line is brought to a high level by the transistor M. Note that in the remaining memory cells coupled to the data lines, the FAMO8) transistors in each are maintained in the off state.
メモリセルＭＳ、、によって決定されたデータ線り、の
電位は、カラムスイッチ回路Ｃ８ＷにおけるＭＯ８ＦＥ
ＴＱ８１を介して共通データ線ＣＤに供給される。The potential of the data line determined by the memory cells MS, , MO8FE in the column switch circuit C8W
It is supplied to the common data line CD via TQ81.
この実施例に従うと、メモリセルにおける一対のＦＡＭ
ＯＳトランジスタが実質的に相補動作することによって
、データ線及び共通データ線に大きいレベル振幅のデー
タ信号を与えることができる。その結果、高速の読み出
し動作が可能となる。According to this embodiment, a pair of FAMs in a memory cell
By substantially complementary operation of the OS transistors, a data signal with a large level and amplitude can be provided to the data line and the common data line. As a result, high-speed read operations are possible.
読み出し信号レベルが大きいことによって各メモリセル
な構成するＦＡＭＯ８）ランジスタを小さいサイズにし
ても、充分な高速読み出しが可能となる。Since the read signal level is high, even if the size of the FAMO8) transistor constituting each memory cell is made small, sufficiently high-speed reading is possible.
第２図には、第１図のメモリアレイを構成する半導体集
積回路の部分平面が示され工いる。第３図には、第２図
のＡ−Ａ部分断面が示されており、第４図には第２図の
Ｂ−Ｂ部分断面が示され℃いる。FIG. 2 shows a partial plane of the semiconductor integrated circuit that constitutes the memory array of FIG. 1. 3 shows a partial cross section taken along the line AA in FIG. 2, and FIG. 4 shows a partial cross section taken along the line BB in FIG.
ｎ型単結晶シリコンからなるような半導体基板１０表面
には、選択酸化技術によって形成された厚いフィールド
酸化膜２及び薄いゲート酸化膜３が形成されており、ゲ
ート酸化膜３土には、ｎ型ポリシリコンからなるフロー
ティングゲート４が形成され又いる。フローティングゲ
ート４上には。A thick field oxide film 2 and a thin gate oxide film 3 formed by selective oxidation technology are formed on the surface of a semiconductor substrate 10 made of n-type single crystal silicon. A floating gate 4 made of polysilicon is also formed. Above floating gate 4.
絶縁膜５を介してｎ型ポリシリコンからなるコントロー
ルゲート６が形成されている。このコントロールゲート
６は、またワード線をも構成し、フィールド酸化膜２上
にも延長されている。A control gate 6 made of n-type polysilicon is formed with an insulating film 5 in between. This control gate 6 also constitutes a word line and extends onto the field oxide film 2 as well.
ＦＡＭＯ８）ランジスタＭ、のドレインは第２図のよう
に、共通のｎ型領斌ＲＬ 、から構成され。FAMO8) The drain of transistor M is composed of a common n-type region RL, as shown in FIG.
ＦＡＭＯ８）ランジスタＭ、のソースは共通のｎ型半導
体領域ＧＬ、から構成されている。ＦＡＭＯ８）ランジ
スタＭ、とＭ、の共通ｎ型領域にはコンタクト領域ＣＩ
が設けられている。絶縁膜７上に、蒸着アルミニウムか
らなる導体層り、が形成され、この導体層り、がコンタ
クト領域Ｃ，［おいて％ＦＡＭＯ８）ランジスタＭ１
とＭ、の共通のｎ型半導体領域にオーミック接触されて
いる。FAMO8) The sources of the transistors M are composed of a common n-type semiconductor region GL. FAMO8) A contact region CI is provided in the common n-type region of transistors M and M.
is provided. A conductor layer made of vapor-deposited aluminum is formed on the insulating film 7, and this conductor layer serves as the contact region C and the transistor M1.
and M are in ohmic contact with a common n-type semiconductor region.
ｎ型半導体領域ＲＬ、は、蒸着アルミニウムからなる導
体層ＲＬに接続され、ｎ型半導体領域ＧＬ、は、同様な
導体層Ｇｌ、ＩＣ接続されている。The n-type semiconductor region RL is connected to a conductor layer RL made of vapor-deposited aluminum, and the n-type semiconductor region GL is connected to a similar conductor layer GI.
なお、第２図におい℃、各ＦＡＭＯＳトランジスタのゲ
ート領域は、ハツチングによって示されている。In FIG. 2, the gate region of each FAMOS transistor is indicated by hatching.
この発明は、上記のよりなＦＡＭＯ８）ランジスタを使
用するいわゆるＥＰＲＯＭだけでなく、マスクＲＯＭ、
ＥＥもしくはＥＡＲＯＭ等にも適用できる。This invention applies not only to so-called EPROMs using the above-mentioned FAMO8 transistors, but also to mask ROMs,
It can also be applied to EE or EAROM.
第１図はこの発明の実施例の半導体記憶装置の回路図。
第２図は、半導体集積回路装置の部分平面図、第３図、
第４図はそれぞれ第２図のＡ−Ａ部分。
Ｂ−Ｂ部分断面図である。
第 ２ 図FIG. 1 is a circuit diagram of a semiconductor memory device according to an embodiment of the invention. FIG. 2 is a partial plan view of a semiconductor integrated circuit device, FIG.
Figure 4 shows the A-A section of Figure 2, respectively. It is a BB partial sectional view. Figure 2
Claims (1)
にされる一対の半導体記憶素子から構成され上記一対の
半導体記憶素子の相補的電気特性が記憶すべき情報に従
って決定される単位記憶回路を儂え、上記一対の半導体
記憶素子の共通接続点から記憶情報を読み出すようにし
てなることを特徴とする半導体記憶装置。 ２、上記一対の半導体記憶素子は、情報を電気的に書き
込むことが可能な半導体不揮発記憶素子から構成されて
いる特許請求の範囲第１項に記載の半導体記憶装置。 ３、上記一対の半導体記憶素子は、情報読み出しく 時に選択レベルの選択信号が供給される制御電極を持っ
ている特許請求の範囲第２項に記載の半導体記憶装置。 ４、上記一対の半導体記憶素子は、それぞれ制御電極を
持ち、情報の書き込み時において上記一対の半導体記憶
素子の制御電極に會き込むべき情報に対応された相補信
号が供給されかつ上記一対の半導体記憶素子の共通接続
点に書き込み電圧が供給されるようにされている特許請
求の範囲第２項に記載の半導体記憶装置。[Scope of Claims] 1. Consisting of a pair of semiconductor memory elements connected in series and having electrical characteristics complementary to each other, the complementary electric characteristics of the pair of semiconductor memory elements are determined according to information to be stored. What is claimed is: 1. A semiconductor memory device comprising: a unit memory circuit; and memory information is read from a common connection point between the pair of semiconductor memory elements. 2. The semiconductor memory device according to claim 1, wherein the pair of semiconductor memory elements are comprised of semiconductor nonvolatile memory elements in which information can be electrically written. 3. The semiconductor memory device according to claim 2, wherein the pair of semiconductor memory elements has a control electrode to which a selection signal of a selection level is supplied when reading information. 4. The pair of semiconductor memory elements each have a control electrode, and a complementary signal corresponding to the information to be written to the control electrode of the pair of semiconductor memory elements is supplied to the control electrode of the pair of semiconductor memory elements when writing information. 3. The semiconductor memory device according to claim 2, wherein a write voltage is supplied to a common connection point of the memory elements.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113890A JPS595660A (en) | 1982-07-02 | 1982-07-02 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113890A JPS595660A (en) | 1982-07-02 | 1982-07-02 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595660A true JPS595660A (en) | 1984-01-12 |
Family
ID=14623696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113890A Pending JPS595660A (en) | 1982-07-02 | 1982-07-02 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595660A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115777A (en) * | 1985-08-02 | 1987-05-27 | ウエハスケ−ル インテグレ−シヨン，インコ−ポレイテツド | Self-aligning type devided gate ep-rom |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5481038A (en) * | 1977-11-21 | 1979-06-28 | Hewlett Packard Yokogawa | Semiconductor memory cell |
-
1982
- 1982-07-02 JP JP57113890A patent/JPS595660A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5481038A (en) * | 1977-11-21 | 1979-06-28 | Hewlett Packard Yokogawa | Semiconductor memory cell |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115777A (en) * | 1985-08-02 | 1987-05-27 | ウエハスケ−ル インテグレ−シヨン，インコ−ポレイテツド | Self-aligning type devided gate ep-rom |
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