JPS5956295A - Dynamic memory cell - Google Patents
Dynamic memory cellInfo
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- JPS5956295A JPS5956295A JP57167818A JP16781882A JPS5956295A JP S5956295 A JPS5956295 A JP S5956295A JP 57167818 A JP57167818 A JP 57167818A JP 16781882 A JP16781882 A JP 16781882A JP S5956295 A JPS5956295 A JP S5956295A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、ダイナミックメモリセル、特に、異なる導電
型を有する一対の電界効果トランジスタを用いたダイナ
ミックメモリセルに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a dynamic memory cell, and more particularly to a dynamic memory cell using a pair of field effect transistors having different conductivity types.
従来の夕”イナミ、クメモリセルは、ソースとワード線
に接続されたゲートとビット線に接続されたドレインと
を有する一；界効果トランジスタと、両電極のそれぞれ
が前記ソースと一定霜、位源とに接続されたセル８Ｍと
を含んで構成される。A conventional memory cell is a field effect transistor having a gate connected to a source and a word line, and a drain connected to a bit line; The cell 8M is connected to the cell 8M.
次に、従来のダイナミックメモリセルについて、図面を
参照して詳細に説明する。Next, a conventional dynamic memory cell will be described in detail with reference to the drawings.
第１図は従来の一例を示す回路図である。FIG. 1 is a circuit diagram showing a conventional example.
第ｉｌｌに示すダイナミックメモリセルは電界効果トラ
ンジスタとして１個のＮチャネルのＭＯ８トランジスタ
′ｖＳを選択ゲートとして使用した１トランジスタ型の
ダイナミックメモリセルである。The dynamic memory cell shown in ill is a one-transistor type dynamic memory cell using one N-channel MO8 transistor 'vS as a field effect transistor as a selection gate.
このダイナミックメモリセルはＭＯＳ）ランジスタＴ８
とセル容量Ｃ８からなり、記憶された情報がＩＱＩであ
るか１１１であるかは、このセル答弁Ｃ８の節点ＳＫ蓄
えられる電荷幇と対応づけられる。This dynamic memory cell is a MOS) transistor T8
and cell capacitance C8, and whether the stored information is IQI or 111 is associated with the charge stored at the node SK of this cell answer C8.
セル♀ｆ釦Ｃ８の一力の電極は一定電位源に接続され一
定を位■Ｓに保持されている。The single-power electrode of the cell ♀f button C8 is connected to a constant potential source and held at a constant potential ♀S.
ＭＯＳ）ジンジスタ′ｖＳのゲートに接続されたワード
線ＷＬを逃択することで、ＭＯＳ）ランジスタＴＳをメ
ン状態としＭＯ８Ｉ−ランジスタＴ８のドレインに接続
されたビットｗＢＬ＊介しだ記」駅情報のセル答鋤、Ｃ
８への引込みや胱出しが行われる。By escaping the word line WL connected to the gate of the MOS transistor 'vS, the MOS transistor TS is set to the main state and the bit wBL* connected to the drain of the MO8I transistor T8 is inserted into the station information cell. answer plow, C
Retraction to 8 and bladder evacuation are performed.
このような従来のダイナミックメモリセルは節点Ｓに蓄
えられている情報すなわちｂ゛、荷がアルファ粒子線の
放射性粒子の入射によって失われるという不可避的な問
題を持っておシ、この現象はセル答λＩＣ８が小さくな
シそこに蓄える電荷知が少くなる／よと渚しくダイナミ
ックメモリの大容廿化が進むにつれてよシ重犬な問題と
なってきている。Such conventional dynamic memory cells have an unavoidable problem that the information stored at the node S, i.e., the charge b, is lost due to the incidence of radioactive particles of alpha particle beams, and this phenomenon is caused by the cell response. As the λIC8 becomes smaller, the amount of charge stored therein decreases.This problem is becoming more serious as the capacity of dynamic memories continues to increase.
すなわち、従来のダイナミックメモリセルは、アルファ
粒子の入射により記憶情べ・にが破壊されるという欠点
かあった。That is, the conventional dynamic memory cell had a drawback in that the memory information was destroyed by the incidence of alpha particles.
本発明の目的はアルファ粒子か入射しても記憶Ｔｉ１ｉ
ｌｌｉの破駅が防止できるダイナミックメモリセルを
提供することにある。The purpose of the present invention is to store Ti1i even if alpha particles are incident.
An object of the present invention is to provide a dynamic memory cell that can prevent the failure of lli.
すなわち、本発明の目的（ｌ−１，％アルファ粒子等の
放射性粒子かメモリセルに入射しても記憶情報が破壊さ
れず正常な斬、出しか行なえるダイナミックメモリセル
を提供することにある。That is, an object of the present invention is to provide a dynamic memory cell which can perform only normal cutting and output without destroying stored information even if radioactive particles such as 1-1% alpha particles are incident on the memory cell.
本発明のダイナミックメモリセルは、ゲートが第１のワ
ード凱に接続され ドレインがビット線に接続された第
１の導電型の第１の電界効果トランジスタと、ゲートが
第２のワード線に接続されドレインが弄準電位電源線に
接続された前記第１の導餉：型と異なる第２の導η１西
りの第２の電界効果トランジスタと、前記第１の電界効
果トランジスタのソースと前記第２の霜、竹効果トラン
ジスタのソースとの間に接続されたセル答釦とを含んで
構成される。The dynamic memory cell of the present invention includes a first field effect transistor of a first conductivity type, the gate of which is connected to a first word line, the drain of which is connected to a bit line, and the gate of which is connected to a second word line. a second field effect transistor whose drain is connected to the quasi-potential power supply line, and a second field effect transistor whose drain is connected to the quasi-potential power supply line; It consists of a cell answer button connected between the frost and the source of a bamboo effect transistor.
すなわち、本発明のダイナミックメモリセルは、セル容
量の両電極間に常に一定の市；向弁を記憶情報として蓄
えておき、一方のＳ極箱；位が変化してもセル容量−に
蓄えられた電荷框が／１は一定の捷ま維持し得るように
して、アルファ粒子等の入射による舵惰情報の破壊を防
ぐことに成功したものである。That is, in the dynamic memory cell of the present invention, a constant value is always stored as memory information between both electrodes of the cell capacitor, and even if the position of one S pole box changes, it is not stored in the cell capacitor. By making it possible for the charge frame to maintain a constant deflection of /1, it was possible to prevent the rudder information from being destroyed due to the incidence of alpha particles, etc.
以下、理解を助けるために典型的な実施例を用いて本発
明を詳述する。The present invention will now be described in detail using typical examples to aid understanding.
第２図は本発明の一実施例を示す回路図である。FIG. 2 is a circuit diagram showing one embodiment of the present invention.
ＢＬは情報の１込み、読出しを行なうためのピッ１．、
ＷＬＯ、ＷＬｌはメモリセルな選択するだめの１対のワ
ード線、ＴＯはＮチャネルＭＯＳトランジスタ、ＴＩは
ＰチャネルＭＯＳトランジスタ、Ｃ８は極性を持たない
ようなセル各賞、Ｃ０１Ｃ１は節点８０．８１に形成さ
れる寄生容量、Ｐ８はＰチャネルのＭＯＳ）ランジスタ
Ｔ１のソースに基準電位を供給するだめの基準箱８位電
源線を示す。ＶＮ、ＶＰはＭＯＳトランジスタＴＯ、Ｔ
ｌの基板電位である。以下、この基＆霜、位ＶＮ、ＶＰ
は該メモリセルを含む半導体装餉に使用しているノ１哉
低電位、最高箱１位がそれぞれに用いられ、基準電位電
源線Ｉ） Ｓ Ｋは基板電位ＶＰが供給されている場合
を例に説明する。BL is a pin 1 for loading and reading information. ,
WLO and WLl are a pair of word lines for selecting memory cells, TO is an N-channel MOS transistor, TI is a P-channel MOS transistor, C8 is a cell with no polarity, and C01C1 is at node 80.81. The parasitic capacitance that is formed, P8, is a P-channel MOS transistor. VN, VP are MOS transistors TO, T
is the substrate potential of l. Below, this base & frost, place VN, VP
are the lowest potentials and highest potentials used in the semiconductor device including the memory cell, respectively, and the reference potential power supply line I) SK is an example where the substrate potential VP is supplied. Explain.
第３１ｚ１は第２図に示す実施例におりるダイナミック
メモリセルの構造断面図で％第２図に対応する部分に６
、同じ記号を用いている。31z1 is a cross-sectional view of the structure of the dynamic memory cell according to the embodiment shown in FIG.
, using the same symbols.
第２図および第３図に示すダイナミックメモリセルはワ
ード＆１ＷＬＯを為電位にし、ワード線ＷＬＩを低電位
にすることで選択され、チット線ＢＬとの情報のやりと
シが可能になる。またワード梅ＷＬＱを低電位にし、ワ
ード線ＷＬＩを高電位にすれはＭＯＳ）ランジスタＴｏ
、ＴＩがオフ状態とな夛メモリセルは保持状態となる
。The dynamic memory cell shown in FIGS. 2 and 3 is selected by setting the word &1 WLO to a low potential and the word line WLI to a low potential, thereby allowing information to be exchanged with the chit line BL. Also, set word line WLQ to low potential and set word line WLI to high potential (MOS) transistor To
, TI is in the off state, and the memory cells are in the holding state.
以後、選択時にビットＩＩＩＩＢＬ２節点Ｓｏを高電位
とするような電位関係を−１−情報、逆にビット線ＢＬ
、節点ＳＯ？１１−低亀位とするような電位関係を＃Ｏ
Ｉ情報と呼ぶ。Thereafter, the potential relationship such that the bit line BL2 node So is set to a high potential at the time of selection is set to -1-information, and conversely, the bit line BL
, node SO? 11-Potential relationship that makes the position low is #O
It is called I information.
節点５Ｏ（ｎ拡散層）にアルファ粒子等が入射すれば、
そのため発生する電荷により、寄生各州ＣＯ，ＣＩが小
さいと、節点ＳＯの節点電位■０が基板電位Ｖ Ｎ Ｉ
／ＣＡｌｊ・しくなることはよく知られている。If an alpha particle etc. enters the node 5O (n diffusion layer),
Due to the charges generated, if the parasitic states CO and CI are small, the node potential ■0 of the node SO becomes the substrate potential V N I
It is well known that /CAlj・
ここで、通當、基＆電位ＶＮは低電位であるのでアルフ
ァ粒子等が節点ＳＯに入射すれは、節点電位ＶＯは低電
もＬになる。Here, since the base voltage VN is generally a low potential, when an alpha particle or the like is incident on the node SO, the node potential VO becomes L even at a low voltage.
従って、′０１情報の保持状態でアルファ粒子が節点Ｓ
Ｏに入射してもＩＱＩ情報の状態は変化し４い。また、
′１１外報の保持状態、ずなわち節点ＳＯが尚電位の状
幅でアルファ粒子等が節点ＳＯに入射すると、節点−、
位ＶＯは高電位から低１ｉ、位に低下する。このとき節
点８０に注入される電荷量ｑＶｌ 、Ａ７１ ’ＲＪ、
位をＶＤＤＣ＞ｏＶ）、低電位’ｔｏｖとｔ、た場合、
次の（１）式で示される。Therefore, in the state of holding '01 information, the alpha particle moves to the node S
The state of IQI information does not change even if it enters O. Also,
'11 When the external signal is held, that is, when an alpha particle or the like enters the node SO while the node SO is still at a potential, the node -,
The potential VO decreases from a high potential to a low potential 1i. At this time, the amount of charge qVl injected into the node 80, A71'RJ,
When the potential is VDDC>oV) and the low potential is 'tov and t,
It is expressed by the following equation (1).
ｑ：（−ｖＤＤ）・（ｃｏ＋０１６Ｃ８／（ｃ１＋ｃｓ
））・・・・・・（１）
まだ、ＷＩＪ点Ｓ１の節点電位■１′は、次の（２１式
で表わされる′電位となる。q: (-vDD)・(co+016C8/(c1+cs
))...(1) The node potential ■1' of the WIJ point S1 is still the potential expressed by the following equation (21).
Ｖｌ’ ＝（１−画情■） ＶＤＤ ・・・・・・
（２）まだ、比較の便宜上、節点Ｓ１の節点知０位Ｖｌ
’を高％５位ＶＤＤにしたとき（ｈシ出１時にはセ９な
る）の加点ＳＯの鴇、位■０′を求めると、次の（３）
式のようになる。Vl' = (1-Picture■) VDD...
(2) For convenience of comparison, node knowledge 0th rank Vl of node S1
When ' is set to high% 5th place VDD (when h side comes out at 1, it becomes se9), and when calculating the additional point SO, place ■0', the following (3) is obtained.
It becomes like the expression.
ＶＯ’：ＶＩ）Ｄ、Ｃ８”／（ＣＯ＋Ｃ３）−（ＣＩ＋
Ｃ８）・・・・・・（３）
従って、アルファ粒子の入射によシ減少した信号量、へ
は節点ＳＯのところで、次の（４）式のようになる。VO':VI)D, C8"/(CO+C3)-(CI+
C8) (3) Therefore, the signal amount decreased by the incidence of alpha particles at the node SO is expressed as the following equation (4).
Ｓ、＝ １− Ｃ８”／（ＣＯ＋Ｃ８）・（Ｃ１＋Ｃ８
）・・・（４）ここで、たとえば
Ｃ０＝Ｃ１＝Ｃ８／１０
とずれは、こｉＬｔよ約１７４チとな９５１節点５Ｏ２
Ｓ１に蓄えられている全体の１１号量ｓｇ、に比べれば
小さく約８２．６％の（ＦＪ号前が残ることになる。S, = 1-C8”/(CO+C8)・(C1+C8
)...(4) Here, for example, C0=C1=C8/10 and the deviation is about 174 inches from this iLt, which is 951 nodes 5O2
Compared to the total No. 11 amount sg stored in S1, it is small and about 82.6% (before FJ remains).
従って、１１１輌報社破壊されないで保持されることが
わかる。Therefore, it can be seen that 111 Hohosha is preserved without being destroyed.
一方、節点Ｓ１の顕）点電位Ｖｌ’は通常基板電位ＶＰ
と同じ高知１位であるから、アルファ粒子等がこの部分
に入射しても保持情報は破壊されない。On the other hand, the actual point potential Vl' of the node S1 is the normal substrate potential VP
Since it is the same as Kochi No. 1, even if alpha particles etc. are incident on this part, the retained information will not be destroyed.
しかし、１１″情報を保持している状態で角１点ＳＯに
アルファ粒子等が入射して節点Ｓ１の節点４Ｊ１位がＶ
１ ／となった場合に、さらにアルファ粒子等が節点
Ｓ１に入射する場合もあシうる。この場合には節点Ｓ１
の節点電位がＶｌ’からＶＤＤに変化するものの、上記
の場合と同様に節点ＳＯの１１１１位も谷量・カップリ
ングで高くなるため保持情報は破壊されない。However, while holding the 11'' information, an alpha particle etc. enters one corner point SO, and the node 4J1 position of the node S1 becomes V
1/, it is possible that alpha particles and the like may further enter the node S1. In this case, node S1
Although the node potential changes from Vl' to VDD, the held information is not destroyed because the 1111th position of the node SO also becomes high due to the valley amount and coupling, as in the above case.
本発明のダイナミックメモリセルは、単一の電界効果ト
ランジスタの代９に異なる４霜、型を有する一対の電界
効果トランジスタを用いることによシ、セル容量の両電
極をフローティング状態に保持できるため、一方の電極
の電位がアルファ粒子の入射によシ変動してもセル容−
ｈ１に蓄えられた電荷が失われないようにできるので、
記憶破壊が防止できるという効果がある。Since the dynamic memory cell of the present invention uses a pair of field effect transistors having four different types than a single field effect transistor, both electrodes of the cell capacitance can be maintained in a floating state. Even if the potential of one electrode changes due to the incidence of alpha particles, the cell capacity
Since the charge stored in h1 can be prevented from being lost,
It has the effect of preventing memory destruction.
すなわち、本発明のダイナミックメモリセルは異なる導
電型の一対の電界効果トランジスタを選択ケートとして
用い、セルＲ：ｍｉ：の画知、極に信号電荷を蓄えるこ
とでメモリセルの記憶情報か１つ以上のアルファ粒子等
の入射があっても破壊されることを防ぐことかできると
いう効果がある。That is, the dynamic memory cell of the present invention uses a pair of field effect transistors of different conductivity types as selection gates, and stores signal charges in the polarities of the cell R:mi: to select one or more pieces of information stored in the memory cell. This has the effect of preventing destruction even if alpha particles, etc., are incident thereon.
第１図は従来の一例を示す回路図、第２図は本発明の一
爽施０１゜Ｉを示す回路図、第３図は第２図に不す実施
例におりる榴造断面図である。
ＷＬ 、ＷＬＯ、ＷＬＩ・・・・・・ワード線、ＢＬ・
・・・・・ビット線、’ｒｓ、’ｒｏ・・・・・・ＭＯ
Ｓ）ランジスタ、Ｔ１・・・・・・ＭＯＳトランジスタ
、Ｃ８・・・・・・セル容量、ＣＯ，ＣＩ・・・・・・
寄生各音、ＰＳ・・・・・・基葦電位箱、原線、Fig. 1 is a circuit diagram showing a conventional example, Fig. 2 is a circuit diagram showing a refreshing application 01゜I of the present invention, and Fig. 3 is a cross-sectional view of the structure of an embodiment other than that shown in Fig. 2. be. WL, WLO, WLI...Word line, BL・
...Bit line, 'rs,'ro...MO
S) Transistor, T1...MOS transistor, C8...Cell capacitance, CO, CI...
Parasitic sounds, PS... Basic potential box, original wire,
Claims (1)
に接続された第１の導電型の第１の電界効果トランジス
タと、ゲートが第２のワード線に接続されドレインが基
準電位電源線に接続された前記第１の導電型と異なる第
２の２４電型の第２の電界効果トランジスタと、ｉｌ」
配給１の電界効果トランジスタのソースと前記第２の電
界効果トランジスタのソースとの間に接続されたセル容
量とを含むことを特徴とするダイナミックメモリセル。a first field effect transistor of a first conductivity type having a gate connected to a first word line and a drain connected to a bit line; a first field effect transistor having a gate connected to a second word line and a drain connected to a reference potential power supply line; a second field effect transistor of a second conductivity type different from the first conductivity type, and
A dynamic memory cell comprising a cell capacitor connected between the source of the first field effect transistor and the second field effect transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167818A JPS5956295A (en) | 1982-09-27 | 1982-09-27 | Dynamic memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167818A JPS5956295A (en) | 1982-09-27 | 1982-09-27 | Dynamic memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956295A true JPS5956295A (en) | 1984-03-31 |
| JPH0410153B2 JPH0410153B2 (en) | 1992-02-24 |
Family
ID=15856661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57167818A Granted JPS5956295A (en) | 1982-09-27 | 1982-09-27 | Dynamic memory cell |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956295A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512576A (en) * | 1978-07-12 | 1980-01-29 | Nec Corp | Integrated memory cell |
-
1982
- 1982-09-27 JP JP57167818A patent/JPS5956295A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512576A (en) * | 1978-07-12 | 1980-01-29 | Nec Corp | Integrated memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410153B2 (en) | 1992-02-24 |
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