JPS5955624A - High-speed logical circuit - Google Patents
High-speed logical circuitInfo
- Publication number
- JPS5955624A JPS5955624A JP16482582A JP16482582A JPS5955624A JP S5955624 A JPS5955624 A JP S5955624A JP 16482582 A JP16482582 A JP 16482582A JP 16482582 A JP16482582 A JP 16482582A JP S5955624 A JPS5955624 A JP S5955624A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- feedback
- gain
- transistor
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディジタル論理回路に関し、特に、コンピュ
ータ等の超高速の演算能力が必要とされる分野において
、それを実現する超高速のスイッチング速度を得るため
の論理回路に関する。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to digital logic circuits, and particularly in fields such as computers that require ultra-high-speed arithmetic capabilities, the present invention relates to digital logic circuits, particularly in fields such as computers that require ultra-high-speed arithmetic capabilities. Regarding logic circuits for obtaining.
従来よシ、超高速回路としてはバイポーラの非飽和型論
理回路が使用されておシ、たとえばＥＣＬ（Ｅｍｉ ｔ
ｔｅｒ （：：ｏｕｐｌｅｄ Ｉ、ｏｇｉｃ ）やＮ
ＴＬ（ＮＯｎ−’ｌ’ｈｒｅｓｈｏｌｄ ］［、ｏｇｉ
ｃ ）が公知である。ＥＣＬは入力信号を参照電位と比
較することによって論理レベルを決めるいわゆる閾値論
理回路であるのに対し、ＮＴＬは入力信号と出力信号が
線形関係にあシ明確な閾値を持たない非閾値論理回路で
ある。Traditionally, bipolar non-saturated logic circuits have been used as ultra-high-speed circuits, such as ECL (Emit
ter (::upled I, otic) and N
TL(NOn-'l'threshold ][, ogi
c) is known. ECL is a so-called threshold logic circuit that determines the logic level by comparing the input signal with a reference potential, whereas NTL is a non-threshold logic circuit that has a linear relationship between the input signal and output signal and does not have a clear threshold. be.
ＥＣＬはＮＴＬに比較し、速度の点でやや劣るが、信号
パルスの立上り、立下シ特性が秀れ、また、雑音余裕が
大きくて使いやすいため、古くから大型コンピュータな
どの分野で使用されてきた。一方、ＮＴＬｉｔＥＣＬと
比較すれば、スイッチング速度の他は上記のようにＥＣ
Ｌよシ劣シ使いにくいため、実用化された例はほとんど
ないが、依然超高速回路としての可能性を秘めている。Although ECL is slightly inferior to NTL in terms of speed, it has been used for a long time in fields such as large computers because it has excellent signal pulse rise and fall characteristics, has a large noise margin, and is easy to use. Ta. On the other hand, compared to NTLitECL, other than the switching speed, the EC is
Since it is inferior to L and difficult to use, there are very few examples of it being put into practical use, but it still has potential as an ultra-high-speed circuit.
第１図は、代表的なＮＴＬ回路を示したものであり、部
分回路９でＮＯ几論理をとり、部分回路１０で負荷をド
ライブする。回路９だけでＮＴＬ回路と呼ぶことも多い
。この回路は、入力Ｖ Ｉ Ｎ １〜ＶＩＮ３のいずれ
かが論理低レベルよシ論理高レベルへ遷Ｓｔ−るとき、
トランジスタ１〜３の共通コレクタは高レベルから低レ
ベルへ電位が線形的に遷移する。つまシ、入力から出力
への伝達特性はほぼ直線になり、その傾きは、いわゆる
利得でアリ、コレクタ側の抵抗４とエミッタ側の抵抗５
の比で表わされる。この比はＮＴＬ回路にとって重要な
パラメータであシ、一般に１．５〜２程度の値でめる。FIG. 1 shows a typical NTL circuit, in which a partial circuit 9 takes NO logic and a partial circuit 10 drives a load. Circuit 9 alone is often called an NTL circuit. In this circuit, when any of the inputs VIN1 to VIN3 transitions from a logic low level to a logic high level,
The potential of the common collectors of transistors 1 to 3 changes linearly from high level to low level. The transfer characteristic from the input to the output is almost a straight line, and the slope is the so-called gain, the resistance 4 on the collector side and the resistance 5 on the emitter side.
It is expressed as a ratio of This ratio is an important parameter for NTL circuits, and is generally set at a value of about 1.5 to 2.
スイッチング速度を上げる意味からは、この比を大きく
とって利得を上げる必要があるが、大きくと９すぎると
入力レベルに対する出力レベルの変動が大きくなって動
作余裕がなくなったシ、また、トランジスタ１〜３のい
ずれかの入力信号が低レベルから高レベルに遷移すると
きトランジスタが導通状態になるまでのいわば不感領域
が大きくなるので導通するまでの時間が長くなって得策
ではない。In order to increase the switching speed, it is necessary to increase the gain by increasing this ratio, but if it is too large, the fluctuation of the output level with respect to the input level will become large and there will be no operating margin. When any of the input signals of 3 changes from a low level to a high level, the so-called dead region until the transistor becomes conductive becomes large, so the time required for the transistor to become conductive increases, which is not a good idea.
要するに、スイッチング速度を上げる意味から利得を高
くすることと、動作余裕を確保する意味から利得を低く
することが要請される訳であるが、前者については交流
的な利得を上げればよいので、第１図に示すように静電
容量６をエミッタ抵抗５に並列に入れる方法が通常とら
れている。しかしながら、容量６を用いて交流的な利得
を上げる方法は以下のような欠点がある。第１としては
、抵抗５と容量６によるインピーダンスは轟然周波数依
存性を持ち、低周波になるほどインピーダンスは上がシ
、シたがって交流利得は下がる。このことは次のような
ことを意味する。つま９、入力パルスの立上シ時間（’
ｒと記す）、立下シ時間（１，と記す）が大きくなると
、言いかえれば入力パルスの波形がなまってくると、回
路の交流利得が下がるため出力パルスのｔｒ＋’ｆも大
きくなる。したがって、なまった波形を立ち直らせる、
いわば「整形能力」は小さい。第２の欠点としては、容
量６を実現する方法であるが、小さい面積で大きな容量
を得るのは容易ではない。容量６の大きさは通常１ｐＦ
以上必要であるが、これをトランジスタの接合容量でつ
くるとすれば、たとえば通常のトランジスタ１０〜２０
個分の面積が必要になシ、回路の面積を小さくして集積
度を上げる点でネックになる。In short, it is necessary to increase the gain in order to increase the switching speed, and to decrease the gain in order to secure operating margin.For the former, it is sufficient to increase the AC gain, so the following As shown in FIG. 1, a method is usually used in which a capacitor 6 is connected in parallel to an emitter resistor 5. However, the method of increasing the AC gain using the capacitor 6 has the following drawbacks. First, the impedance due to the resistor 5 and capacitor 6 has strong frequency dependence, and the lower the frequency, the higher the impedance, and therefore the lower the AC gain. This means the following: Tip 9: Rise time of input pulse ('
As the fall time (denoted as 1) increases, or in other words, as the waveform of the input pulse becomes dull, the AC gain of the circuit decreases, and the output pulse tr+'f also increases. Therefore, it can restore the distorted waveform,
So to speak, his "plastic surgery ability" is small. The second drawback is the method of achieving the capacitance 6, but it is not easy to obtain a large capacitance in a small area. The size of capacitor 6 is usually 1pF
The above is necessary, but if this is made with the junction capacitance of a transistor, for example, a normal transistor 10 to 20
The area required for each individual circuit is a bottleneck in reducing the area of the circuit and increasing the degree of integration.
従来のＮＴＬ回路の欠点としては、上記の静電容量を用
いて交流利得を上げる方法の欠点の他に、直流的には、
入力と出力の直線的な伝達特性のために回路動作マージ
ンが小さく、高速化のための低振幅化もむずかしいこと
である。In addition to the disadvantages of the method of increasing AC gain using capacitance mentioned above, the disadvantages of conventional NTL circuits include:
Due to the linear transfer characteristic between input and output, the circuit operating margin is small, and it is difficult to reduce the amplitude to increase speed.
本発明の目的は、上記のような従来の欠点を解消するた
め、静電容量を用いないで交流利得を上げ、かつ動作余
裕が大きく低振幅化が可能な高速論理回路を提供するこ
とにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a high-speed logic circuit that can increase AC gain without using capacitance, has a large operating margin, and can reduce amplitude in order to eliminate the above-mentioned conventional drawbacks. .
上記目的を達成するため、本発明による高速論理回路で
は、出力をフィードバックして出力信号レベルが決まる
ように構成し、かつフィードバック回路の遅れを利用し
てフィードバックがかかるまでの間は利得が大きくなシ
、実質的に交流利得を上げられることを特徴とする。In order to achieve the above object, the high speed logic circuit according to the present invention is configured so that the output signal level is determined by feeding back the output, and the gain is increased by using the delay of the feedback circuit until the feedback is applied. The feature is that the AC gain can be substantially increased.
第２図は、本発明の実施例を示す帰還型高速論理回路の
概略図でるる。一般的に論理回路は、論理をとシ論理レ
ベルを決定する論理部１１と、負荷回路、配線容量を駆
動するためのドライバ１２よ多構成される。但し、ドラ
イバがない場合もある。第１図の従来回路に対応させて
言えば、第１図の９が論理部で、ｌＯがドライバである
。本発明では、論理部とドライバに加えて、帰還回路１
３を設ける。この帰還回路の付加によって得られる効果
は次のとおりである。まず第１に、出力信号をフィード
バックするので、信号レベルの変動を極力小さくするこ
とが可能でアシ、低振幅化に適している。第２に、帰還
回路がない場合の利得を大きくしておけば、帰還がかか
るまでの時間はその大きな利得でもって回路はオーバー
ドライブされ、その後帰還がかかつて利得が下がシ、所
定の信号レベルに落ちつく。FIG. 2 is a schematic diagram of a feedback type high speed logic circuit showing an embodiment of the present invention. In general, a logic circuit includes a logic section 11 that determines a logic level, a load circuit, and a driver 12 that drives a wiring capacitor. However, there may be cases where there is no driver. Corresponding to the conventional circuit shown in FIG. 1, numeral 9 in FIG. 1 is a logic section, and lO is a driver. In the present invention, in addition to the logic section and the driver, the feedback circuit 1
3 will be provided. The effects obtained by adding this feedback circuit are as follows. First of all, since the output signal is fed back, fluctuations in the signal level can be minimized, making it suitable for lowering the amplitude. Second, if the gain without the feedback circuit is made large, the circuit will be overdriven by the large gain until the feedback takes place, and then the gain will drop as the feedback gets longer and the given signal will be lowered. settle down to the level.
本発明の実施例回路を第３図に示す。図において、１４
，１５．１６はそれぞれ第２図の論理部１１、ドライバ
１２．帰還回路１３に相当する。An embodiment circuit of the present invention is shown in FIG. In the figure, 14
, 15 and 16 are the logic unit 11 and driver 12 . . . in FIG. 2, respectively. This corresponds to the feedback circuit 13.
論理部１４は、第１図の従来回路の９と基本的には同じ
でアシ、たとえば３人力の場合入力信号ＶＩＮＩ〜ＶＩ
Ｎ３ のいずれかひとつ以上の信号が論理低レベルか
ら論理高レベルへ遷移するとき、トランジスタ１７〜１
９のいずれかひとつ以上が導通し、抵抗２５に電流が流
れてトランジスタ１７〜１９の共通コレクタの電位が高
レベルから低レベルに下がる。伝達特性は、コレクタ抵
抗２５とエミッタ抵抗２６の比で決まる傾きを持った直
線に近い特性となる。上述したように第１図の従来回路
の場合は、この比は１．５〜２に設定し、交流利得を上
げるために静電容量６をエミッタ抵抗５に並列に入れて
いたが、本実施例では容量は不要である。その代わシ抵
抗２５．２６の比を大きくとって利得を上げ、帰還が働
くまでの時間、回路をオーバードライブさせる。帰還回
路１６はトランジスタ２０と抵抗２７で構成され、出力
信号はトランジスタ２０のベースへフィードバックし、
コレクタをトランジスタ１７〜１９の共通コレクタに接
続する。入力信号が高レベルのとき、出力ｖＮｏＩＬは
低レベルだから、トランジスタ２０は非導通で、トラン
ジスタ１７〜１９のいずれかひとつ以上が導通している
。入力信号が低レベルのときは逆になる。導通状態での
電流は、トランジスタ１７〜１９の方がトランジスタ２
０よシ大きくなるよう抵抗２６．２７を設定する。した
がつて、出力信号の高レベルはトランジスタ２０に流れ
る電流が抵抗２５に電圧降下を生ぜしめて決まシ、低レ
ベルはトランジスタ１７〜１９に流れる電流が同じく抵
抗２５に電圧降下を生せしめて決まシ、論理振幅はトラ
ンジスタの電流のちがいによる電圧降下の差になる。ス
イッチング特性については後で詳述する。ドライバ１５
は、能動プルダウン回路付きのエミッタフォロワである
。出力が高レベルになるときは、トランジスタ２１〜２
３は非導通にな、Ｄ）ランジスタ２４によって負荷容量
を充電する。逆に出力が低レベルになるときは、トラン
ジスタ２１〜２３のいずれかひとつ以上が入力信号によ
って導通状態にな多負荷容量を放電させる。The logic section 14 is basically the same as 9 in the conventional circuit shown in FIG.
When any one or more signals of N3 transition from a logic low level to a logic high level, transistors 17 to 1
When one or more of the transistors 9 becomes conductive, a current flows through the resistor 25, and the potential of the common collector of the transistors 17 to 19 decreases from a high level to a low level. The transfer characteristic is close to a straight line with a slope determined by the ratio of the collector resistance 25 and the emitter resistance 26. As mentioned above, in the conventional circuit shown in Fig. 1, this ratio was set to 1.5 to 2, and the capacitor 6 was placed in parallel with the emitter resistor 5 to increase the AC gain. In the example, no capacitance is required. Instead, the ratio of the resistors 25.26 to 25.26 is increased to increase the gain, and the circuit is overdriven until the feedback is activated. The feedback circuit 16 is composed of a transistor 20 and a resistor 27, and the output signal is fed back to the base of the transistor 20.
Its collector is connected to the common collector of transistors 17-19. When the input signal is at a high level, the output vNoIL is at a low level, so transistor 20 is non-conductive and one or more of transistors 17-19 are conductive. The opposite is true when the input signal is low level. The current in the conductive state is higher in transistors 17 to 19 than in transistor 2.
Set resistances 26 and 27 so that they are larger than 0. Therefore, the high level of the output signal is determined by the current flowing through the transistor 20 causing a voltage drop across the resistor 25, and the low level is determined by the current flowing through the transistors 17 to 19 also causing a voltage drop across the resistor 25. , the logic amplitude is the difference in voltage drop due to the difference in transistor current. The switching characteristics will be explained in detail later. Driver 15
is an emitter follower with an active pulldown circuit. When the output becomes high level, transistors 21 to 2
3 becomes non-conductive and D) charges the load capacitance by the transistor 24. Conversely, when the output becomes a low level, one or more of the transistors 21 to 23 becomes conductive due to the input signal, discharging the multi-load capacitance.
次に、本発明の最も大きな特徴である、回路のオーバー
ドライブを中心にして、本発明の実施例のスイッチング
特性について詳しく述べる。第４図は、トランジスタ１
７〜２０の共通コレクタの電位の時間的変化を示したも
のである。トランジスタ１７〜１９に流れる電流をトラ
ンジスタ２０（９）
の電流の２倍に選んだとき、共通コレクタの電位は第４
図に示すように高レベルが低レベルと正側電源ＶＣＣ２
のちょうど真ん中に来るようになる。Next, the switching characteristics of the embodiments of the present invention will be described in detail, focusing on circuit overdrive, which is the most significant feature of the present invention. Figure 4 shows transistor 1
7 to 20 show temporal changes in the potential of the common collectors. When the current flowing through transistors 17 to 19 is selected to be twice the current of transistor 20 (9), the potential of the common collector is
As shown in the figure, high level is low level and positive side power supply VCC2
It will come to be exactly in the middle.
入力信号が立下るとき共通コレクタの電位は立上る。こ
のとき、フィードバック用のトランジスタ２０がない場
合は、曲＠３３のように抵抗２５と寄生容量の積で表わ
される時定数で立上シ、また、本発明の回路のように帰
還を利用したオーバードライブをかけないで普通に低レ
ベルから高レベルへ遷移させる場合は、曲線３３に比較
して時定数、振幅とも１／２の曲線３１によって立上る
ように設計される。しかしながら、本実施例の回路によ
ると、第３図の帰還回路１６のトランジスタ２０が導通
し始めるまでは、第４図の曲線３３にそって立上るが、
この立上シがフィードバックされてトランジスタ２０が
導通し始めると、トランジスタ２０が抵抗２５に電流を
流して立下る特性、つまシ曲線３５が重畳される形にな
るから、結局実線３０のように立上る。立下シの場合も
全く同様である。When the input signal falls, the potential of the common collector rises. At this time, if there is no transistor 20 for feedback, it is possible to start up with a time constant expressed by the product of the resistor 25 and parasitic capacitance as in song @33, or to override using feedback as in the circuit of the present invention. When normally transitioning from a low level to a high level without applying a drive, the curve 31 is designed to rise with a time constant and half the amplitude compared to the curve 33. However, according to the circuit of this embodiment, until the transistor 20 of the feedback circuit 16 in FIG. 3 starts to conduct, the voltage rises along the curve 33 in FIG. 4;
When this rising edge is fed back and the transistor 20 begins to conduct, the transistor 20 causes a current to flow through the resistor 25 and falls, resulting in a shape in which a curve 35 is superimposed. climb. The same is true for the falling edge.
（ｌＯ）
したがって、本発明の実施例では、帰還回路をつけるこ
とによって、つけない場合に比較し、曲線３１が３０の
ように改善される結果、遅延時間および立上シ、立下シ
時間が著しく低減される。(lO) Therefore, in the embodiment of the present invention, by adding the feedback circuit, the curve 31 is improved to 30 as compared to the case without the feedback circuit, and as a result, the delay time, rise time, and fall time are significantly reduced.
また、従来の静電容量を用いて交流利得を上げる方法と
比較すれば以下の利点を有する。まず第１に、容量素子
は従来の通常の製造プロセスを用いて作るとすればかな
シの面積、つまシトランラスタ１０〜２０個分の面積が
必要であシ集積度を上げる点でネックになるのに対し、
本発明によれば帰還回路１６、つま、Ｈ−ランジスタと
抵抗がそれぞれ１個ずつ増えるにすぎずゲート面積が小
さくできる。第２に、容量を用いたスピードアップ効果
は入力波形の立上シ、立下シ特性に依存し、なまった波
形に対しては利得が落ちてなまシを修復する、いわば「
整形能力」が小さいのに対し、本発明では、帰還がかか
るまでの高い利得は入力波形のなまシによってはほとん
ど劣化しないので、出力パルスの特性は第４図の３０か
ら大きく変化することはなく、鋭い立上シ立下シ特性を
持った（１１）
出力パルスが得られる。また、帰還回路を用いているの
で出力レベルの変動をおさえることができる。従来のＮ
ＴＬ回路では入力が高レベルのときにそのレベルの変動
は電流を変化させるので出力の低レベルが大きく変動す
るのに対し、本発明では入力の高レベルの変動を小さく
することができる。つまシ、前段ゲートの出力の高レベ
ルは、第３図においてトランジスタ２０が導通して決ま
るが、これはフィードバックがかかつているので、電源
、プロセス変動に対してもレベルの変動は小さい。Furthermore, compared to the conventional method of increasing AC gain using capacitance, this method has the following advantages. First of all, if a capacitive element is made using a conventional manufacturing process, it will require an area of about 1,000 yen, or an area equivalent to 10 to 20 cylindrical rasters, which is a bottleneck in terms of increasing the degree of integration. For,
According to the present invention, the gate area can be reduced by increasing the feedback circuit 16, the H-transistor, and the resistor by one each. Second, the speed-up effect using capacitance depends on the rising and falling characteristics of the input waveform, and for distorted waveforms, the gain decreases and corrects the distortion, so to speak.
In contrast, in the present invention, the high gain until feedback is applied hardly deteriorates depending on the input waveform, so the characteristics of the output pulse will not change significantly from 30 in Fig. 4. (11) output pulses with sharp rise and fall characteristics can be obtained. Furthermore, since a feedback circuit is used, fluctuations in the output level can be suppressed. Conventional N
In a TL circuit, when the input is at a high level, fluctuations in the input level change the current, so the low level of the output fluctuates greatly, whereas in the present invention, fluctuations in the high level of the input can be reduced. The high level of the output of the block and front-stage gate is determined by the conduction of the transistor 20 in FIG. 3, but since feedback is applied to this, the level fluctuation is small even with power supply and process fluctuations.
更に詳しく具体的な数値を上げて説明する。第３図にお
いて、Ｖ ｉｅ ｚ ＝ ＯＶとすればＶＣＣ２＝ ２
． ＯＶ 、 Ｖｃｃｌ ＝ １゜５ｖの電源電圧で、
論理レベルは、高レベルがＩＶ、低レベルが０．６ Ｖ
（らいて設計が可能である。抵抗２５と２６の抵抗比
は３〜４という大きな値にし、上述のオーバードライブ
効果を出させる。抵抗２５と２７の比は１〜１．５くら
いにする。このような設計によシ、出力パルスの立上シ
立下シ特性をＮＴＬよシ改善しＥＣＬに（１２）
近いものにすることが可能であシ、さらに遅延時間で言
えば、同一の半導体テクノロジー、同一の電力で比較す
ると、ＥＣＬで０．３５ｎＳ／段のとき本発明の回路で
は０．１８０８／段であシ、約２倍のスピードを実現で
きる。This will be explained in more detail with specific numerical values. In Figure 3, if V ie z = OV, then VCC2 = 2
．． OV, Vccl = 1゜5v power supply voltage,
The logic level is IV for high level and 0.6 V for low level.
(The resistance ratio of the resistors 25 and 26 can be set to a large value of 3 to 4 to produce the above-mentioned overdrive effect.The ratio of the resistors 25 and 27 is set to about 1 to 1.5. With such a design, it is possible to improve the rise and fall characteristics of the output pulse compared to NTL and make it close to ECL (12), and furthermore, in terms of delay time, it is possible to improve the rise and fall characteristics of the output pulse compared to NTL. Comparing the same technology and power, when ECL is 0.35 nS/stage, the circuit of the present invention requires 0.1808/stage, which is about twice the speed.
第５図は本発明の他の実施例を示すもので１、第１の実
施例第３図と比較すれば、第３図の抵抗２５を分割して
抵抗２５１と２５２にしその接続点ニトランジスタ２０
のコレクタを接続している。FIG. 5 shows another embodiment of the present invention. 1. If compared with the first embodiment shown in FIG. 3, the resistor 25 in FIG. 20
collector is connected.
抵抗２５をどう分割するかは、出力の高レベルの設定、
フイルルドバック時間などを考慮して決定する。How to divide the resistor 25 depends on the output high level setting,
Decide by taking into account the field back time, etc.
第６図は本発明のさらに他の実施例を示すものであシ、
第１の実施例第３図と比較すれば、エミ 。FIG. 6 shows still another embodiment of the present invention,
Comparing with Figure 3 of the first embodiment, Emi.
ツタフォロワ回路の構成が異なシ、能動プルダウンでは
なく簡単に抵抗２８１でプルダウンし、電源ＶＡＴ
はＶｗ里 よりＯ，ａ Ｖ ＜らい高くして省電力化し
ている。The configuration of the vine follower circuit is different, it is simply pulled down with a resistor 281 instead of an active pull down, and the power supply VAT
is set to be O,a V<0.0000000000000000000000000000000000000000000000000000 000000000000 000000000000 0000000000 000 higher than Vwri to save power.
以上説明したように、本発明によれば、静電容（１３）
量を用いず交流利得を上げることによって出力パルスの
立上シ立下り特性がＥＣＬ回路に近く、シかも遅延時間
が半減され、かつ動作余裕が大きく低振幅化が可能な高
速論理回路を実現することができる。As explained above, according to the present invention, by increasing the AC gain without using the capacitance (13), the rise and fall characteristics of the output pulse are close to those of the ECL circuit, and the delay time is halved. Moreover, it is possible to realize a high-speed logic circuit that has a large operating margin and can achieve low amplitude.
第１図は、静電容量を用いた従来の非閾値型論理（ＮＴ
Ｌ）回路、第２図は本発明の実施例を示す帰還型高速論
理回路の概略図、第３図は本発明の実施例を示す帰還型
高速論理回路の詳細構成図、第４図は本発明の実施例の
動作を示すための図、第５，６図は本発明の他の実施例
を示す図である。
１．２，３．１７，１８．１９・・・入力用トランジス
タ、７．２４・・・エミッタフォロワ・トランジスタ、
２０・・・帰還用トランジスタ、１６・・・帰還回路、
。
３０・・・共通コレクタのパルス応答、６・・・静電容
量。
代理人 弁理士 薄田利幸
（１４）
キ帽ｎ−Ｍ桟−目Figure 1 shows the conventional non-threshold logic (NT
L) Circuit, FIG. 2 is a schematic diagram of a feedback-type high-speed logic circuit showing an embodiment of the present invention, FIG. 3 is a detailed configuration diagram of a feedback-type high-speed logic circuit showing an embodiment of the present invention, and FIG. 4 is a schematic diagram of a feedback-type high-speed logic circuit showing an embodiment of the present invention. Figures 5 and 6 are diagrams showing the operation of the embodiment of the invention, and are diagrams showing other embodiments of the invention. 1.2, 3.17, 18.19... Input transistor, 7.24... Emitter follower transistor,
20... Feedback transistor, 16... Feedback circuit,
. 30...Pulse response of common collector, 6...Capacitance. Agent Patent attorney Toshiyuki Usuda (14) Kihat n-M cross-eye
Claims (1)
それぞれのベースに入力信号を印加する１個以上のトラ
ンジスタよりなるトランジスタ群を有し、利得によシス
イツチング動作する論理回路において、該論理回路の出
力を帰還させて、該出力の信号レベルを決める設定手段
を有することを特徴とする高速論理回路。 ２、上記設定手段は、上記トランジスタ群のコレクタに
ベースを接続しエミッタよシ出力を取シ出すエミッタフ
ォロワトランジスタを有するドライバと、該ドライバの
出力を上記トランジスタ群のコレクタに帰還する帰還回
路とからなることを特徴とする特許請求の範囲第１項記
載の高速論理回路。 ３、上記帰還回路は、上記ドライバの出力をベースに印
加し、コレクタを上記トランジスタ群のコレクタに接続
したトランジスタと、このトランジスタエミッタに接続
された抵抗とから成ることを特徴とする特許請求の範囲
第２項記載の高速論理回路。 ４、上記ドライバは、上記エミッタフォロワトランジス
タのエミッタに接続された能動プルダウン回路を有する
ことを特徴とする特許請求の範囲第２項又は第３項に記
載の高速論理回路。[Claims] 1. An emitter and a collector are connected to each other,
A setting that determines the signal level of the output by feeding back the output of the logic circuit in a logic circuit that has a transistor group consisting of one or more transistors that apply an input signal to each base and performs a switching operation based on gain. A high-speed logic circuit comprising means. 2. The setting means includes a driver having an emitter follower transistor whose base is connected to the collector of the transistor group and takes out an output from the emitter, and a feedback circuit which feeds back the output of the driver to the collector of the transistor group. A high-speed logic circuit according to claim 1, characterized in that: 3. Claims characterized in that the feedback circuit comprises a transistor to which the output of the driver is applied to the base and whose collector is connected to the collector of the transistor group, and a resistor connected to the emitter of this transistor. The high-speed logic circuit according to item 2. 4. The high-speed logic circuit according to claim 2 or 3, wherein the driver has an active pull-down circuit connected to the emitter of the emitter follower transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16482582A JPS5955624A (en) | 1982-09-24 | 1982-09-24 | High-speed logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16482582A JPS5955624A (en) | 1982-09-24 | 1982-09-24 | High-speed logical circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5955624A true JPS5955624A (en) | 1984-03-30 |
Family
ID=15800629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16482582A Pending JPS5955624A (en) | 1982-09-24 | 1982-09-24 | High-speed logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955624A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9144853B2 (en) | 2008-11-14 | 2015-09-29 | Guehring Ohg | Multi-edged machining tool for post-machining of bores |
-
1982
- 1982-09-24 JP JP16482582A patent/JPS5955624A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9144853B2 (en) | 2008-11-14 | 2015-09-29 | Guehring Ohg | Multi-edged machining tool for post-machining of bores |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7279937B2 (en) | Programmable amplitude line driver | |
| US4926065A (en) | Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit | |
| JPH022712A (en) | Ttl compatible switching circuit having control lamp output | |
| JPH02179120A (en) | Load control emitter coupling logic transient driver | |
| US4577125A (en) | Output voltage driver with transient active pull-down | |
| US4835420A (en) | Method and apparatus for signal level conversion with clamped capacitive bootstrap | |
| US5089724A (en) | High-speed low-power ECL/NTL circuits with AC-coupled complementary push-pull output stage | |
| US4754171A (en) | High speed low power emitter coupled logic circuit | |
| US5550501A (en) | Current buffer circuit with enhanced response speed to input signal | |
| US5027013A (en) | Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit | |
| JP2737444B2 (en) | High-speed logic circuit | |
| EP0191165B1 (en) | Adjustable speed up circuit for ttl-type gates | |
| JPH0666678B2 (en) | ECL circuit | |
| JPH0161259B2 (en) | ||
| JPS5955624A (en) | High-speed logical circuit | |
| JP2547893B2 (en) | Logic circuit | |
| US4219744A (en) | DC-Coupled Schmitt trigger circuit with input impedance peaking for increasing switching speed | |
| US5003269A (en) | Unity gain amplifier with high slew rate and high bandwidth | |
| JPH0666679B2 (en) | ECL logic circuit | |
| JP2998334B2 (en) | ECL type semiconductor integrated circuit device | |
| JPH07193484A (en) | Source end transmission line driver | |
| JPH07326959A (en) | Semiconductor device | |
| JP2728506B2 (en) | Logic circuit | |
| KR920008047B1 (en) | Logic circuit | |
| JP2821612B2 (en) | Output circuit |