JPS5955073A - 半導体装置 - Google Patents

半導体装置

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JPS5955073A
JPS5955073A JP57166141A JP16614182A JPS5955073A JP S5955073 A JPS5955073 A JP S5955073A JP 57166141 A JP57166141 A JP 57166141A JP 16614182 A JP16614182 A JP 16614182A JP S5955073 A JPS5955073 A JP S5955073A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明はへテロ接合電界効果素子の構造、特にデプリー
ション形半導体装置の構造に関する。
伽）　技術の背景 情報処理装置等の能力の一層の向上のために、これに使
用される半導体装置の高速化、低消費電力化及び大容量
化が強く要求されている。
現在はもっばらシリコン（Ｓｌ）半導体装置が実用化さ
れているが、８１半導体装置の高速化はキャリアの移動
度などの８１の物性によシ制約されるために、キャリア
の移動度がＳｌより−ｉに大きいガリウム費砒素（Ｇａ
Ａｓ　）などの化合物半導体を用いて、高速化、低消費
電力化を実現する努力が重ねられている。
現在、化合物半導体を用いたトランジスタは電界効果ト
ランジスタ（以下、ＦＥＴと略称する）、特にシ盲ット
キーバリア形ＦＥＴ又は接合ゲート形ＦＥＴが主体をな
している。　　　　：更に、これらの従来構造の半導体
装置においては、キャリアは不純物が存在している空間
を移動するのに対して、不純物が添加される領域と、キ
ャリアが移動する領域とを空間的に分離して、特に低温
におけるキャリアの移動度を増大させた半（（１）　　
従来技術と問題点 従来知られているペテロ接合電界効ｉ素子の構造を第１
図（ａ）及び（ｂ）に示す断面図を参照し７て説明する
。
第１図（ａ、）に示す如く、半絶縁性ＧａＡｓ基板１上
にノンドープＧａＡｓ層２と１１型７Ｖ！ＧａＡｓＭＩ
ｔ３及びｎ型ＧａＡｓ　層４が順次形成されて、Ａｌ！
ＧａＡｓ層３はＧａＡ、ｓ＠２及び４とへテロエピタキ
シャル接合を形成している。また、５はゲート電極、６
はソース電極、７はドレイン電極である。
ｎ型ＡＩＬＧａＡｓ層３は電子供給層と呼ばれ、この層
３からノンドープＧ　ａ　Ａ　ｓ　Ｍ　２ヘヘテロ工ビ
タキシヤル接合を介して遷移される電子によって生成さ
れる電子蓄積層８の電子濃度を、グーｌ−電極５に印加
される電圧によって制御することによってソース電極６
とドレイン電極７との間のインピーダンス力ｆｔ１ｌｌ
　御すレ、エンハンスメント（Ｅｎｈａｎａ−ｅｍθｎ
ｔ　’）形のＦＥＴが構成される。
以上説明した構造のへテロ接合電界効果素子において、
ノンドープＧａＡｓ層２は厚さ例えば１〔μ鱒〕程度、
ｎ型ＡＪ！ＧａＡｓ層３は厚さ例えば４０Ｃｎｍ）程度
、ｎ型ＧａＡｓ層４は厚さ例えば３０（ｎｍ″Ｊ程度に
分子腺結晶成長法（以下、ＭＢＥ法と略称する）等によ
って形成され％　ｎ　Ｒ１！　ＡｌＧ　ａ　Ａ　ｓ層３
及びｎ型ＧａＡｓ層４の不純物はエビタギシャル成長の
際に導入されている。
このエンハンスメント形へテロ接合電界効果素子に対し
て、ディプリーション（Ｄｅｐｌｅｔｉｏｎ　）形素子
を形成するととは、例えば第１図（１））に示す如く、
前記電子蓄積層８の位置にドナー不純物を導入してｎ型
領域９を形成することによって可能である。しかしなが
ら、とのディプリーション形素子の動作はへテロ接合電
界効果素子よりむしろ絶縁ゲート型ＦＥＴに近いもので
あって、先に述べたヘテロ接合電界効果素子の特長が失
なわれている０ 更に従来構造のＧ　ａＡ　ｓ　Ｖ　＝１ットギーバリア
形Ｆ′Ｆ、Ｔにおいて行なわれている如く、ディブリー
シロン形素子を形成する全領域すなわちソース及びドレ
イン領域をも含めてイオン注入法によって不純物を導入
し、加熱処理をＭｉｔ、て注入された不純３− 物を活性化するならば下記の如き問題を生ずる。
すガわち、ｎ型Ａｌ！ＧａＡａ層３においては注入され
た不純物例えばシリコン（Ｓｉ）は加熱処理による活性
化が極めて困難であり、特にＧａＡｓ層２とｎｍ　ｋｆ
！、　Ｇ　ａ　Ａ　ｓ層３とによって形成されてｉるヘ
テロエビタギシャル接合界面の熱的損傷を避けるために
、加熱処理温度を７００〔℃〕程度に止めるならば、Ａ
ｔ！ＧａＡ、ｓ層３においてはＳｌは殆んど活性化され
ず、またＧａＡｓ層２及び４についても活性化率は６０
〔チ〕程度に止壕る。
更に注入されるＳｔとの衝突によって、各層の結晶横系
に損傷を生じて前記加熱処理によっても完全には回復せ
ず、また半導体層間のへテロ接合界面も破壊され易く加
熱処理によっては回復しない。
以」二述べた理由によってイオン注入法によって形成さ
れた前記構造を有するディブリーシロン形素子はチャネ
ル層の電子移動度が大きく低下し、かつ、ソース及びド
レイン領域の抵抗率も高くなる。情報処理値ｆ４等の要
求によりよく適合するた＝４− めには、こ相、らの問題点についでの改善が必要でおる
。
（ｄ）　　発明の目的 本発明はへテロ接合電界効果素子のディプＩＪ−ジョン
形素子について、チャネル層の電子移動度。
ソース及びドレイン領域の抵抗率等の特性、特にその再
現性が向上し、故障率が低減する構造を提供することを
目的とする。
（ｅ）　　発明の構成 本発明の前記目的は、第１の半導体層と、該第１の半導
体よりも電子親和力が小さく該第１の半導体層に接して
ヘテロ接合を構成するｎ型の第２の半導体層と、前記第
１の半導体層の該第１の半導体ＰＭと第２の半導体層と
の界面近傍に形成される電子蓄積層と、該電子蓄積層を
制御するゲート電極と、該電子蓄積層の前記ゲート電極
に対応する箇所に選択的に配設されたｎ型領域とを具備
してなる半導体装置によって達成される。
（ｆ）　　発明の英施例 以下、本発明を実施例により図面を参照して具体的に説
明する。
第２図（ａ）乃至（ｄ）は同−半導体基体上にエンハン
スメント形とディプリーション形とのへテロ接合電界効
果素子を形成した本発明の実施例の主要製造工程を示す
断面図である。
第２図（ａ）参照 半絶縁性ＧａＡｓ基板１１上に、ＭＢＥ法等によって形
成された厚さ約１〔μ謳〕程度のノンドープＧａＡｓ層
１２．厚さ約４０　（ｎｍ）程度、不純物濃度ｌＸｌ０
”（晶”）程度のｎ型ＡＡＧａＡｓ層１３．及び厚さ約
３０　Ｃｎｍ）程度のｎＷＧａＡｓ層１４を有する半導
体基体上に、まず例えば窒化アルミニウム（ＡＩＮ　）
等によシ厚さ５０（ｎｍ）程度の保護膜１５を形成する
。
次いでディプリーシ璽ン形ヘテロ接合電界効果素子のチ
ャネル制御領域形成のための不純物イオン注入を行なう
。ただし、本発明においては不純物の導入は、ゲート電
極長にマスク合わせの余裕を見越した領域に限定して行
なう。
また、薄いｎ型ＧａＡｓ層１４．ｎ型ＡｊＧａＡｓ層１
３、ノンドープＧａＡｓ層１２．特に層１３と層１２と
の間のへテロ接合界面を保護するために、イオン注入マ
スクはフォトレジスト（Ａｚ　１３５０Ｊ）膜１６．チ
タン（Ｔｉ）膜１７及び金（Ａｕ）膜１８よりなる積層
構造を用いている。
このマスクを介して例えば１７０（Ｋｅｙ）においてド
ーズ量２Ｘ　１０”　（ｃ＋ｌ−’）程度にシリコン（
Ｓｉ）をイオン注入する。１９はＳｔが注入された領域
を示す。
第２図（ｂ）参照 フォトレジスト膜１６を剥離除去することによｊ）、Ｔ
ｉ膜１７及びＡｕ膜１８も同時に除去する。
次いで例えば温度７００（℃）、時間２０分間程度の加
熱処理を行なうことによって注入されたＳｌを活性化す
ることにより、ノンドープＧａＡｓ層１２に不純物濃度
Ｉ　Ｘ　１０”　［：　ａｓ−”）程度のｎ型領域２０
が形成される。該ｎ型領域２０は後の工程で配設される
ゲート電極の直下に位置する如くその位置が設定される
。
第２図（Ｃ）参照 ７− 次いで素子分離領域２１を形成する。本実施例において
は素子分離領域２１の形成は、保護膜１５上に前回と同
様にフォトレジスト膜１６：　Ｔｔ膜１７′及びＡｕ膜
１８′よシなる積層構造のマスクを介して、酸素（０）
イオンを例えば１００　（ＫｅＶ）においてドーズ量１
ｘｌＯ’（ｅｌＩ−り程度に注入することによって行な
われている。このＯ＋イオン注入によって、ＧａＡａ層
１４層表４からノンドープＧａＡｓ層１２内に達する高
抵抗の素子分離領域２１が形成される。
第２図（ｄ）参照 前記Ｏイオン注入マスク及び保護膜１５を除去し、金・
ゲルマニウム（ＡｕＧｅ）／金（Ａｕ）層をソース電極
２２及び２３．ドレイン電極２４及び２５を配設する位
置に選択的に形成する。次いで温度４５０（’Ｃ３，時
間３分間程度の熱処理を施すことにより、Ｇｅが化合物
半導体基体内で合金化して、ソース領域２２′及び２３
′、ドレイン領域２４′及び２５′　が形成される。
次いでゲート電極２６及び２７を例えばチタン８− （Ｔｉ　）−白金（Ｐｔ）−金（Ａｕ）を用いてｎ型領
域２０に対応して配設する。
以上の経過によって、ソース電極２２．ドレイン電極２
４及びゲート電極２６を有するエンハンスメント形と、
ソース電極２３．ドレイン電極２５及びゲート電極２７
並びにチャネル層にｎ型領域２０を含むディプリーショ
ン形とを含み、高抵抗領域２１によって素子分離がなさ
れるヘテロ接合電界効果素子の集積回路素子が完成する
。なお、２８は電子蓄積層を示す。
以上説明したヘテロ接合電界効果素子の集積回路素子に
おいては、ブイプリーシラン形チャネル制御に必要なイ
オン注入法によ多形成されたｎ型領域２０はゲート電極
２７の直下近傍に限られて、不純物を含まず電子移動度
の高い電子蓄積層２８の破壊は必要最小限であシ、また
ソース領域２３′ドレイン領域２５′も先に説明した如
き結晶構造の損傷を受けるととなく低い抵抗性接続が得
られて、ディプリーション形へテロ接合電界効果素子も
エンハンスメント形へテロ接合電界素子とほぼ同等の動
作味ｊ丈と消費電力を実現する（−とができる。
（ｇ）　　発明の詳細 な説明した如く本発明によれは、品進Ｐ移動度の電子蓄
積層を最大限に利用し、かつエピタキシャル成長層及び
ヘデロ接合界面に対する損傷を避は難いイオン注入領域
が局限されることによって、ソース電極及びドレイン電
極と電子蓄積層との間の接続が改−善されて、ブイプリ
ーシラン形へテロ接合電界効果素子、特にこれを含む集
積回路装置に関して、動作時間の短縮、消費電力の低減
等が推進される。
【図面の簡単な説明】
第１図（ａ）及び（ｂ）はへテロ接合電界効果素子の従
来例を示す断面図、第２図（ａ）乃至（ｄ）は本発明の
実施例の主要製造工程を示す断面図である。 図において、１１は半絶縁性ＧａＡｓ基板、１２はノン
ドープＧａＡｓ層、１３は１１型Ａｇ　Ｇ　ａ　Ａ　ｓ
層、１４はｎ型ＧａＡｓ層、２０ばｎ型領域、２１は素
子分離領域、２２及び２３はソース電極、２４及２５は
ドレイン電極、２６及び２７はゲート′覗極、２８は電
子蓄積層を示す。 １１− 第１　図 第２図 ＝１２−

Claims (1)

    【特許請求の範囲】
  1. 第１０牛導体層と、該第１の半導体よりも電子親和力が
    小さく、該第１の半導体層に接してペテロ接合を構成す
    るガ型の第２の半導体層と、前記第１の半導体層の該第
    １の半導体層と第２の半導体層との界面近傍に形成され
    る電子蓄積層と、該電子蓄積層を制御するゲート電極と
    、該電子蓄積層の前記ゲート電極に対応する箇所に選択
    的に配設されたｎ型領域とを具備してなることを特徴と
    する半導体装置。
JP57166141A 1982-09-24 1982-09-24 半導体装置 Granted JPS5955073A (ja)

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DE8383305659T DE3368816D1 (en) 1982-09-24 1983-09-23 Heterojunction semiconductor device
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