JPS5949023A - Synchronizing signal circuit - Google Patents
Synchronizing signal circuitInfo
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- JPS5949023A JPS5949023A JP57159802A JP15980282A JPS5949023A JP S5949023 A JPS5949023 A JP S5949023A JP 57159802 A JP57159802 A JP 57159802A JP 15980282 A JP15980282 A JP 15980282A JP S5949023 A JPS5949023 A JP S5949023A
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- 238000001514 detection method Methods 0.000 claims description 12
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は信号処理系回路においてPLL (位相同期ル
ープ)を構成する同期信号回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a synchronizing signal circuit constituting a PLL (phase locked loop) in a signal processing system circuit.
従来例の構成とその問題点
従来のPLL回路は、位相比較回路と、電圧制御発振回
路とでループが構成され、位相比較回路に入力した同期
信号に基づきm倍の周波数を電圧制御発振回路で発振さ
せ、その発振出力は(17m )分周回路で(1/rn
)に分周され出力同期信号となり、入力同期信号に同
期しだ出力同期信号が生ずるが、入力周期信号が欠落及
び不連続となると、位相比較回路において(17m )
分周回路の位相がずれたと判断され、電圧制御発振回路
の位相をずらす方向に誤差信号を出力する。これにょシ
正しくロックしていた電圧制御発振回路の周波数がずれ
てしまい、PLL回路の同期が大きく乱れるという欠点
があった。Configuration of conventional example and its problems In a conventional PLL circuit, a loop is constructed of a phase comparison circuit and a voltage controlled oscillation circuit, and the voltage controlled oscillation circuit generates m times the frequency based on the synchronization signal input to the phase comparison circuit. The oscillation output is divided into (1/rn) by a (17m) frequency dividing circuit.
) and becomes an output synchronization signal, and an output synchronization signal is generated in synchronization with the input synchronization signal. However, if the input periodic signal is missing or discontinuous, the phase comparison circuit
It is determined that the phase of the frequency dividing circuit has shifted, and an error signal is output in the direction of shifting the phase of the voltage controlled oscillation circuit. This had the disadvantage that the frequency of the voltage controlled oscillation circuit, which had been properly locked, would shift, and the synchronization of the PLL circuit would be greatly disrupted.
発明の目的
本発明は入力同期信号が欠落及び不連続となっても、正
常にPLL(位相同期ループ)を構成する同期信号回路
であり、如上の欠点を除去しようとするものである。OBJECTS OF THE INVENTION The present invention is a synchronization signal circuit that normally configures a PLL (phase locked loop) even if the input synchronization signal is missing or discontinuous, and is intended to eliminate the above-mentioned drawbacks.
発明の構成
第1図は本発明の構成を示すブロック図であり、第2図
はg1図の動作を説明するだめの波形図である。入力端
子1には第2図aに示す様に、不連続及び欠落した同期
信号が供給され、前記不連続及び欠落した同期信号の期
間を検出する検出回路4と、前記検出回路4からの検出
信号により、PLL回路30入力同期信号及び、PLL
回路3からの出力同期信号の不連続及び欠落した期間を
ゲートするゲート回路2,5と、入力同期信号のm倍の
発振周波数を有するPLL(位相同期ループ)回路3で
構成されている。Structure of the Invention FIG. 1 is a block diagram showing the structure of the present invention, and FIG. 2 is a waveform diagram for explaining the operation of the g1 diagram. As shown in FIG. 2a, the input terminal 1 is supplied with discontinuous and missing synchronization signals, and is provided with a detection circuit 4 that detects the period of the discontinuity and missing synchronization signals, and a detection circuit 4 that detects the periods of the discontinuous and missing synchronization signals. The signal causes the PLL circuit 30 input synchronization signal and the PLL
It is comprised of gate circuits 2 and 5 that gate discontinuous and missing periods of the output synchronization signal from the circuit 3, and a PLL (phase locked loop) circuit 3 having an oscillation frequency m times that of the input synchronization signal.
入力端子1には第2図aに示す様な不連続及び欠落した
同期信号が供給され入力端子1からの同期信号はゲート
回路2及び検出回路4に供給される。The input terminal 1 is supplied with a discontinuous and missing synchronization signal as shown in FIG.
この検出回路4では第2図すに示す様に、不連続及び欠
落した期間を検出して、ゲート回路2,5に供給される
。ゲート回路2では第2図Cに示す様に、入力端子1か
らの同期信号の不連続及び欠落した期間をゲートし、P
LL回路3に供給される。またゲート回路5においても
、第2図dに示す様にPLL回路3からの出力同期信号
の前記不連続及び欠落した期間をゲートし、PLL回路
3に供給される。As shown in FIG. 2, this detection circuit 4 detects discontinuous and missing periods and supplies them to the gate circuits 2 and 5. As shown in FIG. 2C, the gate circuit 2 gates discontinuous and missing periods of the synchronization signal from the input terminal 1, and
The signal is supplied to the LL circuit 3. Also, in the gate circuit 5, as shown in FIG. 2d, the discontinuous and missing periods of the output synchronization signal from the PLL circuit 3 are gated, and the signal is supplied to the PLL circuit 3.
すなわちPLL回路に供給される第2図Cの入力同期信
号とζ相2図dのゲート回路5からの出力同期信号にお
いて、不連続及び欠落した期間をゲートすることにより
、PLL1路3に含まれる位相比較回路での位相差をな
くしている。That is, by gating discontinuous and missing periods in the input synchronizing signal of FIG. 2C supplied to the PLL circuit and the output synchronizing signal from the gate circuit 5 of ζ phase 2, FIG. This eliminates the phase difference in the phase comparator circuit.
しだがって、PLL1路3からの発振周波数は正しくロ
ックされ、PLL1路3の同期が乱れることがない。Therefore, the oscillation frequency from PLL1 path 3 is correctly locked, and the synchronization of PLL1 path 3 is not disturbed.
実施例の説明
第3図は本発明の一実施例を示すブロック図であり、第
4図は第3図の動作を説明するだめの波形図である。第
1図と同様の動作をするものは同じ番号で示し説明は省
略する。DESCRIPTION OF THE EMBODIMENTS FIG. 3 is a block diagram showing one embodiment of the present invention, and FIG. 4 is a waveform diagram for explaining the operation of FIG. 3. Components that operate in the same way as in FIG. 1 are designated by the same numerals and their explanations will be omitted.
前記PLL回路3は入力同期信号のm倍の周波数を発振
する電圧制御発振回路8と、この発振出力を(17m
)に分周する( 17m )分周回路9とこの分周され
た出力同期信号と入力同期信号との位相差を検出する位
相比較回路6と、位相差に比例した制御電圧を平滑化す
るためのLPF (ローパスフィルタ)7から構成され
る。電圧制御発振回路8は、入力同期信号と(17m
)分周回路9がらの出力同期信号の位相差がつよくなる
方向に負帰還されている。The PLL circuit 3 includes a voltage controlled oscillator circuit 8 that oscillates at a frequency m times that of the input synchronizing signal, and a voltage controlled oscillator circuit 8 that oscillates at a frequency m times that of the input synchronizing signal,
) (17m) frequency divider circuit 9, a phase comparator circuit 6 that detects the phase difference between the frequency-divided output synchronization signal and the input synchronization signal, and a control voltage proportional to the phase difference. It is composed of an LPF (low pass filter) 7. The voltage controlled oscillator circuit 8 has an input synchronization signal (17 m
) Negative feedback is applied in the direction of increasing the phase difference of the output synchronizing signal from the frequency dividing circuit 9.
入力端子1には第4図aに示す様に欠落した同期信号が
供給され、入力端子1からの同期信号はゲート回路2及
び単安定マルチバイブレータ10゜積分回路11、波形
整形回路12がら構成される検出回路4に供給される。The missing synchronization signal is supplied to the input terminal 1 as shown in FIG. The signal is supplied to the detection circuit 4.
前記単安定マルチバイブレータ1oは、同期信号の一周
期よりわずかに長い時定数をもつよう設定している。よ
って第4図aに示す同期信号が連続している間は、常に
セント状態となる。The monostable multivibrator 1o is set to have a time constant slightly longer than one period of the synchronization signal. Therefore, as long as the synchronization signal shown in FIG. 4a continues, it is always in the cent state.
また同期信号が欠落すると、その直後に反転して次の同
期信号で再度セットされるまで、リセント状態になり第
4図すの出力が単安定マルチバイブレータ10より得ら
れる。前記単安定マルチバイブレータ10からの出力は
、積分回路11にて積分を行い、波形整形回路12で波
形整形して第4図Cに示す信号を作成している。Furthermore, when the synchronization signal is lost, the monostable multivibrator 10 is in a recent state until it is reversed immediately after and is set again by the next synchronization signal, and the output shown in FIG. 4 is obtained from the monostable multivibrator 10. The output from the monostable multivibrator 10 is integrated by an integrating circuit 11 and waveform-shaped by a waveform shaping circuit 12 to create a signal shown in FIG. 4C.
前記波形整形回路12の出力はゲート回路2゜7に供給
される。ゲート回路2では第4図dに示す様に前記検出
回路4からの検出信号により同期信号が欠落した期間の
同期信号をゲートし、位相比較回路6に供給される。ま
たゲート回路5においても同様に、第4図eに示ず様に
(17m )分周回路9からの出力同期信号の前記欠落
した+(J]間の同期信号をゲートして、位相比較回路
6に供給される。The output of the waveform shaping circuit 12 is supplied to the gate circuit 2.7. As shown in FIG. 4d, the gate circuit 2 gates the synchronization signal during the period in which the synchronization signal is missing based on the detection signal from the detection circuit 4, and supplies it to the phase comparator circuit 6. Similarly, in the gate circuit 5, as shown in FIG. 6.
すなわち位相比較回路6に供給される第4図dの入力同
期信号と、第4図eのゲート回路5からの出力同期信号
において、不連続及び欠落した期間をゲートすることに
より、位相比較回路6での位相差をなくしている。しだ
がってPLL1路9からの発振周波数は正しくロックさ
れ、同期が乱れることがない。That is, by gating discontinuous and missing periods in the input synchronizing signal of FIG. 4d supplied to the phase comparator circuit 6 and the output synchronizing signal from the gate circuit 5 of FIG. 4e, the phase comparator circuit 6 This eliminates the phase difference at Therefore, the oscillation frequency from PLL1 path 9 is correctly locked and the synchronization is not disturbed.
第5図も本発明の他の実施例を示すブロック図であり、
第6図は第5図の動作を説明するだめの波形図である。FIG. 5 is also a block diagram showing another embodiment of the present invention,
FIG. 6 is a waveform diagram for explaining the operation of FIG. 5.
また第3図と同様の動作をするものは同じ番号で示し説
明は省略する。Components that operate in the same way as in FIG. 3 are designated by the same reference numerals and their explanations will be omitted.
入力端子1には第6図a、bに示す様に、垂直期間が不
連続及び欠落した同期信号が供給され、前記不連続及び
欠落した垂直期間を検出する周波数分離回路13と、前
記周波数分離回路13からの垂直信号により、位相比較
回路6の入力同期信号及び(17m )分周回路9から
の出力同期信号の不連続及び欠落した垂直期間をゲート
するゲート回路2,5と入力同期信号のm倍の発振周波
数を有するPLL (位相同期ループ)回路3で構成さ
れている。As shown in FIGS. 6a and 6b, the input terminal 1 is supplied with a synchronization signal with discontinuous and missing vertical periods, and is connected to a frequency separating circuit 13 for detecting the discontinuous and missing vertical periods, and a frequency separating circuit 13 that detects the discontinuous and missing vertical periods. The vertical signal from the circuit 13 connects the gate circuits 2 and 5 to gate the discontinuous and missing vertical periods of the input synchronization signal of the phase comparator circuit 6 and the output synchronization signal from the (17m) frequency divider circuit 9, and the gate circuits 2 and 5 of the input synchronization signal. It is composed of a PLL (phase locked loop) circuit 3 having an oscillation frequency m times higher.
入力端子1には第6図a、bに示す様に垂直期間が不連
続及び欠落した同期信号が供給され、入力端子1からの
同期信号はゲート回路2及び周波数分離回路13に供給
される。この周波数分離回路13では第6図Cに示す様
に前記不連続及び欠落した低周波成分の垂直信号を分離
してゲート回路2,5に供給される。A synchronizing signal with discontinuous or missing vertical periods is supplied to the input terminal 1 as shown in FIGS. 6a and 6b, and the synchronizing signal from the input terminal 1 is supplied to the gate circuit 2 and the frequency separation circuit 13. The frequency separation circuit 13 separates the discontinuous and missing vertical signals of low frequency components and supplies them to the gate circuits 2 and 5, as shown in FIG. 6C.
ゲート回路2では、第6図dに示す様に入力端子1から
の垂直期間が不連続及び欠落した同期信号の垂直期間を
ゲートし、位相比較回路6に供給される。丑だゲート回
路5においても同様に第6図eに示す様に(17m )
分周回路9からの出力同期信号の前記周波数分離回路1
3からの垂直期間の信号をゲートし、位相比較回路6に
供給される。In the gate circuit 2, as shown in FIG. 6d, the vertical period of the synchronization signal which is discontinuous or missing from the input terminal 1 is gated, and is supplied to the phase comparator circuit 6. Similarly, in the Ushida gate circuit 5, as shown in Fig. 6e (17m)
The frequency separation circuit 1 of the output synchronization signal from the frequency division circuit 9
The vertical period signal from 3 is gated and supplied to the phase comparator circuit 6.
すなわち位相比較回路6に供給される第6図dの入力同
期信号と、第6図eのゲート回路5からの出力同期信号
において、不連続及び欠落した垂直期間をゲートするこ
とにより、位相比較回路6での位相差をなくしている。That is, by gating discontinuous and missing vertical periods in the input synchronization signal of FIG. 6d supplied to the phase comparison circuit 6 and the output synchronization signal from the gate circuit 5 of FIG. The phase difference at 6 is eliminated.
したがってPLL1路からの発振周波数は正しくロック
され、PLL回路9の同期が乱れることがない。Therefore, the oscillation frequency from the PLL1 path is correctly locked, and the synchronization of the PLL circuit 9 is not disturbed.
発明の効果
以上述べたように、本発明によれば、入力同期信号が欠
落及び不連続となってもPLL回路からの発振周波数は
常に正しくロックされ、同期が乱れることがない。した
がってそれに共なう信号処理系回路の動作が安定動作と
なる。Effects of the Invention As described above, according to the present invention, even if the input synchronization signal is missing or discontinuous, the oscillation frequency from the PLL circuit is always correctly locked, and the synchronization is not disturbed. Therefore, the operation of the signal processing system circuit associated therewith becomes stable.
第1図は本発明の構成を示すブロック図、第2ゝ図は第
1図のブロックの動作を説明するだめの波形図、第3図
は本発明の一実施例における同期信号回路を示すブロッ
ク図、第4図は第3図の動作を説明するだめの波形図、
第5図は本発明の他の実施例における同期信号回路のブ
ロック図、第6図は第5図の動作を説明するだめの波形
図である。
2.5 ・・ゲート回路、4・・・・検出回路、10−
・・単安定マルチバイブレータ、11−一積分回路、1
2・・−・波形整形回路、13・・・・・周波数分離回
路、3・−PLL回路、6−・・・位相比較回路、7・
・・・LPF、a・・・・−電圧制御発振回路、9・・
・1分周回路。
代理人の氏名 弁理士 中 尾 敏 男 ?17511
名第 1 図
第2図
d)
第3図
/
第4図
eノFIG. 1 is a block diagram showing the configuration of the present invention, FIG. 2 is a waveform diagram illustrating the operation of the blocks in FIG. 1, and FIG. 3 is a block diagram showing a synchronization signal circuit in an embodiment of the present invention. Figure 4 is a waveform diagram to explain the operation of Figure 3,
FIG. 5 is a block diagram of a synchronizing signal circuit in another embodiment of the present invention, and FIG. 6 is a waveform diagram for explaining the operation of FIG. 5. 2.5...Gate circuit, 4...Detection circuit, 10-
・・Monostable multivibrator, 11-1 integral circuit, 1
2... Waveform shaping circuit, 13... Frequency separation circuit, 3... PLL circuit, 6-... Phase comparison circuit, 7...
...LPF, a...-voltage controlled oscillation circuit, 9...
・1 frequency divider circuit. Name of agent: Patent attorney Toshio Nakao? 17511
Figure 1 Figure 2 d) Figure 3/ Figure 4 e-
Claims (2)
検出手段と、前記入力同期信号を前記検出信号によりゲ
ートする第1のゲート手段と、前記同期信号のm倍(m
は正の数)の周波数で発振する電圧制御発振手段と、こ
の電圧制御発振手段の出力を(17m )に分周する分
周手段と、この分周手段の出力を前記検出信号によりゲ
ル卜する第2のゲート手段と、この第2のゲート手段の
出力信号と、前記第1のゲート手段の出力信号との位相
比較を行う位相比較手段とにより位相同期ループを構成
したことを特徴とする同期信号回路。(1) Detection means for detecting missing and discontinuous periods of the input synchronization signal, first gate means for gating the input synchronization signal by the detection signal, m times the synchronization signal (m
voltage-controlled oscillation means that oscillates at a frequency of (is a positive number); frequency-dividing means that divides the output of the voltage-controlled oscillation means into (17m); and frequency-dividing means that divides the output of the frequency-dividing means by the detection signal. Synchronization characterized in that a phase-locked loop is configured by a second gate means and a phase comparison means for performing a phase comparison between the output signal of the second gate means and the output signal of the first gate means. signal circuit.
定数をもつ単安定マルチバイブレータで構成したことを
特徴とする特許請求の範囲第1項記載の同期信号回路。 0)検出手段を同期信号より垂直信号を検出する周波数
分離回路で構成したことを特徴とする特許請求の範囲第
1項記載の同期信号回路。(2) The synchronization signal circuit according to claim 1, wherein the detection means is constituted by a monostable multivibrator having a time constant slightly longer than one period of the synchronization signal. 0) The synchronization signal circuit according to claim 1, wherein the detection means is constituted by a frequency separation circuit that detects the vertical signal from the synchronization signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57159802A JPS5949023A (en) | 1982-09-14 | 1982-09-14 | Synchronizing signal circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57159802A JPS5949023A (en) | 1982-09-14 | 1982-09-14 | Synchronizing signal circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5949023A true JPS5949023A (en) | 1984-03-21 |
Family
ID=15701570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57159802A Pending JPS5949023A (en) | 1982-09-14 | 1982-09-14 | Synchronizing signal circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5949023A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007129306A (en) * | 2005-11-01 | 2007-05-24 | Nec Corp | Pll control circuit |
-
1982
- 1982-09-14 JP JP57159802A patent/JPS5949023A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007129306A (en) * | 2005-11-01 | 2007-05-24 | Nec Corp | Pll control circuit |
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